JP6211673B2 - トリゲート・デバイス及び製造方法 - Google Patents

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Description

本発明は、半導体集積回路製造の分野に係り、特に、トリゲート完全空乏基板トランジスタ及びその製造方法に関する。
デバイス性能を向上させるために、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ；ＳＯＩ）トランジスタが、最新の集積回路の製造について提案されている。図１は、標準的な完全空乏（ｆｕｌｌｙ ｄｅｐｌｅｔｅｄ）ＳＯＩトランジスタ１００を示す。ＳＯＩトランジスタ１００は単結晶シリコン基板１０２を含む。この単結晶シリコン基板１０２は、絶縁層１０４を備える。絶縁層１０４は、例えば、単結晶シリコン基板１０２上に形成された埋め込み酸化膜などである。絶縁層１０４上に、単結晶シリコンボディ１０６が形成される。単結晶シリコンボディ１０６上にはゲート絶縁層１０８が形成され、ゲート絶縁膜１０８上にはゲート電極１１０が形成される。シリコンボディ１０６には、ゲート電極１１０の左右両側に沿って、ソース１１２領域及びドレイン１１４領域が形成される。
理想的なサブスレッショルド勾配を利用してオン電流／オフ電流比を最適化するトランジスタ構造として、完全空乏ＳＯＩが提案されている。トランジスタ１００を用いて理想的なサブスレッショルド勾配を実現するためには、シリコンボディ１０６の厚さがトランジスタのゲート長（Ｌｇ）の約１／３のサイズでなければならない（Ｔｓｉ＝Ｌｇ／３）。しかし、ゲート長を縮小するとき、特にそれらが３０ｎｍに近づくとき、シリコン薄膜の厚さ（Ｔｓｉ）を次第に減少させる必要性は、この方法をますます非現実的にする。ゲート長が３０ナノメートルのとき、シリコンボディに要求される厚さは１０ナノメートル未満である必要があると考えられ、２０ナノメートルのゲート長に対して約６ナノメートル未満である必要があると考えられる。１０ナノメートル未満の厚さを持つシリコン薄膜の製造は、極めて困難であると考えられる。一方で、１ナノメートル・オーダーのウェハ均一性は困難な挑戦である。もう一方で、接触抵抗を減らすために隆起したソース／ドレイン領域が形成されるようにこれら薄膜を接触させることを可能にすることはほぼ不可能となる。なぜなら、このソース／ドレイン領域のシリコン薄膜層は、ゲート・エッチング及びそれに続く様々な洗浄及びシリコンの成長に不十分なシリコン１０６を残すスペーサ・エッチングの間に、消耗することになるからである。
図２Ａ及び２Ｂに図示するようなダブルゲート（ＤＧ）・デバイスが、このシリコン厚さの問題を緩和するものとして提案されている。ダブルゲート（ＤＧ）・デバイス２００は、絶縁基板２０４上に形成されたシリコンボディ２０２を含む。ゲート誘電体２０６がシリコンボディ２０２の左右両側に形成され、ゲート電極２０８がシリコンボディ２０２の両側に形成されたゲート誘電体２０６に隣接して形成される。窒化珪素などの十分に厚い絶縁層２０９が、ゲート電極２０８をシリコンボディ２０２上部から絶縁する。
ダブルゲート（ＤＧ）・デバイス２００は、基本的に、該デバイスのチャネルの両側に１つずつ、２つのゲートを備える。ダブルゲート・デバイス２００は、チャネルの両側に１つずつゲートを備えるため、シリコンボディの厚さ（Ｔｓｉ）をシングルゲート・デバイスの倍にしても、依然として完全空乏トランジスタとしての作動を得ることができる。すなわち、ダブルゲート・デバイス２００を用いれば、Ｔｓｉ＝（２×Ｌｇ）／３となる完全空乏トランジスタを形成することができる。しかし、ダブルゲート（ＤＧ）・デバイス２００の製造可能な形のほとんどは、該デバイスのゲート長（Ｌｇ）をパターニングするのに用いられたものより０．７倍に小さいフォトリソグラフィでボディ２０２のパターニングが行われることを必要とする。高密度集積回路を得るためには、一般的に、ゲート電極２０８のゲート長（Ｌｇ）に対して最もアグレッシブなフォトリソグラフィが発生するようにすることが望ましい。ダブルゲート構造はシリコン膜厚さの２倍にする（なぜなら、チャネルの両側にそれぞれゲートがあるため）にもかかわらず、これらの構造は恐ろしいほどに製造が困難である。例えば、シリコンボディ２０２は、約５：１のアスペクト比（幅に対する高さの比）を持つシリコンボディ２０２を生成可能なシリコンボディ・エッチングを必要とする。
トリゲート・トランジスタ構造及びその製造方法を提供する。
一態様に従って、非平面型半導体デバイスを製造する方法が提供される。当該方法は、
平面状の上面及び一対の対向する側壁を有する半導体ボディを基板上に形成する工程；
前記半導体ボディの前記上面及び前記一対の対向する側壁の上にゲート誘電体を形成する工程；
前記ゲート誘電体上に、及び前記半導体ボディの前記対向する側壁上の前記ゲート誘電体に隣接して、ゲート電極を形成する工程であり、該ゲート電極の下で前記半導体ボディは第１導電型を有する、ゲート電極を形成する工程；
前記ゲート電極の下の前記半導体ボディ内に第１導電型のハロ領域を形成する工程；及び
前記ゲート電極を挟んで対向するように前記半導体ボディ内にソース領域及びドレイン領域を形成する工程；
を有する。
空乏基板トランジスタの横断面図である。 ダブルゲート空乏基板トランジスタを示す図である。 ダブルゲート空乏基板トランジスタを示す図である。 本発明の一実施形態に係るトリゲート・トランジスタを示す図である。 本発明の一実施形態に係るトリゲート・トランジスタを示す図である。 本発明の一実施形態に係るトリゲート・トランジスタを示す図である。 本発明の一実施形態に係るトリゲート・トランジスタを製造する方法を示す図である。 本発明の一実施形態に係るトリゲート・トランジスタを製造する方法を示す図である。 本発明の一実施形態に係るトリゲート・トランジスタを製造する方法を示す図である。 本発明の一実施形態に係るトリゲート・トランジスタを製造する方法を示す図である。 本発明の一実施形態に係るトリゲート・トランジスタを製造する方法を示す図である。 本発明の一実施形態に係るトリゲート・トランジスタを製造する方法を示す図である。 本発明の一実施形態に係るトリゲート・トランジスタを製造する方法を示す図である。 本発明の一実施形態に係るトリゲート・トランジスタを製造する方法を示す図である。 本発明の一実施形態に係るトリゲート・トランジスタを製造する方法を示す図である。 本発明の一実施形態に係るトリゲート・トランジスタを製造する方法を示す図である。 ３０ｎｍのゲート長（ｌｇ）を有する部分空乏トリゲート・トランジスタと２０ｎｍのゲート長（ｌｇ）を有する完全空乏トリゲート・トランジスタを得るのに用いることができるボディ高さ及びボディ幅を示すプロットである。
本発明は、新規なトリゲート・トランジスタ構造及びその製造方法である。以下の説明においては、本発明の完全な理解を提供するために多くの具体的な詳細が説明される。他の例において、良く知られた半導体プロセス及び製造法は、本発明を不必要にぼかさないように特に詳細には説明しない。
本発明は、新規なトリゲート・トランジスタ構造及びその製造方法である。本発明の一実施形態において、トリゲート・トランジスタは、ＳＯＩトランジスタである。トリゲート・トランジスタは、完全空乏基板トランジスタ用途に用いられるのが理想的である。トリゲート・トランジスタは、基板上に形成された薄い半導体ボディを含み、該基板は絶縁基板又は半導体基板となる。半導体ボディの上面及び側壁上にゲート誘電体が形成される。半導体ボディの上面のゲート誘電体上と半導体ボディの側壁上に形成されたゲート誘電体に隣接して、ゲート電極が形成される。ソース／ドレイン領域が、半導体ボディのゲート電極とは反対側に形成される。ゲート電極とゲート誘電体とが半導体ボディの３つの面を囲んでいるため、このトランジスタは、基本的に、３つの別々のチャネル及びゲートを有する。トランジスタのゲート「幅」は、この半導体ボディのこれら３つの辺の各々の合計と等しい。「幅」を大きくすると、複数のトリゲート・トランジスタを一体に接続してトランジスタを形成することができる。
半導体ボディに３つの別々のチャネルが形成されているため、トランジスタを「ＯＮ」にするとこの半導体ボディを完全に空乏させることができ、これにより、極薄半導体ボディを用いたり、半導体ボディをリソグラフィック・パターニングによってデバイスのゲート長（Ｌｇ）より小さい寸法にしたりする必要無しに、３０ナノメートル未満のゲート長を持つ完全空乏トランジスタを形成することができる。すなわち、本発明のトリゲート・トランジスタの構造は、半導体ボディの厚さ及び幅がデバイスのゲート長に等しい完全空乏トランジスタを製造することを可能にする。本発明の新規のトリゲート・トランジスタは完全に空乏化させて作動させることができるため、本デバイスは、理想的な（すなわち、非常にシャープな）サブスレッショルド勾配と、１００ｍＶ／Ｖ未満、理想的には約６０ｍＶ／Ｖに低減されたＤＩＢＬ（ｄｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ；ドレイン誘起障壁低下）短チャネル効果とによって特徴付けられる。この低減されたＤＩＢＬ短チャネル効果は、本デバイスが「オフ」されたときの漏れ電流を小さくし、電力消費を低減させる。
本発明の一実施形態に係るトリゲート・トランジスタ３００の一例を図３に示す。トリゲート・トランジスタ３００は、基板３０２上に形成される。本発明の一実施形態において、基板３０２は、下側の単結晶性シリコン基板３０４を含む絶縁基板であり、シリコン基板３０４の上にはシリコン酸化膜などの絶縁層３０６が形成される。しかし、トリゲート・トランジスタ３００は、二酸化珪素、窒化物、酸化物、及びサファイア（ｓａｐｐｈｉｒｅｓ）から形成された基板などのあらゆる良く知られた絶縁基板上に形成することができる。本発明の一実施形態において、基板３０２は、単結晶性シリコン基板やヒ化ガリウム基板などの半導体基板であってもよい。
トリゲート・トランジスタ３００は、絶縁基板３０２の絶縁体３０６上に形成された半導体ボディ３０８を含む。半導体ボディ３０８は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉｘＧｅｙ）、ヒ化ガリウム（ＧａＡｓ）、アンチモン化インジウム（ＩｎＳｂ）、リン化ガリウム（ＧａＰ）、アンチモン化ガリウム（ＧａＳｂ）、及びカーボン・ナノチューブなどのあらゆる良く知られた半導体材料から形成することができる。半導体ボディ３０８は、外部からの電気制御によって絶縁状態から伝導状態へ可逆的に変えることができるあらゆる良く知られた材料から形成することができる。トランジスタ３００の最良の電気的性能が望まれるとき、半導体ボディ３０８は、理想的には、単結晶性膜である。例えば、トランジスタ３００が高密度回路（例えば、マイクロプロセッサなど）など高性能用途において用いられるとき、半導体ボディ３０８は単結晶性膜である。しかし、トランジスタ３００が厳しい性能が比較的要求されない例えば液晶ディスプレイなどの用途に用いられるとき、半導体ボディ３０８は多結晶性膜でもよい。絶縁体３０６は、半導体ボディ３０８を単結晶性シリコン基板３０２から絶縁する。本発明の一実施形態において、半導体ボディ３０８は単結晶性シリコン膜である。半導体ボディ３０８は、一対の側壁３１０及び３１２を有する。これら側壁は、横方向においてそれぞれ反対側にあり、それらの間の距離は半導体ボディ幅３１４を定義する。加えて、半導体ボディ３０８は、基板３０２上に形成された底面３１８の反対側に上面３１６を有する。上面３１６と底面３１８の間の距離は、ボディ高さ３２０を定義する。本発明の一実施形態において、ボディ高さ３２０はボディ幅３１４と略等しい。本発明の一実施形態において、ボディ３０８は、３０ナノメートル未満、理想的には２０ナノメートル未満、の幅３１４及び高さ３２０を有する。本発明の一実施形態において、ボディ高さ３２０は、ボディ幅３１４の１／２からボディ幅３１４の２倍の間である。
トリゲート・トランジスタ３００は、ゲート絶縁層３２２を有する。ゲート絶縁層３２２は、図３に示すように、半導体ボディ３０８上に、その３つの面を囲むように、形成される。ゲート絶縁層３２２は、図３に示すように、ボディ３０８の側壁３１２、上面３１６、及び側壁３１０のそれぞれ上に又は隣接して、形成される。ゲート絶縁層３２２は、あらゆる良く知られたゲート絶縁層でよい。本発明の一実施形態において、ゲート絶縁層は、二酸化珪素（ＳｉＯ２）、シリコンオキシナイトライド（ＳｉＯｘＮｙ）、又はシリコン窒化物（Ｓｉ３Ｎ４）絶縁層である。本発明の一実施形態において、ゲート絶縁層３２２は、５〜２０Åの厚さに形成されたシリコンオキシナイトライド膜である。本発明の一実施形態において、ゲート絶縁層３２２は、タンタルペンタオキサイド（Ｔａ２Ｏ５）やチタンチウムオキサイド（ＴｉＯ２）などの金属酸化物誘電体などの高Kゲート絶縁層である。ゲート絶縁層３２２は、ＰＺＴなどの他の種類の高Ｋ誘電体であってもよい。
トリゲート・デバイス３００は、ゲート電極３２４を有する。ゲート電極３２４は、図３に示すように、ゲート絶縁層３２２上に、それを囲むように、形成される。ゲート電極３２４は、半導体ボディ３０８の側壁３１２上に形成されたゲート絶縁層３２２上に又は隣接して形成され、半導体ボディ３０８の上面３１６上に形成されたゲート絶縁層３２２上に形成され、さらに、半導体ボディ３０８の側壁３１０上に形成されたゲート絶縁層３２２上に又は隣接して形成される。ゲート電極３２４は、一対の側壁３２６及び３２８を有する。これら側壁は、横方向において反対側にあり、それらの間の距離はトランジスタ３００のゲート長（Ｌｇ）３３０を定義する。本発明の一実施形態において、ゲート電極３２４の左右両側の側壁３２６及び３２８は、半導体ボディ３０８の左右両側の側壁３１０及び３１２に直角な方向に延在する。
ゲート電極３２４は、あらゆる適切なゲート電極材料から形成することができる。本発明の一実施形態において、ゲート電極３２４は、１×１０１９原子／ｃｍ３〜１×１０２０原子／ｃｍ３のドーピング濃度の多結晶性シリコンを含む。本発明の一実施形態において、ゲート電極は、タングステン、タンタル、チタン、及びそれらの窒化物などの金属ゲート電極であってもよい。本発明の一実施形態において、ゲート電極は、４．６〜４．８ｅＶの中間ギャップ仕事関数（ｍｉｄ−ｇａｐ ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を有する材料から形成される。明らかなように、ゲート電極３２４は、必ずしも単一材料である必要はなく、多結晶性シリコン／金属電極や、金属／多結晶性シリコン電極などの複合薄膜積層であってもよい。
トリゲート・トランジスタ３００は、ソース領域３３０とドレイン領域３３２とを有する。ソース領域３３０及びドレイン領域３３２は、図３に示すように、ゲート電極３２４の両側の半導体ボディ３０８に形成される。ソース領域３３０及びドレイン領域３３２は、Ｎ型又はＰ型などの同じ伝導型から形成される。本発明の一実施形態において、ソース領域３３０及びドレイン領域３３２は、１×１０１９〜１×１０２１原子／ｃｍ３のドーピング濃度を有する。ソース領域３３０及びドレイン領域３３２は、均一濃度で形成されてもよく、或いは、先端領域（例えば、ソース／ドレイン拡張部分）などのドーピング濃度又はプロファイルが異なるサブ領域を含んでいてもよい。本発明の一実施形態において、トランジスタ３００が左右対称のトランジスタであるとき、ソース領域３３０及びドレイン領域３３２は、同じドーピング濃度及びプロフィールを持つ。本発明の一実施形態において、トリゲート・トランジスタ３００が非対称のトランジスタとして形成されるとき、特定の電気特性が得られるようにソース領域３３０及びドレイン領域３３２のドーピング濃度及びプロファイルを変えることができる。
半導体ボディ３０８のうちソース領域３３０とドレイン領域３３２の間に配置された一部分は、トランジスタ３００のチャネル領域３５０を定義する。また、チャネル領域３５０は、半導体ボディ３０８のうちゲート電極３２４によって囲まれたエリアと定義することもできる。しかし、時折、ソース／ドレイン領域が、例えば拡散を通じてゲート電極の真下にわずかに延在してゲート電極長（Ｌｇ）より少し小さいチャネル領域を定義する場合もある。本発明の一実施形態において、チャネル領域３５０は、真性又は非ドープド（ｎｏｎ−ｄｏｐｅｄ）単結晶性シリコンである。本発明の一実施形態において、チャネル領域３５０は、ドープド（ｄｏｐｅｄ）単結晶性シリコンである。チャネル領域３５０をドーピング処理するとき、通常、１×１０１６〜１×１０１９原子／ｃｍ３の伝導度レベルにドーピングされる。本発明の一実施形態において、チャネル領域をドーピング処理するとき、通常、ソース領域３３０及びドレイン領域３３２と逆の伝導型にドーピング処理される。例えば、ソース及びドレイン領域がＮ型であるとき、チャネル領域はＰ型にドーピング処理される。同様に、ソース及びドレイン領域がＰ型であるとき、チャネル領域はＮ型である。このように、トリゲート・トランジスタ３００は、ＮＭＯＳトランジスタへと形成することも、ＰＭＯＳトランジスタへと形成することも可能である。チャネル領域３５０は、均一にドーピング処理されてもよく、或いは、不均一に又は特定の電気特性及び性能特性を提供するために異なる濃度を持つようにドーピング処理されてもよい。例えば、所望であれば、チャネル領域３５０は良く知られた「ハロ（ｈａｌｏ）」領域を含んでもよい。
半導体ボディを３面で囲むゲート誘電体とゲート電極とを設けることにより、トリゲート・トランジスタは、３つのチャネルと３つのゲートとを有することを特徴とする。ここで、第一のゲート（ｇ１）はシリコンボディ３０８の側面３１２上においてソース及びドレイン領域の間に延在し、第二のゲート（ｇ２）はシリコンボディ３０８の上面３１６上においてソース及びドレイン領域の間に延在し、第三のゲート（ｇ３）はシリコンボディ３０８の側壁３１０上においてソース及びドレイン領域の間に延在する。トランジスタ３００のゲート「幅」（Ｇｗ）は、３つのチャネル領域の幅の合計である。すなわち、トランジスタ３００のゲート幅は、側壁３１０におけるシリコンボディ３０８の高さ３２０＋上面３１６におけるシリコンボディ３０８の幅＋側壁３１２におけるシリコンボディ３０８の高さ３２０に等しい。一体に結合された複数のデバイス（例えば、１つのゲート電極３２４によって囲まれた複数のシリコンボディ３０８）を用いることによって、より大きい「幅」のトランジスタを得ることができる。
チャネル領域３５０は３面がゲート電極３２４及びゲート誘電体３２２によって囲まれているため、トランジスタ３００が「オン」されたときにチャネル領域３５０が完全に空乏する完全空乏状態でトランジスタ３００を作動させることができ、完全空乏トランジスタの有益的な電気的特性及び性能が提供される。すなわち、トランジスタ３００が「オン」されると、空乏領域が形成され、チャネル領域３５０が領域３５０の表面における反転層と共に形成される（すなわち、反転層は、半導体ボディの側面及び上面上に形成される）。この反転層は、ソース及びドレイン領域と同じ伝導型を有し、ソース及びドレイン領域の間に伝導チャネルを形成してその間を電流が流れるようにする。本発明に係るトリゲート・トランジスタは、チャネル領域が半導体ボディ３０８の水平方向と垂直方向の双方に形成されるため、非平面トランジスタであると言うことができる。空乏領域は、反転層の下から自由キャリアを奪う。空乏領域は、チャネル領域３５０の底へ延びているため、このトランジスタは、「完全空乏（ｆｕｌｌｙ ｄｅｐｌｅｔｅｄ）」トランジスタであると言うことができる。完全空乏トランジスタは、完全空乏でない又は部分空乏（ｐａｒｔｉａｌｌｙ ｄｅｐｌｅｔｅｄ）トランジスタを越える電気的性能特性を有する。例えば、完全空乏方法でトランジスタ３００を作動させることによって、トランジスタ３００に理想的な又は非常に急なサブスレッショルド勾配が与えられる。このトリゲート・トランジスタは、３０ｎｍ未満の厚さの半導体ボディを用いて製造される場合であっても、８０ｍＶ／ｄｅｃａｄｅ未満の、理想的には約６０ｍＶ／ｄｅｃａｄｅ未満の非常に急なサブスレッショルド勾配で製造することができる。加えて、完全空乏方法でトランジスタ３００を作動させると、トランジスタ３００は、改善されたドレイン誘起障壁低下（ＤＩＢＬ）を有する。これは、事実上、より良い「オフ」状態漏れを提供し、漏れを減らすため、電力消費量が低下する。本発明の一実施形態において、トリゲート・トランジスタ３００は、１００ｍＶ／Ｖ未満の、理想的には４０ｍＶ／Ｖ未満のＤＩＢＬ効果を有する。
図６は、それぞれ３０ｎｍのゲート長（Ｌｇ）及び２０ｎｍのゲート長（Ｌｇ）を有する完全空乏（Ｆ．Ｄ）トリゲート・トランジスタ（６０２）又は部分空乏（Ｐ．Ｄ）トリゲート・トランジスタ（６０４）を生成するボディ高さ及びボディ幅を示す２つのプロット６０２及び６０４の図である。本発明の一実施形態において、ボディ高さ、ボディ幅、及びゲート長は、完全空乏トランジスタが形成される寸法を持つように選ばれる。他の実施形態において、トリゲート・トランジスタは、部分空乏トランジスタが形成されるようなボディ高さ、ボディ幅、及びゲート長を有する。
本発明に係るトリゲート・トランジスタ３００の一実施形態において、ソース及びドレインの領域は、図４Ａに示すように、半導体ボディ３０８上にそれを囲むように形成されたシリコン又は他の半導体フィルム４１０を含むことができる。例えば、半導体フィルム４１０は、シリコンフィルムや、シリコンゲルマニウム（ＳｉｘＧｅｙ）などのシリコン合金であってもよい。本発明の一実施形態において、半導体フィルム４１０は、ソース領域３３０及びドレイン領域３３２と同じ伝導型から形成された単結晶性シリコンフィルムである。本発明の一実施形態において、半導体フィルムは、シリコンを原子百分率で約１〜９９％含有するシリコンゲルマニウムなどのシリコン合金であってもよい。半導体フィルム４１０は、必ずしも単結晶性半導体フィルムである必要はなく、一実施形態として多結晶性フィルムであってもよい。本発明の一実施形態において、半導体フィルム４１０は、半導体ボディ３０８のソース領域３３０及びドレイン領域３３２上に形成され、「隆起した」ソース及びドレイン領域を形成する。半導体フィルム４１０は、シリコン窒化物やシリコン酸化物その混合物などの一対の誘電性側壁スペーサ４２０によって、ゲート電極３２４から絶縁することができる。側壁スペーサ４２０は、図４Ａに示すように、ゲート電極３２４の左右両側の側壁３２６及び３２８に沿って延在するため、図４Ａに示すように半導体フィルム４１０をゲート電極３２４から絶縁する。本発明の一実施形態において、側壁スペーサ４２０は、２０〜２００Åの厚さを有する。半導体ボディのソース及びドレイン領域３３０及び３３２にシリコン又は半導体フィルムを追加して「隆起した」ソース及びドレイン領域を形成することによって、ソース及びドレイン領域の厚さが増えるため、トランジスタ３００に対するソース／ドレイン接触抵抗が減り、その電気的特性及び性能が向上する。
本発明の一実施形態において、チタンシリサイド、ニッケルシリサイド、及びコバルトシリサイドなどのシリサイド・フィルム４３０が、ソース領域３３０及びドレイン領域３３２上に形成される。本発明の一実施形態において、シリサイド・フィルム４３０は、図４Ａに示すように、シリコンボディ３０８のシリコンフィルム４１０上に形成される。しかし、シリサイド・フィルム４３０は、シリコンボディ３０８の上面３１６のすぐ上に形成することも可能である。例えば、シリサイド・フィルム４３０は、最初にドーピング処理されていないシリコンフィルムやシリコンボディなどのシリコンフィルムを形成し、それからシリサイド・プロセス中にシリコンフィルムを完全に消費することによってシリコンボディ３０８上に形成することができる。絶縁スペーサ４２０により、シリサイド・フィルム４３０を自己整合プロセス（すなわち、サリサイド・プロセス）において半導体ボディ３０８又はシリコンフィルム４１０上に形成することができる。
加えて、本発明の一実施形態において、半導体又はシリコンフィルム４４０は、シリサイド・フィルム４５０などのゲート電極３２５の上面上のシリサイド・フィルム４５０などのゲート電極３２４の上面上に形成することもできる。シリサイド・フィルム４５０及びシリコンフィルム４４０は、通常、シリコンボディ３０８上のシリサイド・フィルム４３０及びシリコンフィルム４２０と同時に形成される。ゲート電極上のシリサイド・フィルム４５０上にシリコンフィルム４４０を形成することによって、ゲートに対する接触抵抗が減り、よってトランジスタ３００の電気的性能が向上する。
上述のように、トランジスタ３００のゲート「幅」は、トランジスタ３００の半導体ボディ３０８から作成された３つのゲート幅の合計と等しい。より大きいゲート幅を有するトランジスタを製造するために、トランジスタ３００は、図４Ｂに示すように、追加的な又は複数の半導体ボディ又はフィンガ（指）３０８を含むことができる。各半導体ボディ３０８は、図４Ｂに示すように、その上面上及び側壁上に形成されたゲート絶縁層３２２を有する。ゲート電極３２４は、半導体ボディ３０８の各々の上の各ゲート誘電体３２２上に及びそれに隣接して形成される。また、各半導体ボディ３０８は、図４Ｂに示すように、ゲート電極３２４の両側の上の半導体ボディ３０８に形成されたソース領域３３０及びドレイン領域３３２も含む。本発明の一実施形態において、各半導体ボディ３０８は、残りの半導体ボディ３０８と同じ幅及び高さ（厚さ）に形成される。本発明の一実施形態において、半導体ボディ３０８の各ソース領域３３０及びドレイン領域３３２は、図４Ｂに示すように、半導体ボディ３０８を形成するのに用いられる半導体材料によって電気的に一体に結合され、ソース・ランディング・パッド４６０及びドレイン・ランディング・パッド４８０を形成する。別の方法として、ソース領域３３０及びドレイン領域３３２は、様々なトランジスタ３００を電気的に一体に相互接続して機能回路とするのに用いられるより高水準のメタライゼーション（例えば、金属１、金属２、金属３・・・）によって一体に結合することもできる。図４Ｂに示したトランジスタ３００のゲート幅は、半導体ボディ３０８の各々によって作成されたゲート幅の合計と等しい。このように、トリゲート・トランジスタ３００は、任意の所望のゲート幅で形成することができる。
本発明の実施形態に係るトリゲート・トランジスタを製造する方法を図５Ａ〜５Ｊに示す。トリゲート・トランジスタの製造は、基板５０２から始まる。シリコン又は半導体フィルム５０８が、図５Ａに示すように、基板５０２上に形成される。本発明の一実施形態において、基板５０２は、図５Ａに示すように、絶縁基板である。本発明の一実施形態において、絶縁基板５０２は、下部単結晶性シリコン基板５０４と、シリコン酸化膜又はシリコン窒化膜などの上部絶縁層５０６とを含む。絶縁層５０６は、半導体フィルム５０８を基板５０４から絶縁する。一実施形態において、絶縁層５０６は、２００〜２０００Åの厚さに形成される。絶縁層５０６は、「埋め込み酸化膜」層と呼ばれる場合もある。シリコン又は半導体フィルム５０８が絶縁基板５０２上に形成されると、“シリコン又は半導体・オン・インシュレータ”（ＳＯＩ）基板５００が作成される。本発明の他の実施形態として、基板５０２は、シリコン単結晶性基板やガリウム砒素基板などの半導体基板であってもよい。
半導体フィルム５０８はシリコンフィルムであることが理想的ではあるが、他の実施形態として、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム合金（ＳｉｘＧｅｙ）、ヒ化ガリウム（ＧａＡｓ）、アンチモン化インジウム（ＩｎＳｂ）、リン化ガリウム（ＧａＰ）、アンチモン化ガリウム（ＧａＳｂ）、カーボン・ナノチューブなどの他の種類の半導体フィルムであってもよい。本発明の一実施形態において、半導体フィルム５０８は、真性（すなわちドーピング処理されていない）シリコンフィルムである。他の実施形態として、半導体フィルム５０８は、１×１０１６〜１×１０１９原子／ｃｍ３の濃度レベルを持つｐ型又はｎ型の伝導型にドーピング処理される。半導体フィルム５０８は、ながらドーピング処理（すなわち、堆積している間に行われるドーピング処理）されてもよく、或いは、例えばイオン注入法によってそれが基板５０２上で形成された後にドーピング処理されてもよい。形成後のドーピング処理は、同じ絶縁基板上におけるＰＭＯＳ及びＮＭＯＳトリゲート・デバイスの双方の容易な製造を可能にする。この時点での半導体ボディのドーピング・レベルが、このデバイスのチャネル領域のドーピング・レベルを決定する。
半導体フィルム５０８は、製造されるトリゲート・トランジスタの後で形成される１以上の半導体ボディに望まれる高さと略等しい厚さに形成される。本発明の一実施形態において、半導体フィルム５０８は、３０ナノメートル未満、理想的には２０ナノメートル未満の厚さ又は高さ５０９を有する。本発明の一実施形態において、半導体フィルム５０８は、製造されるトリゲート・トランジスタの所望ゲート「長」に略等しい厚さに形成される。本発明の一実施形態において、半導体フィルム５０８は、本デバイスの所望ゲート長より厚く形成される。本発明の一実施形態において、半導体フィルム５８０は、製造されるトリゲート・トランジスタがその設計されたゲート長（Ｌｇ）について完全空乏方法で作動させることができる厚さに形成される。
半導体フィルム５０８は、任意の良く知られた方法で、絶縁基板５０２上に形成することができる。ＳＩＭＯＸ法として知られる絶縁物基板上にシリコンを形成する方法においては、酸素原子を単結晶性シリコン基板中に大量に注入し、それからアニーリング（ａｎｎｅａｌｉｎｇ；熱処理）して基板内に埋め込み酸化膜５０６を形成する。単結晶性シリコン基板のうち埋め込み酸化膜より上の部分は、シリコンフィルム５０８となる。ＳＯＩ基板を形成するのに現在用いられている別の手法は、通常、貼り合わせＳＯＩと呼ばれるエピタキシャル・シリコンフィルム・トランスファー法である。この手法では、第一のシリコン・ウェハの表面上には、後にＳＯＩ構造において埋め込み酸化膜５０６として機能する酸化薄膜が成長している。次に、この第一のシリコン・ウェハ中に大量の水素を注入して、該第一のウェハのシリコン表面の下に高応力領域を形成する。次いで、この第一のウェハは、引っくり返され、第二のシリコン・ウェハの表面に貼り合わされる。次いで、第一のウェハは、水素注入によって作られた高応力面に沿って割れる。これにより、上部にシリコン薄膜層を備え、シリコン薄膜層の下の埋め込み酸化膜はすべて単結晶性シリコン基板の上面上にある、ＳＯＩ構造が得られる。ＨＣスムージングや化学的機械研磨（ＣＭＰ）などの良く知られたスムージング法を用いて、半導体フィルム５０８の上面を所望の厚さにスムージングすることができる。
この時点で、所望であれば、ＳＯＩ基板５００に絶縁領域（図示しない）を形成し、そこに形成される様々なトランジスタをお互いに絶縁するようにすることもできる。絶縁領域は、例えば良く知られたリソグラフィック及びエッチング法などによってトリゲート・トランジスタを囲む基板フィルム５０８の一部をエッチングで落とし、それからＳｉＯ２などの絶縁膜でそのエッチングされた領域を埋め戻すことによって、形成することができる。
基板５００上にトリゲート・トランジスタを形成するために、図５Ｂに示すように、フォトレジスト・マスク５１０が半導体フィルム５０８上に形成される。このフォトレジスト・マスク５１０は、後に半導体フィルム５０８に半導体ボディ又はフィンが形成される位置を定義する１以上のパターン５１２を含む。フォトレジスト・パターン５１２は、後に形成されるトリゲート・トランジスタの半導体ボディ又はフィンの所望の幅５１８を定義する。本発明の一実施形態において、パターン５１２は、製造されるトランジスタのゲート長（Ｌｇ）の所望の幅以上の幅５１８を有するフィン又はボディを定義する。このように、このトランジスタを製造するのに用いられる最も厳しいリソグラフィック条件は、半導体ボディ又はフィンの定義ではなく、ゲート電極パターニングに関連する。本発明の一実施形態において、半導体ボディ又はフィンは、３０ナノメートル以下、理想的には２０ナノメートル以下の幅５１８を有する。本発明の一実施形態において、半導体ボディ又はフィンについてのパターン５１２は、シリコンボディ高さ５０９に略等しい幅５１８を有する。本発明の一実施形態において、フォトレジスト・パターン５１２は、半導体ボディ高さ５０９の１／２〜２倍の幅５１８を有する。
加えて、図５Ｂに示すように、フォトレジスト・マスク５１０は、ソース・ランディング・パッド及びドレイン・ランディング・パッドが形成される位置をそれぞれ定義するパターン５１４及び５１６を含むことができる。ランディング・パッドは、製造されるトランジスタの様々なソース領域及び様々なドレイン領域を一体に接続するのに用いることができる。フォトレジスト・マスク５１０は、ブランケット堆積させたフォトレジスト膜を被覆し、露光し、現像するなどの良く知られたフォトリソグラフィ法により形成することができる。
フォトレジスト・マスク５１０を形成した後、半導体フィルム５０８は、フォトレジスト・マスク５１０に沿ってエッチングされ、図５Ｃに示すように、１つ以上のシリコンボディ又はフィンと、ソース及びドレイン・ランディング・パッド（所望であれば）とを形成する。半導体フィルム５０８は、その下にある埋め込み酸化膜層５０６が露出するまでエッチングされる。プラズマ異方性エッチングや反応性イオンエッチングなどの良く知られた半導体エッチング法は、図５Ｃに示すように、マスク５１０に沿って半導体フィルム５０８をエッチングするのに用いることができる。
半導体フィルム５０８がエッチングされて半導体ボディ又はフィン５２０（及び、所望であれば、ソース／ドレイン・ランディング・パッド５２２及び５２４）が形成された後、フォトレジスト・マスクは、ケミカル・ストリッピング（ｓｔｒｉｐｐｉｎｇ）やＯ２アッシング（ａｓｈｉｎｇ）などの良く知られた手法によって除去され、図５Ｄに示す基板が生成される。
次に、ゲート絶縁層５２６が、各半導体ボディ５２０上にそれを囲むように形成される。すなわち、ゲート絶縁層５２６は、半導体ボディ５２０の各々の上面５２７と左右両側の側壁５２８及び５２９との上に形成される。ゲート絶縁層は、堆積した誘電体でも、成長した誘電体でもよい。本発明の一実施形態において、ゲート絶縁層５２６は、ドライ／ウェット酸化プロセスで成長した二酸化珪素誘電体膜である。本発明の一実施形態において、二酸化珪素膜は、５〜１５Åの厚さに成長したものである。本発明の一実施形態において、ゲート絶縁膜５２６は、タンタル・ペンタオキサイド（Ｔａ２Ｏ５）又は酸化チタン（ＴｉＯ２）又は他の高Ｋ誘電体（例えばＰＺＴやＢＳＴなど）など酸化金属誘電体などの高い誘電率で一定の膜になどの堆積された誘電体である。高い誘電率で一定の膜は、化学的気相成長法（ＣＶＤ）などの任意の良く知られた手法によって形成することができる。
次に、図５Ｅに示すように、ゲート電極５３０が形成される。ゲート電極５３０は、半導体ボディ５２０の各々の上面５２７上に形成されたゲート誘電体層５２６上に形成されて、図５Ｅに示すように半導体ボディの各々の側壁５２８及び５２９上に又は隣接して形成されたゲート誘電体５２６上に又は隣接して形成される。ゲート電極５３０は、絶縁基板５０２上に形成された底面の反対側に上面５３２を有すると共に、一対の左右両側の側壁５３４及び５３６を有する。左右両側の側壁５３４及び５３６の間隔は、トリゲート・トランジスタのゲート長（Ｌｇ）５３８を定義する。ゲート電極５３０は、図５Ｄに示す基板上に適切なゲート電極材料をブランケット堆積させることによって形成することができる。このゲート電極は、２００〜３０００Åの厚さ５３３に形成することができる。一実施形態において、このゲート電極は、半導体ボディ５２０の高さ５０９の少なくとも３倍の厚さ又は高さ５３３を有する。ゲート電極材料は、次いで、良く知られたリソグラフィー及びエッチング法でパターニングされ、ゲート電極材料からゲート電極５３０が形成される。本発明の一実施形態において、ゲート電極材料は、多結晶性シリコンを有する。本発明の別の実施形態において、ゲート電極材料は、多結晶性シリコンゲルマニウム合金を有する。本発明の更に他の実施形態において、ゲート電極材料は、タングステン、タンタル、及びそれらの窒化物などの金属膜を有してもよい。ゲート電極５３０は、図５Ｄの基板上にゲート電極材料をブランケット堆積させ、それからゲート電極材料を良く知られたリソグラフィー及びエッチング法でパターニングするなどの良く知られた手法によって形成することができる。本発明の一実施形態において、ゲート電極５３０を定義するのに用いられるリソグラフィー・プロセスは、トリゲート・トランジスタを製造するのに用いられる最低限の又は最小の寸法のリソグラフィー・プロセスを利用する。（すなわち、本発明の一実施形態において、ゲート電極５３０のゲート長（Ｌｇ）５３８は、リソグラフィーによって定義されたトランジスタの最小形状寸法を有する。）本発明の一実施形態において、ゲート長５３８は、３０ナノメートル以下、理想的には２０ナノメートル以下、である。
次に、このトランジスタのソース及びドレイン領域が、半導体ボディ５２０のゲート電極５３０の反対側に形成される。本発明の一実施形態において、ソース及びドレイン領域は、先端又はソース／ドレイン拡張領域を含む。ソース及びドレイン拡張領域５４０及び５４２は、それぞれ、図５Ｆに示すように、ゲート電極５３０の両側５３２、５３４において半導体ボディ５２０中へドーパント５４４を配置して先端領域５４０及び５４２を形成することによって、形成することができる。ソース及びドレイン・ランディング・パッド５２２及び５２４は、本発明の態様をより良く示すために、図５Ｆ〜５Ｊにおいて図示されない。ソース及びドレイン・ランディング・パッド５２２及び５２４が利用される場合、それらにこの時点でドーピング処理することも可能である。ＰＭＯＳトリゲート・トランジスタについては、半導体フィン又はボディ５２０を伝導型＝ｐ型且つ１×１０２０〜１×１０２１原子／ｃｍ３の濃度にドーピング処理する。ＮＭＯＳトリゲート・トランジスタについては、半導体フィン又はボディ５２０を伝導型＝ｎ型且つ１×１０２０〜１×１０２１原子／ｃｍ３の濃度にドーピング処理する。本発明の一実施形態において、シリコンフィルムは、イオン注入法によってドーピング処理される。本発明の一実施形態において、イオン注入は、図５Ｆに示すように、垂直方向（すなわち、基板５００に垂直な方向）において発生する。ゲート電極５３０がポリシリコンゲート電極であるとき、それをイオン注入プロセス中にドーピング処理することができる。ゲート電極５３０は、イオン注入工程によりトリゲート・トランジスタの１以上のチャネル領域５４８がドーピング処理されるのを防止するマスクとして機能する。チャネル領域５４８は、シリコンボディ５２０のうちゲート電極５３０の下に位置する又はそれに囲まれた部分である。ゲート電極５３０が金属電極である場合、誘電性の硬いマスクを用いてイオン注入プロセス中のドーピングをブロックすることができる。他の実施形態として、固体ソース拡散などの他の方法を用いて、半導体ボディをドーピング処理し、ソース及びドレイン拡張領域を形成してもよい。
本発明の一実施形態において、ソース／ドレイン領域又はソース／ドレイン拡張領域を形成する前に、シリコンボディに「ハロ（ｈａｌｏ）」領域を形成することができる。ハロ領域は、デバイスのチャネル領域５４８に形成されたドープド領域であり、デバイスのチャネル領域のドーピングと同じ伝導度を有するが、濃度は若干高い。ハロ領域は、大きな角度からのイオン注入法を利用してゲート電極の下にドーパントをイオン注入することによって、形成することができる。
次に、所望であれば、図５Ｆに示す基板を更に処理して、ソース／ドレイン領域への高濃度ドーピング、ゲート電極上のみならずソース／ドレイン領域上へのシリコン堆積、ゲート電極上のみならずソース／ドレイン接触領域上でのシリサイド形成、などの追加的特徴を形成することができる。
本発明の実施形態において、ゲート電極の側壁上に誘電性側壁スペーサ５５０を形成することができる。側壁スペーサにより、高濃度のソース／ドレインコンタクトインプラントをオフセットすることができ、ソース／ドレイン領域を選択的シリコン堆積プロセス中にゲート電極から絶縁することができ、さらに、サリサイド・プロセス中にゲート電極上のみならずソース及びドレイン領域上にもシリサイドを形成することができる。スペーサは、図５Ｆの基板５００上に、シリコン窒化物、シリコン酸化物、シリコンオキシナイトライド、又はこれらの合成などの絶縁保護膜５５０をブランケット堆積させることによって、形成することができる。絶縁膜は、正角に堆積されるため、ゲート電極５３０の側壁５３４及び５３６などの垂直面及びシリコンフィルム５２０の上面５２６やゲート電極５３０の上面などの水平面と略同じ高さとなる。本発明の一実施形態において、絶縁膜は、ホットウォール式減圧化学気相成長法（ＬＰＣＶＤ）プロセスによって形成された窒化シリコン膜である。絶縁膜の堆積厚さが、形成されるスペーサの幅又は厚さを決定する。本発明の一実施形態において、絶縁膜は、２０〜２００Åの厚さに形成される。
次に、絶縁膜は、図５Ｇに示すように、例えばプラズマエッチング又は反応性イオンエッチングなどにより異方性エッチングされ、側壁スペーサ５５０を形成する。絶縁膜を異方性エッチングすることにより、ゲート電極５３０の上面（及び、用いられていれば、ランディング・パッド５２２及び５２４の上面）などの水平面から絶縁膜が除去され、ゲート電極５３０の側壁５３４及び５３６などの垂直面に隣接する誘電性側壁スペーサが残される。エッチングは、すべての水平面から絶縁膜を除去するのに十分な時間、続けられる。本発明の一実施形態においては、図５Ｇに示すように、半導体ボディ５２０の側壁上のスペーサ材料が除去されるように、オーバー・エッチングが利用される。これにより、図５Ｈに示すように、ゲート電極５３０の側壁５３２及び５３４に沿って延在し、これらに隣接する側壁スペーサ５５０が形成される。
次に、所望であれば、図５Ｈに示すように、半導体ボディ５２０の露出面（及び、ランディング・パッド５２２及び５２４）上に半導体フィルム５６０を形成することができる。加えて、所望であれば、ゲート電極５３０の上面上に半導体フィルム５６２を形成することができる。この半導体フィルムは、単結晶性フィルムでも、多結晶性フィルムでもよい。本発明の一実施形態において、半導体フィルム５６０は、エピタキシャル（単結晶性）シリコンフィルムである。本発明の一実施形態において、このシリコンフィルム５６０は、シリコンボディ５２０の露出した上面５２７及び側壁５２８及び５２９などのシリコンを含んだ露出領域上のみにシリコンが形成される選択的堆積プロセスによって形成される。選択的堆積プロセスにおいて、シリコンフィルムは、側壁スペーサ５５５などの誘電体エリア上には形成しない。ゲート電極５３０が多結晶性シリコンフィルムを有するとき、シリコンフィルムも選択的にゲート電極５３０の上面上に選択的に形成し、シリコンフィルム５６２を形成する。本発明の一実施形態において、シリコンフィルム５６０は、５０〜５００Åの厚さに形成される。本発明の一実施形態において、シリコンフィルムは、ソース及びドレイン領域上にシリサイド・フィルムを形成している間に用いられる又は消費されるのに十分なシリコンを提供するのに十分な厚さに形成される。シリコンフィルムは、ながらドーピングする（すなわち、堆積中にドーピングする）ことも、例えばイオン注入法や固体ソース拡散などによって後ドーピングすることもできる。シリコンフィルムは、デバイスのソース及びドレイン領域に望まれる伝導型にドーピングされる。本発明の一実施形態において、堆積されたシリコンフィルム５６０及び５６２は、真性シリコンフィルム（すなわち、非ドープドシリコンフィルム）である。半導体フィルム５６０の堆積は、デバイスの寄生を向上させる隆起したソース及びドレイン領域を形成する。
本発明の一実施形態において、堆積されたシリコンフィルム５６０及び５６２は、図５Ｉに示すように、垂直イオン注入角度を利用したイオン注入法によってドーピングされる。イオン注入法プロセスは、堆積したシリコンフィルム５６０とその下に位置するシリコンボディ５２０とを１×１０２０〜１×１０２１原子／ｃｍ３の濃度にドーピングし、ソース接触領域５７０及びドレイン接触領域５７２を形成する。側壁スペーサ５５０は、ソース／ドレイン接触注入工程をオフセットし、堆積したシリコンボディのうち側壁スペーサ５５０の下の領域を先端領域と定義する。上述のプロセスは、それぞれが先端領域及び接触領域を有するソース領域５７０及びドレイン領域５７２を形成する。先端領域は、シリコンボディ５２０のうち側壁スペーサ５５５の下に位置する領域である。接触領域は、シリコンボディ及び堆積したシリコンフィルムのうち側壁スペーサ５５０の外端に隣接した領域である。加えて、ソース／ドレイン接触領域は、用いられるとき、ソース及びドレイン・ランディング・パッド５２２及び５２４を含む。
次に、所望であれば、図５Ｊに示すように、ゲート電極５３０（又はシリコンフィルム５６２）のソース及びドレイン接触領域及び上面の上に耐熱（高融点）金属シリサイド５８０を形成することができる。耐熱金属シリサイド・フィルム５８０は、サリサイド・プロセスなどの自己整合プロセスを用いて形成することができる。サリサイド・プロセスでは、チタン、タングステン、ニッケル、コバルトなどの耐熱金属が図５Ｊの基板上へブランケット堆積される。次いで、この基板を適切な温度まで加熱し、耐熱金属フィルムを基板５００のうちシリコンボディ上に形成されたシリコンフィルム５６０やゲート電極上に形成されたシリコンフィルム５６２などのシリコン部分と反応させ、耐熱金属シリサイドを形成する。誘電体スペーサ５５５や埋め込み酸化膜５０６の露出した部分などの反応するシリコンがない場所は、反応せずに耐熱金属のままである。その際、ウェットエッチングなどの選択的エッチングを用いて、未反応耐熱金属を除去し、耐熱金属シリサイドを接触エリアに残すことができる。このように、金属シリサイド・フィルムをトリゲート・トランジスタの接触領域に自己整合させることができる。これで、本発明に係るトリゲート・トランジスタの製造が完了する。
以上、トリゲート・トランジスタ及び製造方法について記載した。

Claims (28)

  1. トランジスタを製造する方法であって、
    シリコン・オン・インシュレータ（ＳＯＩ）基板を用意する工程であり、前記ＳＯＩ基板は、基板上の埋込酸化物層上にシリコン膜を有する、工程と、
    前記ＳＯＩ基板の前記シリコン膜をパターニングして、前記基板上の前記埋込酸化物層上にシリコンボディを形成する工程であり、前記シリコンボディは、頂面と、対向する側壁とを有し、前記側壁はボディ高さと前記側壁間のボディ幅とを定め、前記ボディ高さ及び前記ボディ幅は３０ｎｍ未満であり、前記シリコンボディは、Ｎ型ドープされたシリコンボディである、工程と、
    前記シリコンボディの前記頂面の上及び前記シリコンボディの前記対向する側壁の上にゲート誘電体層を形成する工程と、
    前記シリコンボディを覆って及び前記埋込酸化物層を覆ってゲート材料を堆積する工程と、
    前記ゲート材料をパターニングして、前記シリコンボディの前記頂面上の前記ゲート誘電体層の上に、及び前記シリコンボディの前記対向する側壁上の前記ゲート誘電体層に隣接して、ゲート電極を形成する工程であり、前記ゲート電極は、前記シリコンボディの前記対向する側壁に垂直に走る対向する側壁を有し、前記ゲート電極は３０ｎｍ未満のゲート長を有する、工程と、
    前記ゲート電極の前記対向する側壁を挟んで対向するように前記シリコンボディ内に一対のソース／ドレイン領域を形成する工程であり、前記ゲート電極の下方且つ前記一対のソース／ドレイン領域間の前記シリコンボディ内にチャネル領域が形成され、前記チャネル領域は、Ｎ型ドープされたチャネル領域である、工程と、
    前記シリコンボディの前記チャネル領域内にハロ領域を形成する工程であり、前記ハロ領域は、Ｎ型ドープされたハロ領域である、工程と、
    前記ゲート電極を挟んで対向するように前記シリコンボディの前記頂面の上に単結晶シリコンゲルマニウム層を形成して、隆起したソース及びドレイン領域を形成する工程であり、前記単結晶シリコンゲルマニウム層は、Ｐ型ドープされた単結晶シリコンゲルマニウム層である、工程と
    を有し、
    前記ボディ高さ、前記ボディ幅及び前記ゲート長の寸法は、１００ｍＶ／Ｖ未満のドレイン誘起障壁低下（ＤＩＢＬ）と８０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルド勾配とを有する完全空乏トランジスタを形成するのに適したものである、
    方法。
  2. 前記シリコン膜は単結晶シリコンである、請求項１に記載の方法。
  3. 前記ゲート電極は金属を有する、請求項１に記載の方法。
  4. 前記金属は、タングステン、タンタル、及びチタンからなる群から選択される、請求項３に記載の方法。
  5. 前記ゲート電極は金属窒化物を有する、請求項１に記載の方法。
  6. 前記金属窒化物は、窒化タングステン、窒化タンタル、及び窒化チタンからなる群から選択される、請求項５に記載の方法。
  7. 前記隆起したソース及びドレイン領域の前記単結晶シリコンゲルマニウム層上にシリサイドを形成する工程、を更に有する請求項１に記載の方法。
  8. 前記ゲート誘電体層はｈｉｇｈ−ｋゲート誘電体層を有する、請求項１に記載の方法。
  9. 前記ｈｉｇｈ−ｋゲート誘電体層は金属酸化物層を有する、請求項８に記載の方法。
  10. 前記ボディ高さ及び前記ボディ幅は２０ｎｍ未満である、請求項１に記載の方法。
  11. 前記完全空乏トランジスタは、６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルド勾配を有する、請求項１に記載の方法。
  12. 前記完全空乏トランジスタは、４０ｍＶ／Ｖ未満のドレイン誘起障壁低下と６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルド勾配とを有する、請求項１に記載の方法。
  13. 前記ゲート電極は、２０ｎｍ未満のゲート長を有する、請求項１に記載の方法。
  14. 前記完全空乏トランジスタは、４０ｍＶ／Ｖ未満のドレイン誘起障壁低下と６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルド勾配とを有し、前記ゲート電極は、２０ｎｍ未満のゲート長を有し、前記ボディ高さ及び前記ボディ幅は２０ｎｍ未満である、請求項１に記載の方法。
  15. 基板上の埋込酸化物層上のシリコンボディであり、前記シリコンボディは、頂面と、対向する側壁とを有し、前記側壁はボディ高さと前記側壁間のボディ幅とを定め、前記ボディ高さ及び前記ボディ幅は３０ｎｍ未満であり、前記シリコンボディは、Ｎ型ドープされたシリコンボディである、シリコンボディと、
    前記シリコンボディの前記頂面の上及び前記シリコンボディの前記対向する側壁の上のゲート誘電体層と、
    前記シリコンボディの前記頂面上の前記ゲート誘電体層の上の及び前記シリコンボディの前記対向する側壁上の前記ゲート誘電体層に隣接したゲート電極であり、前記ゲート電極は、前記シリコンボディの前記対向する側壁に垂直に走る対向する側壁を有し、前記ゲート電極は３０ｎｍ未満のゲート長を有する、ゲート電極と、
    前記ゲート電極の前記対向する側壁を挟んで対向する前記シリコンボディ内の一対のソース／ドレイン領域であり、前記ゲート電極の下方且つ前記一対のソース／ドレイン領域間の前記シリコンボディ内にチャネル領域が形成されており、前記チャネル領域は、Ｎ型ドープされたチャネル領域である、一対のソース／ドレイン領域と、
    前記シリコンボディの前記チャネル領域内のハロ領域であり、Ｎ型ドープされたハロ領域と、
    隆起したソース及びドレイン領域を提供する、前記ゲート電極を挟んで対向する前記シリコンボディの前記頂面の上の単結晶シリコンゲルマニウム層であり、Ｐ型ドープされた単結晶シリコンゲルマニウム層である単結晶シリコンゲルマニウム層と
    を有し、
    前記ボディ高さ、前記ボディ幅及び前記ゲート長の寸法は、１００ｍＶ／Ｖ未満のドレイン誘起障壁低下（ＤＩＢＬ）と８０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルド勾配とを有する完全空乏トランジスタを形成するのに適したものである、
    トランジスタ。
  16. 前記シリコンボディは単結晶シリコンである、請求項１５に記載のトランジスタ。
  17. 前記ゲート電極は金属を有する、請求項１５に記載のトランジスタ。
  18. 前記金属は、タングステン、タンタル、及びチタンからなる群から選択されている、請求項１７に記載のトランジスタ。
  19. 前記ゲート電極は金属窒化物を有する、請求項１５に記載のトランジスタ。
  20. 前記金属窒化物は、窒化タングステン、窒化タンタル、及び窒化チタンからなる群から選択されている、請求項１９に記載のトランジスタ。
  21. 前記隆起したソース及びドレイン領域の前記単結晶シリコンゲルマニウム層上のシリサイド、を更に有する請求項１５に記載のトランジスタ。
  22. 前記ゲート誘電体層はｈｉｇｈ−ｋゲート誘電体層を有する、請求項１５に記載のトランジスタ。
  23. 前記ｈｉｇｈ−ｋゲート誘電体層は金属酸化物層を有する、請求項２２に記載のトランジスタ。
  24. 前記ボディ高さ及び前記ボディ幅は２０ｎｍ未満である、請求項１５に記載のトランジスタ。
  25. 前記完全空乏トランジスタは、６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルド勾配を有する、請求項１５に記載のトランジスタ。
  26. 前記完全空乏トランジスタは、４０ｍＶ／Ｖ未満のドレイン誘起障壁低下と６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルド勾配とを有する、請求項１５に記載のトランジスタ。
  27. 前記ゲート電極は、２０ｎｍ未満のゲート長を有する、請求項１５に記載のトランジスタ。
  28. 前記完全空乏トランジスタは、４０ｍＶ／Ｖ未満のドレイン誘起障壁低下と６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルド勾配とを有し、前記ゲート電極は、２０ｎｍ未満のゲート長を有し、前記ボディ高さ及び前記ボディ幅は２０ｎｍ未満である、請求項１５に記載のトランジスタ。
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