CN105810750B - 一种碳纳米管神经元器件及其制作方法 - Google Patents

一种碳纳米管神经元器件及其制作方法 Download PDF

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Abstract

本发明公开了一种碳纳米管神经元器件及其制作方法。所述碳纳米管神经元器件包括：衬底；在衬底上形成的绝缘层；碳纳米管，形成于绝缘层上方，其中碳纳米管包括位于两端的源区、漏区和位于源区和漏区之间的沟道区，源区和漏区掺杂成相同的导电类型；包围沟道区的叠层结构，其中叠层结构从内至外依次包括第一电介质层、导电层以及第二电介质层；源极和漏极，位于绝缘层上，分别包围碳纳米管的源区和漏区；两个以上栅极，位于绝缘层上，各个栅极之间相互间隔，分别包围沟道区外侧的叠层结构；其中碳纳米管通过源极、漏极或栅极支撑而位于绝缘层上方。本发明增强了栅极对沟道的控制能力，避免了短沟道效应。

Description

一种碳纳米管神经元器件及其制作方法
技术领域
本发明涉及半导体领域，特别涉及一种碳纳米管神经元器件及其制作方法。
背景技术
随着集成电路的发展及其集成度的提高，传统的基于单一晶体管功能的硅集成电路，出现了很多困难的、亟待解决的问题，例如，芯片上元件密度的进一步增加受到了限制，而神经元MOS晶体管(Neuron MOSFET(Neuron Metal-Oxide-Semiconductor Field EffectTransistor，神经元金属氧化物半导体场效应晶体管)，简写为neuMOS或νMOS)作为一种具有强大功能的单元晶体管，为解决集成电路中晶体管数目及互连线增多带来的问题提供了一种有效的途径。
神经元MOS晶体管具有浮置栅极，该浮置栅极通过电容与输入端相连。神经元器件的功能相当于组成人的大脑、眼睛以及类似物的神经元细胞，可以将神经元器件的电子电路的功能认为相当于神经元细胞。具体地，神经元器件加权多个输入信号并且当加权信号的结果达到预定值时输出预定信号。这样的神经元器件包括加权多个输入信号的加权工具，并且当输入至栅极(由多个输入电极组成)的电压总和达到预定值时，神经元晶体管的源极和漏极导通。加权工具相当于神经元细胞的突触，例如，加权工具可以由电阻器和场效应晶体管组成。神经元晶体管相当于神经元细胞的细胞体。
图12A是示出现有技术中的神经元MOS晶体管的结构示意图。图12B是示出现有技术中的神经元MOS晶体管的浮置栅极和多个输入栅极的等效电路图。图12C是示出现有技术中的神经元MOS晶体管的简化示意图。如图12A所示，该神经元MOS晶体管包括衬底1205、源极1201、漏极1202、浮置栅极1203以及多个输入栅极1204。如图12B所示，各个输入栅极与浮置栅极之间分别等效为电容C1、C2、C3……Cn，其中第一个电容的两个极板分别具有电荷Q1和-Q1，第二个电容的两个极板分别具有电荷Q2和-Q2，……第n个电容的两个极板分别具有电荷Qn和-Qn；浮置栅极和衬底之间等效为电容C0，该电容C0的两个极板分别具有电荷Q0和-Q0。假设在器件工作期间没有电荷注入，则浮置栅极上的电荷为初始电荷，为了简化，假设该初始电荷为零，假设衬底接地，则可以通过对多个输入栅极的输入信号进行加权计算，得到浮置栅极的电势为
其中，ФF为浮置栅极的电势，Vi为各个电容上的电压。当浮置栅极的电势ФF大于阈值电压Vth时，源极1201和漏极1203导通。
这样的神经元MOS晶体管有许多用途。例如，可以用作反相器，例如将神经元MOS晶体管的源极(或漏极)通过电阻器连接电源VDD，漏极(或源极)接地，多个输入栅极作为输入端，当浮置栅极的电势ФF大于阈值电压Vth时，反相器输出逻辑“0”，并且当ФF大于Vth时，反相器输出逻辑“1”。
发明内容
本发明解决的技术问题是：现有技术中神经元MOS晶体管采用了栅极在沟道一侧的平面结构，导致栅极对沟道的控制能力受到一定的限制。
根据本发明的第一方面，提供了一种碳纳米管神经元器件，包括：衬底；在所述衬底上形成的绝缘层；碳纳米管，形成于所述绝缘层上方，其中，所述碳纳米管包括位于两端的源区、漏区和位于所述源区和所述漏区之间的沟道区，所述源区和所述漏区掺杂成相同的导电类型；包围所述沟道区的叠层结构，其中，所述叠层结构从内至外依次包括第一电介质层、导电层以及第二电介质层；源极和漏极，位于所述绝缘层上，分别包围所述碳纳米管的源区和漏区；两个以上栅极，位于所述绝缘层上，各个栅极之间相互间隔，分别包围所述沟道区外侧的叠层结构；其中，所述碳纳米管通过所述源极、漏极或栅极支撑而位于所述绝缘层上方。
进一步，所述沟道区为本征型，所述源区和所述漏区均为轻掺杂的n型或p型，或者均为重掺杂的n+型或p+型；或者，所述沟道区为轻掺杂的n型，所述源区和所述漏区均为重掺杂的n+型，或者均为轻掺杂的p型或重掺杂的p+型；或者，所述沟道区为轻掺杂的p型，所述源区和所述漏区均为重掺杂的p+型，或者均为轻掺杂的n型或重掺杂的n+型。
进一步，还包括：位于所述各个栅极与所述绝缘层之间且从下至上依次覆盖的第一电介质层、导电层以及第二电介质层。
进一步，所述碳纳米管的长度为50～500nm；所述碳纳米管中相邻栅极间隔的部分的长度为10～50nm。
进一步，所述第一电介质层和所述第二电介质层的厚度均为1～3nm；所述导电层的厚度为2～10nm。
进一步，所述碳纳米管的直径为1～3nm。
进一步，所述第一电介质层和所述第二电介质层为高介电常数电介质材料；所述导电层为多晶硅或者金属材料。
根据本发明的第二方面，提供了一种碳纳米管神经元器件的制作方法，包括：提供衬底；在所述衬底上形成绝缘层；在所述绝缘层上方形成碳纳米管；包围所述碳纳米管形成叠层结构，其中，所述叠层结构从内至外依次包括第一电介质层、导电层以及第二电介质层；在部分所述绝缘层上包围所述叠层结构形成两个以上且相互间隔的栅极；去除在所述碳纳米管两端的部分叠层结构以分别在所述碳纳米管两端形成源区和漏区；以及在部分所述绝缘层上包围所述源区形成源极并且在部分所述绝缘层上包围所述漏区形成漏极；其中，所述碳纳米管通过所述源极、漏极或栅极支撑而位于所述绝缘层上方。
进一步，在所述绝缘层上方形成碳纳米管的过程包括：在所述绝缘层上形成多孔硅层；在所述多孔硅层上形成具有开口的光刻胶层，通过所述开口施加金属催化剂溶液；烘焙并且去除所述光刻胶层；利用金属催化剂和碳基化合物化学反应在所述多孔硅层中形成碳纳米管；去除部分所述多孔硅层以暴露部分所述绝缘层，使得所述碳纳米管的两端由剩余的多孔硅层支撑。
进一步，在去除在所述碳纳米管两端的部分叠层结构的过程中，还包括：去除剩余的多孔硅层。
进一步，在利用金属催化剂和碳基化合物化学反应在所述多孔硅层中形成碳纳米管的过程中，还包括：加入氨气以对正在形成的碳纳米管进行n型掺杂，或者加入硼烷以对正在形成的碳纳米管进行p型掺杂。
进一步，包围所述碳纳米管形成叠层结构的过程包括：包围所述碳纳米管利用原子层沉积工艺生长所述第一电介质层；包围所述第一电介质层利用低压化学气相沉积工艺沉积所述导电层；包围所述导电层利用原子层沉积工艺生长所述第二电介质层。
进一步，在包围所述碳纳米管形成叠层结构的过程中，还包括：在所述部分绝缘层上和所述剩余的多孔硅层上依次形成第一电介质层、导电层以及第二电介质层。
进一步，在所述部分绝缘层上的第二电介质层上包围所述叠层结构形成两个以上且相互间隔的栅极。
进一步，所述多孔硅层的厚度为2～10nm。
进一步，所述第一电介质层和所述第二电介质层为高介电常数电介质材料；所述导电层为多晶硅或者金属材料。
进一步，在部分所述绝缘层上包围所述源区形成源极并且在部分所述绝缘层上包围所述漏区形成漏极的步骤包括：利用蒸发和剥离工艺以第一金属材料在所述源区和所述漏区形成包围所述碳纳米管的接触从而形成源极和漏极，其中所述第一金属材料与所述碳纳米管的接触使得所述源区和所述漏区的碳纳米管部分掺杂成轻掺杂的n型或者重掺杂的n+型；或者，利用蒸发和剥离工艺以第二金属材料在所述源区和所述漏区形成包围所述碳纳米管的接触从而形成源极和漏极，其中所述第二金属材料与所述碳纳米管的接触使得所述源区和所述漏区的碳纳米管部分掺杂成轻掺杂的p型或者重掺杂的p+型。
进一步，所述第一金属材料包括：Ca(钙)、Sc(钪)、Y(钇)；所述第二金属材料包括：Pb(铅)、Au(金)。
进一步，在部分所述绝缘层上包围所述源区形成源极并且在部分所述绝缘层上包围所述漏区形成漏极之前，还包括：将所述源区和所述漏区掺杂成相同的导电类型。
本发明中，通过利用碳纳米管作为神经元器件的沟道区、源区和漏区，在沟道区外侧包围形成叠层结构，以及包围叠层结构形成多个栅极作为输入栅极，并且包围碳纳米管的源区和漏区分别形成源极和漏极，使得所述碳纳米管通过所述源极、漏极或栅极支撑而位于衬底上的绝缘层上方，从而使得本发明的碳纳米管神经元器件增强了栅极对沟道的控制能力，并且进一步地，避免了短沟道效应，且器件结构更简单，制作工艺更优化。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的流程图。
图2是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构的立体示意图。
图3是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构的立体示意图。
图4是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构的立体示意图。
图5A是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构的立体示意图。
图5B是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构沿图5A中A-A’方向的横截面图。
图6A是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构的立体示意图。
图6B是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构沿图5A中B-B’方向的横截面图。
图7A是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构的立体示意图。
图7B是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构沿图5A中C-C’方向的横截面图。
图8A是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构的立体示意图。
图8B是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构沿图5A中D-D’方向的横截面图。
图9A是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构的立体示意图。
图9B是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构沿图5A中E-E’方向的横截面图。
图10A是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构的立体示意图。
图10B是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的一个阶段的结构沿图5A中F-F’方向的横截面图。
图11A是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的立体示意图。
图11B是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的沿图11A中的G-G’方向的横截面图。
图12A是示出现有技术中的神经元MOS晶体管的结构示意图。
图12B是示出现有技术中的神经元MOS晶体管的浮置栅极和多个输入栅极的等效电路图。
图12C是示出现有技术中的神经元MOS晶体管的简化示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1是示出根据本发明一些实施例的碳纳米管神经元器件的制作方法的流程图。
在步骤S101，提供衬底。例如如图2所示，衬底201可以为硅衬底。
在步骤S102，在衬底上形成绝缘层。例如如图2所示，绝缘层202可以为二氧化硅，例如可以通过氧化或者沉积工艺在衬底201上形成绝缘层202。绝缘层202的厚度例如可以为10～100nm(纳米)，例如为30nm、50nm或80nm。
在步骤S103，在绝缘层上方形成碳纳米管。
在步骤S104，包围碳纳米管形成叠层结构，其中，所述叠层结构从内至外依次包括第一电介质层、导电层以及第二电介质层。
在步骤S105，在部分绝缘层上包围叠层结构形成两个以上且相互间隔的栅极。
在步骤S106，去除在碳纳米管两端的部分叠层结构以分别在所述碳纳米管两端形成源区和漏区。
在步骤S107，在部分绝缘层上包围源区形成源极并且在部分绝缘层上包围漏区形成漏极。
其中，所述碳纳米管通过所述源极、漏极或栅极支撑而位于所述绝缘层上方。
通过上述方法形成的碳纳米管神经元器件，源区和漏区之间的碳纳米管部分为沟道区，由于栅极对沟道区形成全包围结构，因此碳纳米管神经元器件增强了栅极对沟道的控制能力，并且避免了短沟道效应，且器件结构更简单，制作工艺更优化。
以下参考图2至图4、图5A至图5B以及图6A至图6B描述在绝缘层上方形成碳纳米管的过程。
首先，在绝缘层202上形成多孔硅203，如图2所示。
例如，可以利用电解刻蚀多晶硅的方法形成多孔硅层，其步骤包括：在绝缘层202上沉积重掺杂多晶硅，然后电解刻蚀多晶硅以形成多孔硅层203(如图2所示)。多孔硅层203的厚度例如可以为2～10nm，例如为3nm、5nm或8nm。
又例如，可以利用电化学腐蚀法(阳极腐蚀法)形成多孔硅层，其步骤包括：将硅片插入装有腐蚀液的电解槽中间的固定架上，硅片将电解槽分成两个相互独立的电解槽，用两片铺片分别面对面放在硅片的两侧作为阴极和阳极。在向电极施加电压后，由于电场的作用，电流通过硅衬底从一个“半槽”流向另一个“半槽”，衬底中的空穴流向面向阴极面的硅表面，从而使阴极的硅衬底发生电化学腐蚀，而面向阳极面的硅表面几乎保持不变。通过改变腐蚀电流的大小，可以得到不同大小的孔，改变腐蚀时间可得到不同厚度的多孔硅层。
又例如，可以利用光化学方法形成多孔硅层，其步骤包括：在光的作用下，浸泡在氢氟酸(HF)的水溶液或乙醇溶液中的硅片可以与HF反应。光照在硅片中产生非平衡载流子，提供反应所必需的电子和空穴，加快了表面的反应速度。在此方法中，若入射光的波长太长，光子的能量会小于硅的禁带宽度而不能产生电子-空穴对；若入射光的波长太短，又会因硅片表面较大的吸收作用而影响电子-空穴对的产出率。所以在实验中可以采用1.5mW的氦氖激光器对n型硅片进行光照，其发光波长632.8nm。可以使用透镜来扩大光的照射半径。例如，氢氟酸的乙醇溶液可以为V(HF):V(C2H5OH)＝1:1(体积比)，腐蚀时间为180分钟。
又例如，可以利用刻蚀法形成多孔硅层，其步骤包括：将HF酸的溶液通过喷嘴喷射到硅衬底表面，进而生长出多孔硅层。
又例如，可以利用水热腐蚀法形成多孔硅层，其步骤包括：首先硅片清洗，将切好的单晶硅片先用丙酮或乙醇浸泡15分钟，以除去表面附着的有机污染物，再用蒸馏水反复冲洗干净；然后将硅片固定于高压水热釜的内芯里；然后注入配制好的腐蚀液(HF酸、HF+HNO3溶液等)，在100～250℃下热处理1～3小时，并自然冷却至室温；最后从水热釜中取出样品，用蒸馏水浸泡、洗净，然后在空气中、在室温下自然晾干。
接下来，在多孔硅层203上形成具有开口205的光刻胶层204，通过开口205施加金属催化剂溶液，如图3所示。
例如，在该步骤中，如图3所示，首先在多孔硅层203上形成光刻胶层；然后对期望形成碳纳米管的区域上的光刻胶进行光刻形成具有开口205的光刻胶层204以露出该区域的多孔硅层；最后通过该开口将金属催化剂溶液注入所露出的该区域的多孔硅层。
根据本发明的实施例，如图3所示，如果期望在光刻胶层204的中央的区域上形成碳纳米管，则可以对该区域上的光刻胶进行光刻，从而形成开口以露出该区域的多孔硅层。本领域技术人员应当理解，图3中光刻胶层204的开口的形状不限于矩形，还可以是其它形状，例如椭圆形等。另外，本领域技术人员应当理解，图3中的开口的位置不限于在光刻胶层204的中央，还可以在其它位置，例如在光刻胶层204的上侧或下侧等。
根据本发明的实施例，金属催化剂可以包括铂、金、银、铜、镍等中的至少之一。当然，本发明的范围并不仅限于此。
接下来，烘焙并且去除光刻胶层204，如图4所示。
例如，在该步骤中，如图4所示，在将金属催化剂溶液通过开口注入到所露出的多孔硅层203之后，可以在氢或氮的环境中对金属催化剂溶液进行烘焙，使得溶液中的水分蒸发，从而形成金属纳米粒子。金属纳米粒子的直径例如为3纳米或更小。所形成的金属纳米粒子可以在稍后将要描述的形成碳纳米管的处理中用作金属催化剂。
在烘焙之后，可以将多孔硅层203上的光刻胶去除，从而形成如图4所示的在多孔硅层203上的金属纳米粒子层206。如图4所示，多孔硅层203上的光刻胶层204全部被移除，并且在多孔硅层203的中央的区域形成了金属纳米粒子层206。
接下来，利用金属催化剂和碳基化合物化学反应在多孔硅层203中形成碳纳米管207，如图5A和图5B所示。
例如，在该步骤中，如图5A和图5B所示，通过使金属催化剂与碳基化合物进行反应，可以在多孔硅层203的表面上形成碳纳米管207。可以采用各种方式使金属催化剂与碳基化合物进行反应以形成碳纳米管207。例如，可以采用化学气相沉积(chemical vapordeposition,CVD)的方式，金属催化剂在例如800～1000℃(例如900℃)的温度下，在CVD腔室中与碳基化合物进行反应以形成碳纳米管207。本领域技术人员应当理解，上述化学气相沉积方式仅为示例，还可以采用其它方式使金属催化剂与碳基化合物进行反应以形成碳纳米管207。
例如，碳基化合物可以包括甲烷、乙烯、乙炔、一氧化碳和苯中的至少之一。本领域技术人员应该理解，还可以采用其它类型的碳基化合物，只要其可以与金属催化剂进行反应以形成碳纳米管即可。
例如，碳纳米管可以为单壁碳纳米管。直径小于3纳米的任何金属粒子(例如包括铜、金、银等贵金属以及铁族元素等)都可以产生单壁碳纳米管。
在本发明的实施例中，碳纳米管的直径可以为1～3nm，例如1.5nm、2nm或2.5nm。碳纳米管的长度可以为50～500nm，例如100nm、200nm、300nm或400nm。
在本发明的实施例中，在利用金属催化剂和碳基化合物化学反应在多孔硅层中形成碳纳米管的过程中，还包括：加入氨气以对正在形成的碳纳米管进行n型掺杂，或者加入硼烷以对正在形成的碳纳米管进行p型掺杂。从而形成n型碳纳米管或者p型碳纳米管。当然在另一实施例中，也可以对已经形成的碳纳米管直接进行掺杂，以形成n型碳纳米管或者p型碳纳米管。
接下来，去除部分多孔硅层203以暴露部分绝缘层202，使得碳纳米管207的两端由剩余的多孔硅层203支撑，如图6A和图6B所示。
例如，在该步骤中，如图6A和图6B所示，可以对多孔硅层203进行光刻，去除碳纳米管207下方的部分多孔硅层203，例如去除在除碳纳米管两端部分以外的部分下方的多孔硅层203，仅保留位于碳纳米管两端部分的多孔硅层203，使得只有碳纳米管207的两端被剩余的多孔硅层203支撑。本领域技术人员应当理解，可以根据实际需要确定需要去除的多孔硅层203的部分，只要剩余的多孔硅层203能够分别支撑碳纳米管207的两端即可。
至此，详细描述了在绝缘层上方形成碳纳米管的过程。
回到图1所示的步骤S104，接下来，包围碳纳米管形成叠层结构，其中，所述叠层结构从内至外依次包括第一电介质层、导电层以及第二电介质层。
在本发明的实施例中，如图7A和图7B所示，包围碳纳米管207形成叠层结构208的过程包括：包围碳纳米管207利用原子层沉积工艺生长第一电介质层2081；包围第一电介质层2081利用低压化学气相沉积工艺沉积导电层2082(即浮置栅极)；包围导电层2082利用原子层沉积工艺生长第二电介质层2083。例如，第一电介质层2081和第二电介质层2083的厚度可以均为1～3nm，例如1.5nm、2nm或2.5nm；导电层2082的厚度可以为2～10nm，例如3nm、5nm或8nm。
在本发明的实施例中，在包围碳纳米管207形成叠层结构208的过程中，还包括：在部分绝缘层202上和剩余的多孔硅层203上依次形成第一电介质层2081、导电层2082以及第二电介质层2083。
在本发明的实施例中，第一电介质层和第二电介质层可以为高介电常数电介质材料(即高k电介质材料)；导电层可以为多晶硅或者金属材料(例如铝、钨等)。
接下来，在步骤S105，在部分绝缘层上包围叠层结构形成两个以上且相互间隔的栅极。在本发明的实施例中，如图8A和图8B所示，在部分绝缘层202上的第二电介质层2083上包围叠层结构208形成两个以上(例如三个)且相互间隔的栅极209，例如可以先沉积栅极材料，然后利用光刻工艺形成栅极。在另一实施例中，也可以先光刻去除部分绝缘层202上的叠层结构208，然后直接在部分绝缘侧202上形成两个以上且相互间隔的栅极。例如，碳纳米管中相邻栅极间隔的部分的长度可以为10～50nm，例如20nm、30nm或40nm。在下面的步骤中，以保留绝缘层202上的叠层结构为例进行说明。当然，本领域技术人员应该理解，下面的步骤中也可以不包括绝缘层202上的叠层结构。
接下来，在步骤S106，去除在碳纳米管两端的部分叠层结构以分别在所述碳纳米管两端形成源区和漏区。例如，如图9A和图9B所示，可以先将不需要去除的部分利用光刻胶覆盖保护起来，然后去除未被光刻胶覆盖的碳纳米管207两端的部分叠层结构以分别在碳纳米管两端形成源区2071和漏区2072，然后去除光刻胶，从而形成图9A所示的结构，其中，位于源区2071和漏区2072之间的碳纳米管部分为沟道区，即被剩余的叠层结构包围的碳纳米管部分为沟道区。当然，在该步骤中，在去除在碳纳米管两端的部分叠层结构的过程中还可以包括：去除剩余的多孔硅层203。
接下来，在步骤S107，在部分绝缘层上包围源区(例如包围源区的一部分)形成源极并且在部分绝缘层上包围漏区(例如包围漏区的一部分)形成漏极。
在本发明的实施例中，如图10A和10B所示，利用蒸发和剥离工艺以第一金属材料在源区2071和漏区2072形成包围碳纳米管207的接触从而形成源极210和漏极211，其中第一金属材料与碳纳米管的接触使得源区2071和漏区2072的碳纳米管部分掺杂成轻掺杂的n型或者重掺杂的n+型；或者，利用蒸发和剥离工艺以第二金属材料在源区2071和漏区2072形成包围碳纳米管207的接触从而形成源极210和漏极211，其中第二金属材料与碳纳米管的接触使得源区2071和漏区2072的碳纳米管部分掺杂成轻掺杂的p型或者重掺杂的p+型。例如，所述第一金属材料可以包括：Ca(钙)、Sc(钪)、Y(钇)等；所述第二金属材料可以包括：Pb(铅)、Au(金)等。本领域的技术人员还将理解，形成源极和漏极的材料仅是示例性的，本发明的范围并不仅限于此。
在另一实施例中，可以在部分绝缘层上包围源区形成源极并且在部分绝缘层上包围漏区形成漏极之前，还包括：将源区2071和漏区2072掺杂成相同的导电类型。然后包围源区和漏区分别形成源极和漏极。
在本发明的实施例中，在对源区和漏区进行掺杂的步骤中，若碳纳米管的沟道区为本征型，则源区和漏区可以均为轻掺杂的n型或p型，或者可以均为重掺杂的n+型或p+型；或者，若沟道区为轻掺杂的n型，则源区和漏区可以均为重掺杂的n+型，或者可以均为轻掺杂的p型或重掺杂的p+型；或者，若沟道区为轻掺杂的p型，则源区和漏区可以均为重掺杂的p+型，或者可以均为轻掺杂的n型或重掺杂的n+型。
至此，详细描述了形成本发明实施例的碳纳米管神经元器件的制作方法的过程。通过上述方法形成的碳纳米管神经元器件，由于栅极对沟道区形成全包围结构，因此碳纳米管神经元器件增强了栅极对沟道的控制能力，并且避免了短沟道效应，且器件结构更简单，制作工艺更优化。
图11A是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的立体示意图。图11B是示意性地示出根据本发明一些实施例的碳纳米管神经元器件的沿图11A中的G-G’方向的横截面图。
如图11A和图11B所示，所述碳纳米管神经元器件包括：衬底201(例如硅衬底)；在衬底201上形成的绝缘层202(例如二氧化硅)；碳纳米管207，形成于绝缘层202上方，其中，所述碳纳米管包括位于两端的源区2071、漏区2072和位于源区2071和漏区2072之间的沟道区，所述源区和所述漏区掺杂成相同的导电类型；包围所述沟道区的叠层结构208，其中，叠层结构208从内至外依次包括第一电介质层2081、导电层2082以及第二电介质层2083；源极210和漏极211，位于绝缘层202上，分别包围碳纳米管的源区2071和漏区2072(例如分别包围源区的一部分和漏区的一部分)；两个以上(例如三个)栅极209，位于绝缘层202上，各个栅极之间相互间隔，分别包围所述沟道区外侧的叠层结构208；其中，碳纳米管207通过源极210、漏极211或栅极209支撑而位于绝缘层202上方。
在该实施例中，通过利用碳纳米管作为神经元器件的沟道区、源区和漏区，在沟道区外侧包围形成叠层结构，以及包围叠层结构形成多个栅极作为输入栅极，并且包围碳纳米管的源区和漏区分别形成源极和漏极，使得所述碳纳米管通过所述源极、漏极或栅极支撑而位于衬底上的绝缘层上方，从而使得碳纳米管神经元器件增强了栅极对沟道的控制能力，并且进一步地，避免了短沟道效应，且器件结构更简单，制作工艺更优化。
在本发明的实施例中，所述沟道区为本征型，所述源区和所述漏区均为轻掺杂的n型或p型，或者均为重掺杂的n+型或p+型；或者，所述沟道区为轻掺杂的n型，所述源区和所述漏区均为重掺杂的n+型，或者均为轻掺杂的p型或重掺杂的p+型；或者，所述沟道区为轻掺杂的p型，所述源区和所述漏区均为重掺杂的p+型，或者均为轻掺杂的n型或重掺杂的n+型。
下面以沟道区为本征层，源区和漏区均为n型为例说明本发明实施例的碳纳米管神经元器件的工作原理：源极210接地，漏极211连接电源正极，各个栅极209作为输入电极输入信号。当栅极209均不加电压时，由于碳纳米管的源区和沟道区产生势垒，因此电子不能从源区到达沟道区，并且空穴也不能从沟道区到达源区，碳纳米管神经元器件的源区和漏区不导通；当至少一个栅极209连接高电压，例如如图11A中的三个栅极分别连接正电压V1、V2、V3，这三个电压经加权得到导电层(即浮置栅极)2082的电势ФF，该电势ФF施加到碳纳米管的沟道区上，使得源区与沟道区之间的势垒降低，从而存在电子从源区进入沟道区并到达漏区，以及存在空穴从漏区进入沟道区并到达源区，碳纳米管神经元器件的源区和漏区导通。当然，对于与该示例中不同掺杂类型的源区、沟道区和漏区，在源区和漏区导通时栅极所加电压可以不同，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
在本发明的实施例中，所述碳纳米管的长度可以为50～500nm，例如100nm、200nm、300nm或400nm；所述碳纳米管中相邻栅极间隔的部分的长度可以为10～50nm，例如20nm、30nm或40nm。所述碳纳米管的直径可以为1～3nm，例如1.5nm、2nm或2.5nm。
在本发明的实施例中，所述第一电介质层和所述第二电介质层的厚度可以均为1～3nm，例如1.5nm、2nm或2.5nm；所述导电层的厚度可以为2～10nm，例如3nm、5nm或8nm。所述第一电介质层和所述第二电介质层可以为高介电常数电介质材料(即高k电介质材料)；所述导电层可以为多晶硅或者金属材料(例如铝、钨等)。
在本发明的实施例中，如图10A和图10B所示，碳纳米管神经元器件还包括：位于各个栅极209与绝缘层202之间且从下至上依次覆盖的第一电介质层2081、导电层2082以及第二电介质层2083。
至此，已经详细描述了根据本发明的碳纳米管神经元器件的制作方法和所形成的碳纳米管神经元器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (19)

1.一种碳纳米管神经元器件，其特征在于，包括：
衬底；
在所述衬底上形成的绝缘层；
碳纳米管，形成于所述绝缘层上方，其中，所述碳纳米管包括位于两端的源区、漏区和位于所述源区和所述漏区之间的沟道区，所述源区和所述漏区掺杂成相同的导电类型；
包围所述沟道区的叠层结构，其中，所述叠层结构从内至外依次包括第一电介质层、导电层以及第二电介质层；
源极和漏极，位于所述绝缘层上，分别包围所述碳纳米管的源区和漏区；
两个以上栅极，位于所述绝缘层上，各个栅极之间相互间隔，分别包围所述沟道区外侧的叠层结构；
其中，所述碳纳米管通过所述源极、漏极或栅极支撑而位于所述绝缘层上方。
2.根据权利要求1所述碳纳米管神经元器件，其特征在于，
所述沟道区为本征型，所述源区和所述漏区均为轻掺杂的n型或p型，或者均为重掺杂的n+型或p+型；
或者，所述沟道区为轻掺杂的n型，所述源区和所述漏区均为重掺杂的n+型，或者均为轻掺杂的p型或重掺杂的p+型；
或者，所述沟道区为轻掺杂的p型，所述源区和所述漏区均为重掺杂的p+型，或者均为轻掺杂的n型或重掺杂的n+型。
3.根据权利要求1所述碳纳米管神经元器件，其特征在于，还包括：位于所述各个栅极与所述绝缘层之间且从下至上依次覆盖的第一电介质层、导电层以及第二电介质层。
4.根据权利要求1所述碳纳米管神经元器件，其特征在于，
所述碳纳米管的长度为50～500nm；
所述碳纳米管中相邻栅极间隔的部分的长度为10～50nm。
5.根据权利要求1或3所述碳纳米管神经元器件，其特征在于，
所述第一电介质层和所述第二电介质层的厚度均为1～3nm；
所述导电层的厚度为2～10nm。
6.根据权利要求1所述碳纳米管神经元器件，其特征在于，所述碳纳米管的直径为1～3nm。
7.根据权利要求1所述碳纳米管神经元器件，其特征在于，
所述第一电介质层和所述第二电介质层为高介电常数电介质材料；所述导电层为多晶硅或者金属材料。
8.一种碳纳米管神经元器件的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上形成绝缘层；
在所述绝缘层上方形成碳纳米管；
包围所述碳纳米管形成叠层结构，其中，所述叠层结构从内至外依次包括第一电介质层、导电层以及第二电介质层；
在部分所述绝缘层上包围所述叠层结构形成两个以上且相互间隔的栅极；
去除在所述碳纳米管两端的部分叠层结构以分别在所述碳纳米管两端形成源区和漏区；以及
在一部分所述绝缘层上包围所述源区形成源极并且在另一部分所述绝缘层上包围所述漏区形成漏极；
其中，所述碳纳米管通过所述源极、漏极或栅极支撑而位于所述绝缘层上方。
9.根据权利要求8所述碳纳米管神经元器件的制作方法，其特征在于，在所述绝缘层上方形成碳纳米管的过程包括：
在所述绝缘层上形成多孔硅层；
在所述多孔硅层上形成具有开口的光刻胶层，通过所述开口施加金属催化剂溶液；
烘焙并且去除所述光刻胶层；
利用金属催化剂和碳基化合物化学反应在所述多孔硅层中形成碳纳米管；
去除部分所述多孔硅层以暴露部分所述绝缘层，使得所述碳纳米管的两端由剩余的多孔硅层支撑。
10.根据权利要求9所述碳纳米管神经元器件的制作方法，其特征在于，在去除在所述碳纳米管两端的部分叠层结构的过程中，还包括：去除剩余的多孔硅层。
11.根据权利要求9所述碳纳米管神经元器件的制作方法，其特征在于，
在利用金属催化剂和碳基化合物化学反应在所述多孔硅层中形成碳纳米管的过程中，还包括：
加入氨气以对正在形成的碳纳米管进行n型掺杂，或者加入硼烷以对正在形成的碳纳米管进行p型掺杂。
12.根据权利要求8所述碳纳米管神经元器件的制作方法，其特征在于，包围所述碳纳米管形成叠层结构的过程包括：
包围所述碳纳米管利用原子层沉积工艺生长所述第一电介质层；
包围所述第一电介质层利用低压化学气相沉积工艺沉积所述导电层；
包围所述导电层利用原子层沉积工艺生长所述第二电介质层。
13.根据权利要求9所述碳纳米管神经元器件的制作方法，其特征在于，在包围所述碳纳米管形成叠层结构的过程中，还包括：
在所述部分绝缘层上和所述剩余的多孔硅层上依次形成第一电介质层、导电层以及第二电介质层。
14.根据权利要求13所述碳纳米管神经元器件的制作方法，其特征在于，在所述部分绝缘层上的第二电介质层上包围所述叠层结构形成两个以上且相互间隔的栅极。
15.根据权利要求9所述碳纳米管神经元器件的制作方法，其特征在于，所述多孔硅层的厚度为2～10nm。
16.根据权利要求8所述碳纳米管神经元器件的制作方法，其特征在于，所述第一电介质层和所述第二电介质层为高介电常数电介质材料；所述导电层为多晶硅或者金属材料。
17.根据权利要求8所述碳纳米管神经元器件的制作方法，其特征在于，在部分所述绝缘层上包围所述源区形成源极并且在部分所述绝缘层上包围所述漏区形成漏极的步骤包括：
利用蒸发和剥离工艺以第一金属材料在所述源区和所述漏区形成包围所述碳纳米管的接触从而形成源极和漏极，其中所述第一金属材料与所述碳纳米管的接触使得所述碳纳米管中的在所述源区和所述漏区的部分被掺杂成轻掺杂的n型或者重掺杂的n+型；
或者，
利用蒸发和剥离工艺以第二金属材料在所述源区和所述漏区形成包围所述碳纳米管的接触从而形成源极和漏极，其中所述第二金属材料与所述碳纳米管的接触使得所述碳纳米管中的在所述源区和所述漏区的部分被掺杂成轻掺杂的p型或者重掺杂的p+型。
18.根据权利要求17所述碳纳米管神经元器件的制作方法，其特征在于，
所述第一金属材料包括：Ca(钙)、Sc(钪)、Y(钇)；
所述第二金属材料包括：Pb(铅)、Au(金)。
19.根据权利要求8所述碳纳米管神经元器件的制作方法，其特征在于，在一部分所述绝缘层上包围所述源区形成源极并且在另一部分所述绝缘层上包围所述漏区形成漏极之前，还包括：将所述源区和所述漏区掺杂成相同的导电类型。
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