JP4527552B2

JP4527552B2 - 半導体装置とその製造方法

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Publication number: JP4527552B2
Application number: JP2005008855A
Authority: JP
Inventors: 昌樹奥野
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2005-01-17
Filing date: 2005-01-17
Publication date: 2010-08-18
Anticipated expiration: 2025-01-17
Also published as: JP2006196822A

Description

本発明は、半導体装置とその製造方法に関し、特にフィン型構造を持つ電界効果トランジスタを含む半導体装置とその製造方法に関する。

なお、フィン型構造を持つ電界効果トランジスタとは、一般的にＦｉｎ−ＦＥＴまたはダブルゲートＦｉｎ−ＦＥＴと呼ばれ、基板の表面に対してチャネルの面が垂直になっている３次元型の電界効果トランジスタであって、基板の面に対して垂直な薄い壁（フィン）状の突起があり、フィンの両側面上にゲート絶縁膜、ゲート電極が形成され、ゲート両側のフィンにソース／ドレイン領域が形成されている構造を有する。

フィン型構造を持つ電界効果トランジスタは、チャネル面を基板表面に垂直に配置するため、基板上の占有面積を低減でき、誘電体分離を容易とし、微細化、高速動作化に対する適応性が高い。絶縁膜上にシリコン層を配置したＳＯＩ（semiconductor on insulator)基板のシリコン層上に酸化膜や、酸化膜／窒化膜積層等のキャップ層を設け、パターニングしてシリコンのフィンを形成する。フィン表面に酸化シリコン、窒化酸化シリコン等のゲート絶縁膜を形成した後、ポリシリコン層を堆積し、パターニングして絶縁ゲート電極を形成する。ゲート電極両側のフィン領域をドープしてソース／ドレイン領域を形成すれば、基本的なＦＥＴ構造を形成できる。

Ｆｉｎ−ＦＥＴの構成例を、図５に示す。図５において、ＳＯＩ基板のシリコン層をパターニングして、フィン５１とその両側で幅を広げたコンタクト領域５２，５３が形成される。シリコン層の上にはキャップ層６１が残る。フィン側壁に犠牲酸化膜を形成し、除去した後ゲート絶縁膜６２を酸化、窒化などにより形成する。基板上にポリシリコン層を堆積し、パターニングしてゲート電極７１を形成する。ゲート電極７１の端部には幅を広げたコンタクト領域７２が形成される。イオン注入などで不純物を添加してソース／ドレインを形成する。層間絶縁膜でトランジスタ構造を埋め込んだ後、コンタクト領域に達するコンタクトホールを開口し、タングステンプラグ等の導電性プラグ８０をコンタクトホール内に埋め込む。ゲート電極をポリシリコン層とシリサイド層の積層とすることによりゲート抵抗を低減化することもできる。
Fu-Liang Yang et al.; 2002 Symposium onVLSI Technology Digest of Technical Papers, p.１０４, 2002 Bin Yu et al.; IEDM Tech. Dig., p251, 2002 Ｆｉｎ−ＦＥＴのチャネルは、ゲート絶縁膜を介してゲート電極と対向する側面に形成される。チャネル長は、ゲート電極（ポリシリコン層）の幅で決定される。チャネル幅はフィンの高さで決定される。フィンの長さはプロセス精度などによって決定されるが、幅狭のソース／ドレインの引き出し部は、ソース／ドレインの抵抗を高くする。フィンの端部を拡げず、フィンを切断して金属層を埋め込み、ショットキコンタクトを形成する提案もある。

特開２００２−２８９８７１号公報

本発明の目的は、高性能の、フィン型構造を持つ電界効果トランジスタを含む半導体装置とその製造方法を提供することである。

本発明の他の目的は、ソース／ドレインのコンタクト抵抗が低い、フィン型構造を持つ電界効果トランジスタを含む半導体装置とその製造方法を提供することである。

本発明の一観点によれば、
絶縁性表面を有する支持基板と、
前記支持基板上に形成され、支持基板表面に対してほぼ垂直な一対の側面および前記両側面を接続する上面を有し、第1導電型を有するフィン型半導体領域と、
前記フィン型半導体領域の中間部を横断して形成され、ゲート絶縁膜とその上に形成された導電性ゲート電極とを含む絶縁ゲート電極構造と、
前記導電性ゲート電極両側の前記フィン型半導体領域に第２導電型不純物を添加して形成された、第２導電型を有するソース／ドレイン領域と、
前記導電性ゲート電極の側壁上に形成された第１サイドウォール絶縁膜と、前記フィン型半導体領域の側壁上に形成され、前記ソース／ドレイン領域上において、前記フィン型半導体領域の側面の上端から下端に達する開口を有する第２サイドウォール絶縁膜と、を含むサイドウォール絶縁膜と、
前記サイドウォール絶縁膜の開口内に露出された前記ソース／ドレイン領域の表面に形成されたシリサイド層と、
前記シリサイド層にコンタクトするソース／ドレイン電極と、
前記フィン型半導体領域、前記絶縁ゲート電極構造を埋め込み、前記サイドウォール絶縁膜の開口を露出するコンタクトホールを有する層間絶縁膜と、
を有し、前記シリサイド層は前記コンタクトホール内に形成されている半導体装置
が提供される。

本発明の他の観点によれば、
（ａ）ＳＯＩ基板の半導体層をパターニングし、絶縁表面を有する支持基板上に、支持基板表面に対しほぼ垂直な一対の側面および前記両側面を接続する上面を有するフィン型半導体領域を形成する工程と、
（ｂ）前記フィン型半導体領域の中間部を横断し、ゲート絶縁膜とその上の導電性ゲート電極とを含む絶縁ゲート電極構造を形成する工程と、
（ｃ）前記フィン型半導体領域および前記絶縁ゲート電極構造の側面上にサイドウォール絶縁膜を形成する工程と、
（ｄ）前記絶縁ゲート電極構造両側の前記フィン型半導体領域にソース／ドレイン領域を形成する工程と、
（ｅ）前記サイドウォール絶縁膜を覆って、層間絶縁膜を堆積する工程と、
（ｆ）前記層間絶縁膜を貫通して前記ソース／ドレイン領域に達するコンタクトホールを開口すると共に、前記コンタクトホール内の前記サイドウォール絶縁膜を除去し、前記ソース／ドレイン領域を露出する工程と、
（ｇ）前記コンタクトホール内に露出した前記ソース／ドレイン領域にシリサイド層を形成する工程と、
を含む半導体装置の製造方法
が提供される。

ゲート電極の側面上にサイドウォール絶縁膜を形成しつつ、ソース／ドレイン領域のコンタクト部分ではサイドウォール絶縁膜を除去し、シリコン層の側面にシリサイド層を形成するため、ソース／ドレインのコンタクト抵抗を低減化できる。

以下、図面を参照して本発明の実施例を説明する。

図１Ａ−１Ｙは、本発明の実施例によるフィン型構造を持つ電界効果トランジスタを含む半導体装置の製造方法を説明するための断面図、平面図、及び斜視図である。

図１Ａに示すように、シリコン支持基板１1の上に、埋め込み酸化シリコン層１２を設け、その上に薄いシリコン層1３を備えたＳＯＩ基板を準備する。半導体素子を形成するシリコン層１３は、例えば厚さ１００ｎｍに調整する。このシリコン層の厚さは、後に形成するフィン型領域の高さとなり、フィン型電界効果トランジスタのチャネル幅を決定する。

図１Ｂに示すように、Ｎ_２、ＮＯ、ＮＨ_３、ＮＦ_３、Ｎ_２Ｏ、エレクトロンサイクロトロンレゾナンス(ＥＣＲ)プラズマで活性化した窒素雰囲気等の窒化性雰囲気中でＳＯＩ基板を８００℃〜１０００℃に加熱し、５分〜６０分のアニールを行なう。シリコン層１３と埋め込み酸化膜１２との界面に窒化シリコン膜１４ｘが形成されると共に、シリコン層１３の表面にも窒化シリコン層１４ｙが形成される。窒化シリコン層１４ｘは、エッチストッパとしての機能を有する。なお、窒化性雰囲気中での熱処理に関しては、特開２００２−２６２９９号公報、段落００１６〜００２６を参照できる。

図１Ｃ１に示すように、表面の窒化シリコン層１４ｙを熱燐酸等により除去する。

図１Ｃ２に示すように、シリコン層１３の上に、酸化シリコン層と窒化シリコン層との積層等のキャップ層ＣＬを形成することもできる。なお、図１Ｂに示す窒化シリコン層１４ｙをそのままキャップ層として用いても良い。以下、主にキャップ層ＣＬがない構造を例にとって説明するが、キャップ層ＣＬを設けた場合についても適宜説明する。
図１Ｄに示すように、シリコン層１３の上に酸化シリコン層１５を例えば厚さ１０ｎｍ〜２０ｎｍＣＶＤにより堆積し、ハードマスク層を形成する。酸化シリコン層１５の上に、レジストマスクＲＭ１を形成する。このレジストマスクＲＭ１は、シリコン層１３をエッチしてフィンを形成するためのマスクである。フィンの幅は、例えば約２０ｎｍである。レジストマスクＲＭ１をエッチングマスクとし、ハードマスク層１５をエッチングする。続いて、レジストマスクＲＭ１及びハードマスク層１５をマスクとしてシリコン層１３をエッチングする。

図１Ｅに示すように、レジストマスクＲＭ１の形状にならってシリコン層１３がエッチングされる。シリコン層13下の窒化シリコン層１４は、エッチングストッパとして機能する。

図１Ｆに示すように、酸系の溶液を用い、レジストマスクＲＭ１及びハードマスク層１５を溶液洗浄により除去する。

図１Ｇ１に示すように、８００℃〜１２００℃の温度で酸素を含むガス中で酸化処理を行なうことにより、シリコン層１３表面に厚さ０.６ｎｍ〜２ｎｍのゲート絶縁膜を形成する。その後、８００℃〜１２００℃の温度で窒素を含むガス中で窒化処理を行なうことにより、ゲート絶縁膜を酸窒化膜とする。窒素を含むガスとしては、上述同様のＮ_２、ＮＯ、ＮＨ_３、ＮＦ_３、Ｎ_２Ｏ、エレクトロンサイクロトロンレゾナンス(ＥＣＲ)プラズマで活性化した窒素雰囲気等の窒化性雰囲気等を用いればよい。
このようにして、シリコン層１３の上面及び側面に酸窒化膜のゲート絶縁膜１５が形成される。

図１Ｇ２に示すように、キャップ層ＣＬがある場合は、ゲート絶縁膜１５はシリコン層１３の両側面にのみ形成される。

図１Ｈに示すように、フィン型構造を覆ってポリシリコン層１６を厚さ約１００ｎｍＣＶＤにより堆積する。フィン型半導体領域上およびその近傍では、ポリシリコン層16の高さは約２００ｎｍとなる。

図１Ｉに示すように、ポリシリコン１６の上に、厚さ１０ｎｍ〜２０ｎｍの酸化シリコン層１７をＣＶＤにより形成し、上述同様のハードマスク層を形成する。酸化シリコン層１７の上にポリシリコン層１６をエッチングするためのレジストマスクＲＭ２を形成する。レジストマスクＲＭ２は、ゲート電極をエッチングするためのマスクであり、ゲート長を決定するその幅は、１００ｎｍ以下、例えば５０ｎｍとする。レジストマスクＲＭ２をマスクとし、ハードマスク層１７をエッチングし、レジストマスクＲＭ２とハードマスク層１７をマスクとしてポリシリコン層１６をエッチングする。その後、酸系の溶液洗浄によりレジストマスクＲＭ２及びハードマスク層１７を除去する。
図１Ｊ、１Ｋに示すように、フィン型半導体領域１３の中間部を横断するポリシリコンのゲート電極１６が形成される。図１Ｊはゲート電極を通る断面図であり、図１Ｋは、ゲート電極１６を形成した状態の平面図である。幅約２０ｎｍのフィン型半導体領域１３の中間部を横断して、幅約５０ｎｍのポリシリコンゲート電極１６が形成されている。

図１Ｌに示すように、基板全面上に厚さ１０ｎｍ〜２０ｎｍの酸化シリコン層２１ｐをＣＶＤにより堆積する。続いてリアクティブイオンエッチング（ＲＩＥ）を行ない、平坦部上の酸化シリコン層２１ｐを除去する。酸化シリコン層２１ｐは、基板表面に対してほぼ垂直な側面上にのみ残る。

図１Ｍ、１Ｎ、１Ｏが酸化シリコンのサイドウォール２１を形成した状態の平面図及びＸ１−Ｘ１方向及びＸ２−Ｘ２方向の断面図である。ゲート電極16およびフィン型半導体領域の側壁上に酸化シリコンのサイドウォールが形成されている。

図１Ｐに示すように、フィン型シリコン領域１３に対して斜め方向からイオン注入を行ない、ソース／ドレイン領域のエクステンション、高濃度領域を形成する。必要に応じて逆導電型のポケット領域をイオン注入してもよい。なお、これらのイオン注入は、公知の方法で行なえばよい。例えば、サイドウォール絶縁膜２１を作る前にエクステンションとポケットのイオン注入を行い、サイドウォール２１を作成した後高濃度領域のイオン注入を行なっても良い。

図１Ｑ１は、キャップ層がない場合のフィン型シリコン領域１３に形成されたソース／ドレイン領域１８の断面形状を示す。ｎチャネルＭＯＳトランジスタの場合、ｐ型のフィン型シリコン領域１３の上面及び両側面にｎ型のソース／ドレイン領域１８が形成される。

図１Ｑ２は、キャップ層ＣＬを有する場合の形状を示す。フィン型シリコン領域１３の両側面にのみソース／ドレイン領域１８が形成されている。イオン注入後、８００℃〜１２００℃の温度でアニールし、イオン注入した不純物を活性化する。

以上の工程により、フィン型シリコン領域１３を横切ってポリシリコンのゲート電極１６が形成され、ポリシリコンゲート電極１６の両側にソース／ドレイン領域が形成されて基本的なＦＥＴ構造が作成される。

図１Ｒ、１Ｓ、１Ｔは、フィン型ＦＥＴ構造を覆って酸化シリコン膜、ＰＳＧ膜、ＢＰＳＧ膜等により層間絶縁膜２２を堆積し、その上にコンタクトホール開口用のレジストマスクＲＭ３を形成した状態を示す。層間絶縁膜２２は、例えば厚さ２００ｎｍ〜１０００ｎｍであり、ＣＶＤ又はスパッタリングにより形成することができる。なお、下地の凹凸を反映した層間絶縁膜２２を図示したが、厚い層間絶縁膜を形成し、化学機械研磨（ＣＭＰ）等により表面を平坦化し、その上にレジストマスクＲＭ３を形成してもよい。
レジストマスクＲＭ３は、フィン型半導体領域１３のソース／ドレインに対するコンタクトを形成する領域に窓Ｗ１、Ｗ２を有する。このレジストマスクＲＭ３をエッチングマスクとし、ＲＩＥにより層間絶縁膜２２をエッチングする。酸化シリコンの層間絶縁膜２２がエッチングされる際に、酸化シリコンのサイドウォール絶縁膜２１も同時にエッチングされる。
図１Ｕは、層間絶縁膜を貫通してコンタクトホールＣＨがエッチされ、サイドウォール絶縁膜も除去されてシリコンのフィン型半導体領域１３が露出した状態を示す。なお、コンタクトホールＣＨをエッチングする反応性ガスとしてはフッ素を含むガス、例えばＣＦ₄、ＣＨＦ_３、Ｃ_２Ｆ_６、Ｃ_４Ｆ_８等を圧力１Ｐａ〜１００Ｐａとし、１３.５６ＭＨｚの高周波電力を印加したＲＩＥにより行なうことができる。酸化シリコンのエッチングは、窒化シリコン層１４でストップされる。エッチング終了後、希フッ酸水溶液でウエットエッチングを行なうことにより、シリコン層１３表面の酸化膜を完全に除去する。
図１Ｖは、コンタクトホールＣＨ１、ＣＨ２を形成した状態の平面図を示す。コンタクトホール内においては酸化シリコンのサイドウォール絶縁膜が除去され、フィン型シリコン領域１３の上面及び側面が露出する。

図１Ｗ１に示すように、Ｃｏ、Ｎｉ等のシリサイド反応可能な金属層２３を、例えば厚さ２ｎｍ〜３０ｎｍスパッタリングにより堆積し、２００℃〜６００℃のアニールで一次シリサイド反応を生じさせる。シリコン層上に堆積した金属層２３は、一次シリサイド反応を行なってシリサイド層２４が形成される。未反応の金属層２３を酸溶液処理等により除去し、再度３００℃〜９００℃のアニールで２次シリサイド反応を行ない、低抵抗のシリサイド層２４とする。

図１Ｗ２はキャップ層ＣＬが存在する場合の断面構造を示す。フィン型シリコン領域の上面には窒化シリコンのキャップ層ＣＬが形成されているため、シリサイド層２４はフィン型構造の両側面にのみ形成される。

図１Ｘに示すように、例えばＴｉ、ＴｉＮ等のバリア層を厚さ５ｎｍ〜２０ｎｍスパッタリング又はＣＶＤにより堆積し、その上にＷ層をＣＶＤにより堆積してコンタクトホール内にタングステンプラグ２６を形成する。その後、公知の技術によりタングステン層をＣＭＰ，エッチング等によりパターニングし、引き出し配線を形成する。必要に応じて、層間絶縁膜形成、配線層形成を繰り返し、半導体装置を完成する。

図１Ｙは、シリサイド層２４を形成した段階のフィン型ＦＥＴ構造を示す斜視図である。ゲート電極は端部において幅が広げられ、その上にコンタクトホールが形成されてシリサイド層２４が形成される。フィン型シリコン領域１３は、図中水平方向に延在し、コンタクトホールが形成されてその内部においてサイドウォール絶縁膜２１が除去され、上面及び両側面を覆うシリサイド層２４が形成されている。なお、キャップ層を設けた場合にはシリサイド層２４はフィン型シリコン領域１３の両側面に形成される。

フィン型領域の幅が高さよりも狭い場合、上面のみでコンタクトを取ると、その抵抗を十分低くすることは難しい。本実施例に従えば、シリサイド層がフィン型シリコン領域の両側面、及びキャップ層がない場合には上面にも、形成され、シリサイド層にソース／ドレイン電極が接触するために、ソース／ドレインのコンタクト抵抗を低減し、ソース／ドレイン間のシリーズ抵抗を低減することができる。

上述の実施例においては、シリコン層１３を介して窒化処理を行なうことにより、シリコン層と埋め込み酸化膜との界面に窒化シリコン層を形成した。この窒化シリコン層作成工程を省略することもできる。

図２Ａに示すように、シリコン支持基板１１、埋め込み酸化膜１２、シリコン結晶層１３を有するＳＯＩ基板を準備する。窒化シリコン層を形成する工程は行なわない。

図２Ｂに示すように、シリコン層１３の上に酸化シリコン層１５をＣＶＤで堆積し、その上にシリコン層１３をエッチングするためのレジストマスクＲＭ１を作成する。

図２Ｃに示すように、前述の実施例同様レジストマスクＲＭ１をマスクとしてハードマスク層１５をエッチングし、ハードマスク層１５とレジストマスクＲＭ１をマスクとしてシリコン層１３をエッチングしてフィン型構造を形成する。この状態は図１Ｅに相当する。その後前述の実施例同様の工程を行ない、層間絶縁膜を形成した後、コンタクトホールをエッチングにより形成する。この層間絶縁膜のエッチングにおいて、基板表面にはエッチストッパとして機能する窒化シリコン層が存在しないため、埋め込み酸化シリコン層１２がエッチングされてコンタクトホール内に凹みが生じる。この状態を図２Ｄに示す。

図３Ａ〜３Ｄは、他の変形例を示す。埋め込み絶縁層を酸化シリコン層ではなく、窒化シリコン層又は酸窒化シリコン層１２ｘで形成したＳＯＩ基板を用いる。この場合、窒化シリコン層を形成しなくても埋め込み絶縁層１２ｘ自身がエッチストッパとして機能する。図３Ａ〜３Ｃは、図２Ａ〜２Ｃに対応する工程を示す。

フィン型シリコン領域１３の平面形状を図３Ｄに示すように、ソース／ドレインのコンタクト領域で幅広にする。この幅広のコンタクト領域においてシリサイド層２４を形成し、その上に引き出し電極を形成する。フィン型構造の幅が狭くなると、ソース／ドレイン領域のコンタクト領域において両側面にシリサイド層を形成した時、シリサイド層が相互に接してしまう場合が生じ得る。シリサイドは、金属に対して十分シリサイド反応が進んだ状態が低抵抗状態である。両側面からのシリサイド層が接してしまうと、シリコンが不足する場合が生じ得る。すると、シリサイド層の低抵抗化を十分行なうことができなくなる。コンタクト領域を幅広にすることにより、このような可能性を排除し、十分低抵抗のシリサイド層を形成することができる。

図４Ａ〜４Ｄは、さらの他の変形例を示す。図４Ａ、４Ｂは、サイドウォール絶縁層２１を形成した状態を示す断面図である。図４Ａがゲート電極１６を含む位置の断面図、図４Ｂがゲート電極から外れたソース／ドレイン領域での断面図である。この状態において、ソース／ドレイン領域のシリコン層１３は上面が露出し、ゲート電極１６もその平坦部の上面は露出している。斜めイオン注入などにより、ソース／ドレイン領域18を形成する。

図４Ｃ、４Ｄは、この状態でシリサイド反応を行なった構成を示す。露出しているシリコン層にシリサイド層２５が形成される。

その後、層間絶縁膜堆積、コンタクトホール形成、シリサイド反応を行なうことにより、サイドウォール絶縁層２１が存在していた部分にもシリサイド層が形成される。フィン型シリコン領域の上面には、２回シリサイド処理が行なわれることになる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。

本発明の実施例による半導体装置の製造工程を説明するための断面図である。本発明の実施例による半導体装置の製造工程を説明するための断面図である。本発明の実施例による半導体装置の製造工程を説明するための断面図及び平面図である。本発明の実施例による半導体装置の製造工程を説明するための断面図及び平面図である。本発明の実施例による半導体装置の製造工程を説明するための断面図及び平面図である。本発明の実施例による半導体装置の製造工程を説明するための断面図及び平面図である。本発明の実施例による半導体装置の製造工程を説明するための断面図及び斜視図である。実施例の変形例を示す断面図及び斜視図である。変形例を示す断面図及び斜視図である。変形例を示す断面図である。従来技術の例を示す斜視図である。

符号の説明

１１（Ｓｉ）支持基板
１２埋め込み酸化シリコン層（ＢＯＸ層）
１２ｘ窒化シリコン（酸化窒化シリコン）層
１３シリコン層（フィン型半導体領域）
１４窒化シリコン層
１５、１７ＣＶＤ酸化シリコン層
１６ポリシリコン層
１８ソース／ドレイン領域
ＲＭレジストマスク
ＣＬキャップ層
２１サイドウォール酸化膜（絶縁層）
２２層間絶縁層
２３金属（Ｃｏ，Ｎｉ）層
２４シリサイド層
ＣＨコンタクトホール

Claims

絶縁性表面を有する支持基板と、
前記支持基板上に形成され、支持基板表面に対してほぼ垂直な一対の側面および前記両側面を接続する上面を有し、第1導電型を有するフィン型半導体領域と、
前記フィン型半導体領域の中間部を横断して形成され、ゲート絶縁膜とその上に形成された導電性ゲート電極とを含む絶縁ゲート電極構造と、
前記導電性ゲート電極両側の前記フィン型半導体領域に第２導電型不純物を添加して形成された、第２導電型を有するソース／ドレイン領域と、
前記導電性ゲート電極の側壁上に形成された第１サイドウォール絶縁膜と、前記フィン型半導体領域の側壁上に形成され、前記ソース／ドレイン領域上において、前記フィン型半導体領域の側面の上端から下端に達する開口を有する第２サイドウォール絶縁膜と、を含むサイドウォール絶縁膜と、
前記サイドウォール絶縁膜の開口内に露出された前記ソース／ドレイン領域の表面に形成されたシリサイド層と、
前記シリサイド層にコンタクトするソース／ドレイン電極と、
前記フィン型半導体領域、前記絶縁ゲート電極構造を埋め込み、前記サイドウォール絶縁膜の開口を露出するコンタクトホールを有する層間絶縁膜と、
を有し、前記シリサイド層は前記コンタクトホール内に形成されている半導体装置。
前記ソース／ドレイン領域は、前記フィン型半導体領域の側面および上面に形成され、前記シリサイド層は前記フィン型半導体領域の側面および上面上に形成されている請求項1記載の半導体装置。
さらに、前記フィン型半導体領域の上面上に形成されている絶縁性保護膜を有し、
前記ゲート絶縁膜は前記フィン型半導体層の側面上に形成され、前記シリサイド層は前記フィン型半導体領域の側面上に形成されている請求項1記載の半導体装置。
前記ソース／ドレイン電極は、前記コンタクトホールを埋め込んで形成されている請求項１記載の半導体装置。
（ａ）ＳＯＩ基板の半導体層をパターニングし、絶縁表面を有する支持基板上に、支持基板表面に対しほぼ垂直な一対の側面および前記両側面を接続する上面を有するフィン型半導体領域を形成する工程と、
（ｂ）前記フィン型半導体領域の中間部を横断し、ゲート絶縁膜とその上の導電性ゲート電極とを含む絶縁ゲート電極構造を形成する工程と、
（ｃ）前記フィン型半導体領域および前記絶縁ゲート電極構造の側面上にサイドウォール絶縁膜を形成する工程と、
（ｄ）前記絶縁ゲート電極構造両側の前記フィン型半導体領域にソース／ドレイン領域を形成する工程と、
（ｅ）前記サイドウォール絶縁膜を覆って、層間絶縁膜を堆積する工程と、
（ｆ）前記層間絶縁膜を貫通して前記ソース／ドレイン領域に達するコンタクトホールを開口すると共に、前記コンタクトホール内の前記サイドウォール絶縁膜を除去し、前記ソース／ドレイン領域を露出する工程と、
（ｇ）前記コンタクトホール内に露出した前記ソース／ドレイン領域にシリサイド層を形成する工程と、
を含む半導体装置の製造方法。
前記工程（ａ）が、上面および側面を露出した構造のフィン型半導体領域を形成し、前記工程（ｄ）が、前記フィン型半導体領域の上面および側面に前記ソース／ドレイン領域を形成し、前記工程（ｆ）が、前記フィン型半導体領域のソース／ドレイン領域の上面および側面を露出し、前記工程（ｇ）が、露出された前記ソース／ドレイン領域の上面および側面上にシリサイド層を形成する請求項５記載の半導体装置の製造方法。
前記工程（ａ）が、フィン型半導体領域上に絶縁保護膜を備えたフィン型構造を形成し、前記工程（ｄ）が、前記フィン型半導体領域の側面に前記ソース／ドレイン領域を形成し、前記工程（ｆ）が、前記フィン型半導体領域側面のソース／ドレイン領域を露出し、前記工程（ｇ）が、露出された前記フィン型半導体領域側面のソース／ドレイン領域上にシリサイド層を形成する請求項５記載の半導体装置の製造方法。
さらに、（ｈ）前記コンタクトホール内にソース／ドレイン電極を埋め込む工程を含む請求項５〜７のいずれか１項記載の半導体装置の製造方法。
さらに、（ｉ）前記ＳＯＩ基板に窒化処理を行い、半導体層と埋め込み絶縁膜との界面に窒化膜を形成する工程を含む請求項５〜８のいずれか1項記載の半導体装置の製造方法。