CN102842507B - 半导体场效应晶体管的制备方法 - Google Patents
半导体场效应晶体管的制备方法 Download PDFInfo
- Publication number
- CN102842507B CN102842507B CN201110172967.4A CN201110172967A CN102842507B CN 102842507 B CN102842507 B CN 102842507B CN 201110172967 A CN201110172967 A CN 201110172967A CN 102842507 B CN102842507 B CN 102842507B
- Authority
- CN
- China
- Prior art keywords
- fin
- local
- semiconductor substrate
- buried regions
- medium layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 230000005669 field effect Effects 0.000 title claims abstract description 8
- 238000002360 preparation method Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 27
- 239000010703 silicon Substances 0.000 claims abstract description 27
- 125000006850 spacer group Chemical group 0.000 claims abstract description 17
- 238000001465 metallisation Methods 0.000 claims abstract description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 16
- 239000002210 silicon-based material Substances 0.000 claims description 14
- 238000005516 engineering process Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000001953 recrystallisation Methods 0.000 claims description 6
- 238000001259 photo etching Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 238000000348 solid-phase epitaxy Methods 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 238000010894 electron beam technology Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000001947 vapour-phase growth Methods 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 239000003795 chemical substances by application Substances 0.000 claims description 3
- 229910052736 halogen Inorganic materials 0.000 claims description 3
- 125000001475 halogen functional group Chemical group 0.000 claims description 3
- 150000002367 halogens Chemical class 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000001659 ion-beam spectroscopy Methods 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000011161 development Methods 0.000 abstract description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000010276 construction Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本申请公开了一种半导体场效应晶体管的制造方法,包括:形成具有局部埋层隔离介质层的局部绝缘体上硅(SOI)结构的半导体衬底;在所述局部埋层隔离介质层上方的硅衬底上形成鳍片;在所述鳍片顶部和侧面形成栅堆叠结构;在所述栅堆叠结构两侧的鳍片中形成源/漏结构;金属化。本发明采用传统的基于准平面的自顶向下工艺实现了与CMOS平面工艺的良好兼容,并且易于集成,有利于抑制短沟道效应,推动MOSFETs尺寸往小尺寸方向发展。
Description
技术领域
本发明属于半导体技术领域,尤其涉及一种体硅鳍型场效应晶体管的制备方法。
背景技术
随着集成电路产业按照Moore定律持续向前发展,CMOS器件的特征尺寸持续缩小,平面体硅CMOS结构器件遇到了严峻的挑战。为了克服这些问题,各种新结构器件应运而生。在众多新结构器件中,鳍型场效应晶体管(FinFET)被认为是最有可能替代平面体硅CMOS器件的新结构器件之一,成为国际研究的热点。
FinFET结构器件初期主要制备在SOI衬底上,工艺较体硅衬底而言较为简单。但是SOI FinFET存在制备成本高,散热性差,有浮体效应,与CMOS工艺兼容性差等缺点。为了克服SOI FinFET存在的问题,研究人员开始研究采用体硅衬底来制备FinFET器件,即Bulk FinFET。基于Bulk FinFET的DRAM、SRAM等产品已经取得了应用。但是一般的Bulk FinFET结构器件较SOI FinFET器件而言仍然具有以下缺点:SCE效应抑制效果不理想;沟道底部的鳍片内仍然会形成泄漏电流路径造成泄漏电流较大;杂质剖面控制困难。
为了克服以上问题,推动FinFET结构器件尽快获得应用,需要进一步开展这方面的研究工作。这对于FinFET结构器件的应用以及半导体产业的发展具有重要意义。
发明内容
本发明目的在于提供一种新的、易于集成的、与平面CMOS工艺兼容性好的体硅鳍型场效应晶体管的制备方法。
为了实现上述目的,本发明的主要步骤包括:形成具有局部埋层隔离介质层的局部绝缘体上硅(SOI)结构的半导体衬底;在所述局部埋层隔离介质层上方的硅衬底上形成鳍片;在所述鳍片顶部和侧面形成栅堆叠结构;在所述栅堆叠结构两侧的鳍片中形成源/漏结构;金属化;
优选地,形成具有局部埋层隔离介质层的局部绝缘体上硅(SOI)结构的半导体衬底的步骤包括:在半导体衬底上形成介质层;光刻、刻蚀所述介质层形成介质层岛;在半导体衬底上形成一层非晶硅材料;将非晶硅材料转变为单晶材料并进行化学机械抛光(CMP)形成局部绝缘体上硅(SOI)结构半导体衬底;
优选地,所述介质层包括SiO2、TEOS、LTO或Si3N4,厚度为20-100nm。
优选地,在半导体衬底上形成一层非晶硅材料步骤中,所述非晶硅材料的形成可以采用低压化学气相淀积(LPCVD)、离子束溅射等方法;所述非晶硅材料的厚度为200nm-1000nm。
优选地,所述将非晶硅材料转变为单晶材料并进行化学机械抛光(CMP)形成局部绝缘体上硅(SOI)结构半导体衬底的步骤中,可以采用横向固相外延(LSPE)技术、激光再结晶法、卤素灯或条形加热器再结晶等方法将非晶硅材料转变为单晶材料。
优选地,所述在所述局部埋层隔离介质层上方的硅衬底上形成鳍片的步骤包括:电子束曝光正性抗蚀剂并刻蚀所述局部埋层隔离介质层上方的硅衬底至埋层隔离介质层以嵌入所述半导体衬底形成至少两个凹槽,所述凹槽之间形成鳍片。
优选地,所述鳍片的厚度为10-60nm。
优选地,所述在所述鳍片顶部和侧面形成栅堆叠结构的步骤包括:在鳍片的顶部和侧面形成栅介质层和栅电极材料;光刻、刻蚀形成栅电极堆叠结构。
优选地,在所述栅堆叠结构两侧的鳍片中形成源/漏结构之前,所述方法进一步包括:进行倾角离子注入,以在所述鳍片中形成源/漏延伸区;或进行倾角离子注入,以在所述鳍片中形成晕环注入区。
优选地,所述在栅堆叠结构两侧的鳍片中形成源/漏结构步骤包括:在鳍片的两侧形成侧墙;离子注入形成源漏掺杂;形成源漏硅化物。
优选地,所述半导体衬底为体硅衬底。
从上述技术方案可以看出,本发明有以下有益效果:
1、本发明提供的这种半导体场效应晶体管的制备方法,在体硅衬底上实现了鳍型场效应晶体管器件的制备,克服了SOI FinFET器件存在的自加热效应和浮体效应,降低了制备成本;
2、本发明提供的这种半导体场效应晶体管的制备方法,非常容易在体硅衬底上形成局部绝缘体上硅结构,很容易制备与衬底相隔离的鳍片结构,大大降低了制备Bulk FinFET器件的难度;
3、本发明提供的这种半导体场效应晶体管的制备方法,制备工艺简单可行,易于集成,与平面CMOS工艺兼容性好。
附图说明
通过以下参照附图对本发明实施例的描述,本发明的上述以及其他目的、特征和优点将更为清楚,在附图中:
图1-7示出了根据本发明实施例的方法制备半导体场效应晶体管的流程中对应的各结构剖面图;
附图标记说明:
101,Si衬底;102,介质层;103,非晶硅层;104,STI隔离层;105,凹槽结构;106,鳍片;107,栅介质层;108,栅电极。
应当注意的是,本说明书附图并非按照比例绘制,而仅为示意性的目的,因此,不应被理解为对本发明范围的任何限制和约束。在附图中,相似的组成部分以相似的附图标号标识。
具体实施方式
以下,通过附图中示出的具体实施例来描述本发明。但是应该理解,这些描述只是示例性的,而并非要限制本发明的范围。此外,在以下说明中,省略了对公知结构和技术的描述,以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的,其中为了清楚的目的,放大了某些细节,并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的,实际中可能由于制造公差或技术限制而有所偏差,并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
图1~7详细示出了根据本发明实施例制备半导体器件的各步骤对应的结构剖面图。以下,将参照这些附图来对根据本发明实施例的各个步骤予以详细说明。
首先参考图1,在半导体衬底101上形成介质层102。所述介质层102可以包括:SiO2、TEOS、LTO、Si3N4或其他介质材料,在本发明的实施例中优选为SiO2,可以通过热生长形成,厚度约为20-100nm。所述半导体衬底101可以是半导体制造领域中常用的衬底材料,对于本发明的实施例,优选采用体Si衬底。
接着如图2A和2B所示,在半导体衬底101上形成介质层岛102’。图2A为沿半导体衬底101表面示意图;图2B为沿AA’方向的剖视图。形成所述介质层岛102’的方法为:采用光刻或电子束曝光抗蚀剂并反应离子刻蚀形成介质层岛102’。
图3为在半导体衬底上形成一层非晶硅层103的示意图。所述非晶硅层103的形成方法可以包括:低压化学气相淀积(LPCVD)、离子束溅射等;在本发明的实施例,优选采用LPCVD方法。所述非晶硅层103的厚度约为200nm-1000nm。
接着如图4所示,将非晶硅层103转变为单晶硅层103’并化学机械抛光(CMP)形成具有局部埋层隔离介质层的局部绝缘体上硅(SOI)结构的半导体衬底。所述非晶硅层103转变为单晶硅层103’的方法可以包括:横向固相外延(LSPE)技术、激光再结晶法、卤素灯或条形加热器再结晶等;在本发明的实施例,优选采用LSPE技术。所述LSPE技术外延的过程为:首先,将直接与半导体衬底101相接触的非晶硅层103在垂直方向进行垂直固相外延,将其转变为单晶硅层103’;然后,将介质层岛102’上方覆盖的非晶硅层103进行横向固相外延将其转变为单晶硅层103’;最终将所有的非晶硅层103都转变为单晶硅层103’。
接着如图5所示在半导体衬底101上形成STI隔离结构104。
图6A示出了沿半导体衬底101表面的示意图,图6B和6C分别为图6A中沿AA’和BB’方向的剖视图。如图6B、6C所示,对所述单晶硅层103’进行刻蚀形成凹槽结构105,同时两个相邻凹槽之间形成鳍片106。刻蚀形成所述凹槽结构105的方法例如可以是:采用电子束曝光正性抗蚀剂并反应离子刻蚀形成陡直的宽度约为200-400nm的凹槽结构105。凹槽的形状只是示例,本发明对此不做限制。所述鳍片106的厚度为10-60nm。
接着参考图7A、7B和7C,在整个衬底上形成栅介质层材料107和栅电极材料108,然后刻蚀形成栅电极叠层结构。图7A示出了沿半导体衬底101表面的示意图,图7B和7C分别是沿图7A中AA’和BB’方向的剖视图。所述栅介质层材料107可以是普通栅介质材料,例如SiO2,或者是其他的高k介质材料,例如SiON和HfAlON、HfTaON、HfSiON、Al2O3等,在本发明地实施例中优选HfSiON,可通过低压化学气相沉积、金属有机化学气相沉积或者原子层淀积等方法形成,栅介质的等效氧化层厚度为5至所述栅电极材料108可以是难熔金属W,Ti,Ta,Mo和金属氮化物,例如TiN,TaN,HfN,MoN等或其他材料,栅电极材料可采用低压化学气相淀积,金属有机化学气相沉积、原子层淀积或其他方法形成,厚度可选为2000至
可选地,在形成栅堆叠结构之后,所述方法进一步包括:进行倾角离子注入,以在所述鳍片中形成源/漏延伸区;或进行倾角离子注入,以在所述鳍片中形成晕环注入区。
接着,可以在栅堆叠的侧壁上形成栅侧墙。栅侧墙的形成可以参照常规技术,这里不再赘述。
接着,在栅堆叠两侧的半导体衬底中进行离子注入形成源/漏区并形成源漏硅化物。
最后,金属化形成互连结构将电极引出。金属化的形成可以参照常规技术,这里不再赘述。
此外,本发明的实施例能够在体硅衬底上实现了鳍型场效应晶体管器件的制备。该方法采用传统的基于准平面的自顶向下工艺,制备工艺简单可行,与CMOS平面工艺具有良好的兼容性,并且易于集成。
在以上的描述中,对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解,可以通过现有技术中的各种手段,来形成所需形状的层、区域等。另外,为了形成同一结构,本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。但是,这些实施例仅仅是为了说明的目的,而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围,本领域技术人员可以做出多种替换和修改,这些替换和修改都应落在本发明的范围之内。
Claims (10)
1.半导体场效应晶体管的制备方法,包括:
形成具有局部埋层隔离介质层的局部绝缘体上硅(SOI)结构的半导体衬底;
在所述局部埋层隔离介质层上方的硅衬底上形成鳍片,所述鳍片在所述局部埋层隔离介质层上延伸,且在两端与半导体衬底相接;
在所述鳍片顶部和侧面形成栅堆叠结构,栅堆叠结构与所述鳍片相交于所述局部埋层隔离介质层上方;
在所述栅堆叠结构两侧的鳍片中形成源/漏结构;
金属化,其中,形成具有局部埋层隔离介质层的局部绝缘体上硅(SOI)结构的半导体衬底的步骤包括:
在半导体衬底上形成介质层;
光刻、刻蚀所述介质层形成介质层岛;
在半导体衬底上形成一层非晶硅材料;
将非晶硅材料转变为单晶材料并进行化学机械抛光(CMP)形成局部绝缘体上硅(SOI)结构半导体衬底。
2.根据权利要求1所述的方法,其中,所述介质层包括SiO2、TEOS、LTO或Si3N4,厚度为20-100nm。
3.根据权利要求1所述的方法,其中,在半导体衬底上形成一层非晶硅材料步骤中,所述非晶硅材料的形成可以采用低压化学气相淀积(LPCVD)、离子束溅射等方法;所述非晶硅材料的厚度为200nm-1000nm。
4.根据权利要求1所述的方法,其中,所述将非晶硅材料转变为单晶材料并进行化学机械抛光(CMP)形成局部绝缘体上硅(SOI)结构半导体衬底的步骤中,可以采用横向固相外延(LSPE)技术、激光再结晶法、卤素灯或条形加热器再结晶等方法将非晶硅材料转变为单晶材料。
5.根据权利要求1所述的方法,所述在所述局部埋层隔离介质层上方的硅衬底上形成鳍片的步骤包括:
电子束曝光正性抗蚀剂并刻蚀所述局部埋层隔离介质层上方的硅衬底至埋层隔离介质层以嵌入所述半导体衬底形成至少两个凹槽,所述凹槽之间形成鳍片。
6.根据权利要求5所述的方法,其中,所述鳍片的厚度为10-60nm。
7.根据权利要求1所述的方法,其中,所述在所述鳍片顶部和侧面形成栅堆叠结构的步骤包括:
在鳍片的顶部和侧面形成栅介质层和栅电极材料;
光刻、刻蚀形成栅电极堆叠结构。
8.根据权利要求1所述的方法,其中,在所述栅堆叠结构两侧的鳍片中形成源/漏结构之前,所述方法进一步包括:
进行倾角离子注入,以在所述鳍片中形成源/漏延伸区;或
进行倾角离子注入,以在所述鳍片中形成晕环注入区。
9.根据权利要求1所述的方法,其中,所述在栅堆叠结构两侧的鳍片中形成源/漏结构步骤包括:
在鳍片的两侧形成侧墙;
离子注入形成源漏掺杂;
形成源漏硅化物。
10.根据权利要求1至9中任一项所述的方法,其中,所述半导体衬底为体硅衬底。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110172967.4A CN102842507B (zh) | 2011-06-24 | 2011-06-24 | 半导体场效应晶体管的制备方法 |
US13/395,743 US8778744B2 (en) | 2011-06-24 | 2011-11-18 | Method for manufacturing semiconductor field effect transistor |
PCT/CN2011/082421 WO2012174822A1 (zh) | 2011-06-24 | 2011-11-18 | 半导体场效应晶体管的制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110172967.4A CN102842507B (zh) | 2011-06-24 | 2011-06-24 | 半导体场效应晶体管的制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102842507A CN102842507A (zh) | 2012-12-26 |
CN102842507B true CN102842507B (zh) | 2015-08-19 |
Family
ID=47369753
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110172967.4A Active CN102842507B (zh) | 2011-06-24 | 2011-06-24 | 半导体场效应晶体管的制备方法 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN102842507B (zh) |
WO (1) | WO2012174822A1 (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104681557B (zh) * | 2013-11-28 | 2018-02-06 | 中国科学院微电子研究所 | 半导体装置及其制造方法 |
CN104752311B (zh) * | 2013-12-27 | 2018-02-06 | 中芯国际集成电路制造(上海)有限公司 | 一种绝缘体上硅衬底及其制造方法 |
CN108322331B (zh) * | 2017-12-28 | 2020-11-06 | 国网智能科技股份有限公司 | 一种可动态调整交互测点的通信方法及系统 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
WO2005064682A1 (en) * | 2003-12-08 | 2005-07-14 | International Business Machines Corporation | Semiconductor memory device with increased node capacitance |
JP2006049627A (ja) * | 2004-08-05 | 2006-02-16 | Toshiba Corp | 半導体装置及びその製造方法 |
US6949768B1 (en) * | 2004-10-18 | 2005-09-27 | International Business Machines Corporation | Planar substrate devices integrated with finfets and method of manufacture |
JP5023004B2 (ja) * | 2008-06-30 | 2012-09-12 | 株式会社日立国際電気 | 基板処理方法及び基板処理装置 |
CN102842508B (zh) * | 2011-06-24 | 2015-03-04 | 中国科学院微电子研究所 | 一种半导体场效应晶体管的制备方法 |
-
2011
- 2011-06-24 CN CN201110172967.4A patent/CN102842507B/zh active Active
- 2011-11-18 WO PCT/CN2011/082421 patent/WO2012174822A1/zh active Application Filing
Also Published As
Publication number | Publication date |
---|---|
CN102842507A (zh) | 2012-12-26 |
WO2012174822A1 (zh) | 2012-12-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102903750B (zh) | 一种半导体场效应晶体管结构及其制备方法 | |
CN102903749B (zh) | 一种半导体器件结构及其制造方法 | |
CN101814492B (zh) | 具有金属栅极堆叠的集成电路与其形成方法 | |
US10411120B2 (en) | Self-aligned inner-spacer replacement process using implantation | |
US8389367B2 (en) | Method for manufacturing a semiconductor device | |
CN103681347A (zh) | 制造FinFET器件的方法 | |
US8778744B2 (en) | Method for manufacturing semiconductor field effect transistor | |
US9716096B1 (en) | Semiconductor structure with feature spacer and method for manufacturing the same | |
CN102468161A (zh) | 一种场效应晶体管的制备方法 | |
CN103151269B (zh) | 制备源漏准soi多栅结构器件的方法 | |
CN102651321B (zh) | 一种半导体器件的制备方法 | |
CN102651320B (zh) | 一种鳍型场效应晶体管的制备方法 | |
US20130011986A1 (en) | Method for Manufacturing Full Silicide Metal Gate Bulk Silicon Multi-Gate Fin Field Effect Transistors | |
CN102842507B (zh) | 半导体场效应晶体管的制备方法 | |
CN102867751B (zh) | 一种全硅化金属栅体硅多栅鳍型场效应晶体管的制备方法 | |
CN102651305B (zh) | 一种ω形鳍片的制备方法 | |
CN102842508B (zh) | 一种半导体场效应晶体管的制备方法 | |
CN103107072A (zh) | 一种多栅极场效应晶体管器件的制造方法 | |
CN102569391B (zh) | Mos晶体管及其制作方法 | |
CN103296068B (zh) | Cmos及其形成方法 | |
CN102543668B (zh) | 悬空鳍片的制备方法 | |
CN105590961B (zh) | 一种finfet结构及其制造方法 | |
CN104124166B (zh) | 鳍式场效应晶体管的形成方法 | |
CN102569074B (zh) | 环栅场效应晶体管的制备方法 | |
WO2012075728A1 (zh) | 悬空鳍片及环栅场效应晶体管的制备方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |