WO2012174822A1 - 半导体场效应晶体管的制备方法 - Google Patents

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WO2012174822A1
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fin
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周华杰
徐秋霞
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中国科学院微电子研究所
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the invention belongs to the technical field of semiconductors, and in particular relates to a method for preparing a bulk silicon fin field effect transistor. Background technique
  • FinFETs fin field effect transistors
  • the general Bulk FinFET structure device still has the following disadvantages compared with the SOI FinFET device:
  • the SCE effect suppression effect is not satisfactory; the leakage current path is still formed in the fin at the bottom of the channel, causing a large leakage current; the impurity profile control is difficult.
  • the main steps of the present invention include: forming a semiconductor substrate having a partial silicon-on-insulator (S0I) structure having a partially buried isolation dielectric layer; forming on a silicon substrate above the partial buried isolation dielectric layer a fin stack; a gate stack structure is formed on the top and sides of the fin; a source/drain structure is formed in fins on both sides of the gate stack structure; metallization;
  • the step of forming a semiconductor substrate with a local silicon-on-insulator (S0I) structure having a partially buried isolation dielectric layer comprises: forming a dielectric layer on the semiconductor substrate; photolithography, etching the dielectric layer to form a dielectric layer island Forming a layer of amorphous silicon material on the semiconductor substrate; converting the amorphous silicon material into a single crystal material and performing chemical mechanical polishing (CMP) to form a local silicon-on-insulator (S0I) structure semiconductor substrate;
  • CMP chemical mechanical polishing
  • the dielectric layer comprises SiO 2 , TEOS, LT0 or Si and has a thickness of 20-100 nm.
  • the amorphous silicon material may be formed by low pressure chemical vapor deposition (LPCVD), ion beam sputtering or the like; the amorphous silicon material The thickness is from 200 nm to 1000 nm.
  • lateral solid phase epitaxy (LSPE) technology may be employed,
  • the amorphous silicon material is converted into a single crystal material by a laser recrystallization method, a halogen lamp, or a strip heater recrystallization.
  • the step of forming a fin on the silicon substrate above the partial buried isolation dielectric layer comprises: exposing a positive resist by an electron beam and etching a silicon liner above the partial buried isolation dielectric layer A bottom-to-buried isolation dielectric layer is formed to embed the semiconductor substrate to form at least two recesses, and fins are formed between the recesses.
  • the fin has a thickness of 10-60 nm.
  • the step of forming a gate stack structure on the top and sides of the fin comprises: forming a gate dielectric layer and a gate electrode material on top and sides of the fin; and forming a gate electrode stack structure by photolithography and etching.
  • the method further comprises: performing tilt ion implantation to form a source/drain extension region in the fin; or performing a tilt angle Ion implantation to form a halo implantation region in the fin.
  • the step of forming the source/drain structure in the fins on both sides of the gate stack structure comprises: forming sidewall spacers on both sides of the fin; ion implantation to form source/drain doping; forming source and drain silicide.
  • the semiconductor substrate is a bulk silicon substrate. It can be seen from the above technical solutions that the present invention has the following beneficial effects:
  • the method for fabricating the semiconductor field effect transistor provided by the present invention is very easy to form a partial silicon-on-insulator structure on a bulk silicon substrate, and the fin structure isolated from the substrate can be easily prepared, thereby greatly reducing the preparation of the Bulk FinFET.
  • the method for fabricating the semiconductor field effect transistor provided by the present invention has a simple preparation process, is easy to integrate, and has good compatibility with a planar CMOS process.
  • FIGS. 1-7 are cross-sectional views showing respective structures in a process of fabricating a semiconductor field effect transistor in accordance with a method of an embodiment of the present invention
  • 101 Si substrate; 102, dielectric layer; 103, amorphous silicon layer; 104, STI isolation layer; 105, recess structure; 106, fin; 107, gate dielectric layer; 108, gate electrode.
  • FIG. 1 A schematic diagram of a layer structure in accordance with an embodiment of the present invention is shown in the accompanying drawings.
  • the figures are not drawn to scale, and some details are exaggerated for clarity and some details may be omitted.
  • the various regions, the shapes of the layers, and the relative sizes and positional relationships between the figures are merely exemplary, and may vary in practice due to manufacturing tolerances or technical limitations, and those skilled in the art will It is desirable to additionally design regions/layers having different shapes, sizes, relative positions.
  • FIG. 1 to 7 are cross-sectional views showing in detail corresponding to respective steps of fabricating a semiconductor device in accordance with an embodiment of the present invention.
  • each step according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. Description.
  • a dielectric layer 102 is formed over a semiconductor substrate 101.
  • the dielectric layer 102 may comprise: Si0 2 , TEOS, LT0, Si or other dielectric material, preferably Si0 2 in embodiments of the invention, which may be formed by thermal growth, having a thickness of about 20-100 nm.
  • the semiconductor substrate 101 may be a substrate material commonly used in the field of semiconductor fabrication, and for embodiments of the present invention, a bulk Si substrate is preferably employed.
  • a dielectric layer island 102' is formed on the semiconductor substrate 101.
  • Fig. 2A is a schematic view of the surface along the semiconductor substrate 101;
  • Fig. 2B is a cross-sectional view taken along the AA' direction.
  • the method of forming the dielectric island 102' is: exposing the resist by photolithography or electron beam and reactive ion etching to form a dielectric island 102'.
  • Fig. 3 is a schematic view showing the formation of an amorphous silicon layer 103 on a semiconductor substrate.
  • the method of forming the amorphous silicon layer 103 may include: low pressure chemical vapor deposition (LPCVD), ion beam sputtering, etc.; in the embodiment of the present invention, an LPCVD method is preferably employed.
  • the amorphous silicon layer 103 has a thickness of about 200 nm to 1000 nm.
  • the amorphous silicon layer 103 is converted into a single crystal silicon layer 103' and chemically mechanically polished (CMP) to form a semiconductor substrate of a local silicon-on-insulator (S0I) structure having a partially buried isolation dielectric layer.
  • CMP chemically mechanically polished
  • the method of converting the amorphous silicon layer 103 into the single crystal silicon layer 103' may include: lateral solid phase epitaxy (LSPE) technology, laser recrystallization, halogen lamp or strip heater recrystallization, etc.; implementation in the present invention
  • the LSPE technology is preferably employed.
  • the process of epitaxial extension of the LSPE technology is as follows: First, the amorphous silicon layer 103 directly contacting the semiconductor substrate 101 is vertically solid phase-extended in the vertical direction, and converted into a single crystal silicon layer 103'; The amorphous silicon layer 103 overlying the island 102' is subjected to lateral solid phase epitaxy to convert it into a single crystal silicon layer 103'; eventually all of the amorphous silicon layer 103 is converted into a single crystal silicon layer 103'.
  • an STI isolation structure 104 is formed on the semiconductor substrate 101 as shown in FIG.
  • Fig. 6A shows a schematic view along the surface of the semiconductor substrate 101
  • Figs. 6B and 6C are cross-sectional views taken along line AA' and BB' of Fig. 6A, respectively.
  • the single crystal silicon layer 103' is etched to form a recess structure 105
  • fins 106 are formed between two adjacent recesses.
  • the method of etching the recess structure 105 may be, for example, exposing the positive resist with an electron beam and reactive ion etching to form a steep recess structure 105 having a width of about 200-400 nm.
  • the shape of the groove is merely an example, and the present invention is not limited thereto.
  • the fins 106 have a thickness of 10-60 nm.
  • a gate dielectric layer material 107 and a gate electrode are formed over the entire substrate. Material 108 is then etched to form a gate electrode stack structure.
  • Fig. 7A shows a schematic view along the surface of the semiconductor substrate 101
  • Figs. 7B and 7C are cross-sectional views taken along the line AA' and BB' in Fig. 7A, respectively.
  • the gate dielectric layer material 107 may be a common gate dielectric material such as SiO 2 or other high-k dielectric materials such as SiON and HfA10N, HfTaON, HfSiON, A1 2 0 3, etc., which are preferred in the embodiments of the present invention.
  • HfSiON can be formed by low pressure chemical vapor deposition, metal organic chemical vapor deposition or atomic layer deposition, and the equivalent oxide thickness of the gate dielectric is 5 to 100 ⁇ .
  • the gate electrode material 108 may be a refractory metal W, Ti, Ta, Mo and a metal nitride such as TiN, TaN, HfN, MoN or the like, and the gate electrode material may be a low pressure chemical vapor deposition, metal organic chemistry Formed by vapor deposition, atomic layer deposition or other methods, the thickness can be selected from 2000 to 5000 A.
  • the method further comprises: performing tilt ion implantation to form a source/drain extension region in the fin; or performing tilt ion implantation to form in the fin Halo injection zone.
  • gate spacers may be formed on the sidewalls of the gate stack.
  • the formation of the grid spacers can be referred to conventional techniques and will not be described here.
  • ion implantation is performed in the semiconductor substrate on both sides of the gate stack to form source/drain regions and source-drain silicide is formed.
  • metallization forms an interconnect structure that leads the electrodes out.
  • the formation of metallization can be referred to conventional techniques and will not be described again here.
  • embodiments of the present invention enable the fabrication of fin field effect transistor devices on bulk silicon substrates.
  • the method adopts the traditional quasi-plane-based top-down process, the preparation process is simple and feasible, has good compatibility with the CMOS planar process, and is easy to integrate.

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Abstract

本申请公开了一种半导体场效应晶体管的制造方法，包括：形成具有局部埋层隔离介质层的局部绝缘体上硅（SOI）结构的半导体衬底；在所述局部埋层隔离介质层上方的硅衬底上形成鳍片；在所述鳍片顶部和侧面形成栅堆叠结构；在所述栅堆叠结构两侧的鳍片中形成源/漏结构；金属化。本发明采用传统的基于准平面的自顶向下工艺实现了与CMOS平面工艺的良好兼容，并且易于集成，有利于抑制短沟道效应，推动MOSFETs尺寸往小尺寸方向发展。

Description

半导体场效应晶体管的制备方法 技术领域
本发明属于半导体技术领域， 尤其涉及一种体硅鰭型场效应晶体管的制备 方法。 背景技术
随着集成电路产业按照 Moore定律持续向前发展， CMOS器件的特征尺寸持 续缩小， 平面体硅 CMOS结构器件遇到了严峻的挑战。 为了克服这些问题， 各 种新结构器件应运而生。 在众多新结构器件中， 鰭型场效应晶体管 （FinFET) 被认为是最有可能替代平面体硅 CMOS器件的新结构器件之一， 成为国际研究 的热点。
FinFET结构器件初期主要制备在 S0I衬底上，工艺较体硅衬底而言较为简 单。 但是 SOI FinFET存在制备成本高， 散热性差， 有浮体效应， 与 CMOS工艺 兼容性差等缺点。 为了克服 SOI FinFET存在的问题， 研究人员开始研究采用 体硅衬底来制备 FinFET器件， 即 Bulk FinFET。 基于 Bulk FinFET的 D應、 SRAM等产品已经取得了应用。但是一般的 Bulk FinFET结构器件较 SOI FinFET 器件而言仍然具有以下缺点： SCE效应抑制效果不理想； 沟道底部的鰭片内仍 然会形成泄漏电流路径造成泄漏电流较大； 杂质剖面控制困难。
为了克服以上问题， 推动 FinFET结构器件尽快获得应用， 需要进一步开 展这方面的研究工作。 这对于 FinFET结构器件的应用以及半导体产业的发展 具有重要意义。 发明内容
本发明目的在于提供一种新的、 易于集成的、 与平面 CMOS工艺兼容性好 的体硅鰭型场效应晶体管的制备方法。
为了实现上述目的， 本发明的主要步骤包括： 形成具有局部埋层隔离介质 层的局部绝缘体上硅 （S0I ) 结构的半导体衬底； 在所述局部埋层隔离介质层 上方的硅衬底上形成鰭片； 在所述鰭片顶部和侧面形成栅堆叠结构； 在所述栅 堆叠结构两侧的鰭片中形成源 /漏结构； 金属化； 优选地， 形成具有局部埋层隔离介质层的局部绝缘体上硅 （S0I ) 结构的 半导体衬底的步骤包括： 在半导体衬底上形成介质层； 光刻、 刻蚀所述介质层 形成介质层岛； 在半导体衬底上形成一层非晶硅材料； 将非晶硅材料转变为单 晶材料并进行化学机械抛光 （CMP) 形成局部绝缘体上硅 （S0I ) 结构半导体衬 底；
优选地， 所述介质层包括 Si02、 TE0S、 LT0或 Si ， 厚度为 20-100nm。 优选地， 在半导体衬底上形成一层非晶硅材料步骤中， 所述非晶硅材料的 形成可以采用低压化学气相淀积 （LPCVD)、 离子束溅射等方法； 所述非晶硅材 料的厚度为 200nm-1000nm。
优选地， 所述将非晶硅材料转变为单晶材料并进行化学机械抛光 （CMP) 形成局部绝缘体上硅 （S0I ) 结构半导体衬底的步骤中， 可以采用横向固相外 延 （LSPE) 技术、 激光再结晶法、 卤素灯或条形加热器再结晶等方法将非晶硅 材料转变为单晶材料。
优选地， 所述在所述局部埋层隔离介质层上方的硅衬底上形成鰭片的步骤 包括： 电子束曝光正性抗蚀剂并刻蚀所述局部埋层隔离介质层上方的硅衬底至 埋层隔离介质层以嵌入所述半导体衬底形成至少两个凹槽， 所述凹槽之间形成 鰭片。
优选地， 所述鰭片的厚度为 10-60nm。
优选地， 所述在所述鰭片顶部和侧面形成栅堆叠结构的步骤包括： 在鰭片 的顶部和侧面形成栅介质层和栅电极材料； 光刻、 刻蚀形成栅电极堆叠结构。
优选地， 在所述栅堆叠结构两侧的鰭片中形成源 /漏结构之前， 所述方法 进一步包括： 进行倾角离子注入， 以在所述鰭片中形成源 /漏延伸区； 或进行 倾角离子注入， 以在所述鰭片中形成暈环注入区。
优选地， 所述在栅堆叠结构两侧的鰭片中形成源 /漏结构步骤包括： 在鰭 片的两侧形成侧墙； 离子注入形成源漏掺杂； 形成源漏硅化物。
优选地， 所述半导体衬底为体硅衬底。 从上述技术方案可以看出， 本发明有以下有益效果：
1、 本发明提供的这种半导体场效应晶体管的制备方法， 在体硅衬底上实 现了鰭型场效应晶体管器件的制备， 克服了 SOI FinFET器件存在的自加热效 应和浮体效应， 降低了制备成本；
2、 本发明提供的这种半导体场效应晶体管的制备方法， 非常容易在体硅 衬底上形成局部绝缘体上硅结构， 很容易制备与衬底相隔离的鰭片结构， 大大 降低了制备 Bulk FinFET器件的难度；
3、 本发明提供的这种半导体场效应晶体管的制备方法， 制备工艺简单可 行， 易于集成， 与平面 CMOS工艺兼容性好。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目 的、 特征和优点将更为清楚， 在附图中：
图 1-7示出了根据本发明实施例的方法制备半导体场效应晶体管的流程中 对应的各结构剖面图；
附图标记说明：
101， Si衬底； 102， 介质层； 103， 非晶硅层； 104， STI 隔离层； 105， 凹槽结构； 106， 鰭片； 107， 栅介质层； 108， 栅电极。
应当注意的是， 本说明书附图并非按照比例绘制， 而仅为示意性的目的， 因此， 不应被理解为对本发明范围的任何限制和约束。 在附图中， 相似的组成 部分以相似的附图标号标识。 具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些 描述只是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略 了对公知结构和技术的描述， 以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例 绘制的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示 例性的， 实际中可能由于制造公差或技术限制而有所偏差， 并且本领域技术人 员根据实际所需可以另外设计具有不同形状、 大小、 相对位置的区域 /层。
图 1〜7详细示出了根据本发明实施例制备半导体器件的各步骤对应的结 构剖面图。 以下， 将参照这些附图来对根据本发明实施例的各个步骤予以详细 说明。
首先参考图 1， 在半导体衬底 101上形成介质层 102。 所述介质层 102可 以包括： Si02、 TE0S、 LT0、 Si 或其他介质材料， 在本发明的实施例中优选 为 Si02， 可以通过热生长形成， 厚度约为 20-100nm。所述半导体衬底 101可以 是半导体制造领域中常用的衬底材料， 对于本发明的实施例， 优选采用体 Si 衬底。
接着如图 2A和 2B所示， 在半导体衬底 101上形成介质层岛 102 ' 。 图 2A 为沿半导体衬底 101表面示意图； 图 2B为沿 AA' 方向的剖视图。 形成所述介 质层岛 102 ' 的方法为： 采用光刻或电子束曝光抗蚀剂并反应离子刻蚀形成介 质层岛 102 ' 。
图 3为在半导体衬底上形成一层非晶硅层 103的示意图。所述非晶硅层 103 的形成方法可以包括： 低压化学气相淀积 （LPCVD)、 离子束溅射等； 在本发明 的实施例，优选采用 LPCVD方法。所述非晶硅层 103的厚度约为 200nm-1000nm。
接着如图 4所示， 将非晶硅层 103转变为单晶硅层 103 ' 并化学机械抛光 ( CMP)形成具有局部埋层隔离介质层的局部绝缘体上硅 （S0I ) 结构的半导体 衬底。 所述非晶硅层 103转变为单晶硅层 103 ' 的方法可以包括： 横向固相外 延 （LSPE) 技术、 激光再结晶法、 卤素灯或条形加热器再结晶等； 在本发明的 实施例， 优选采用 LSPE技术。 所述 LSPE技术外延的过程为： 首先， 将直接与 半导体衬底 101相接触的非晶硅层 103在垂直方向进行垂直固相外延， 将其转 变为单晶硅层 103 ' ； 然后， 将介质层岛 102' 上方覆盖的非晶硅层 103进行 横向固相外延将其转变为单晶硅层 103 ' ； 最终将所有的非晶硅层 103都转变 为单晶硅层 103 ' 。
接着如图 5所示在半导体衬底 101上形成 STI隔离结构 104。
图 6A示出了沿半导体衬底 101表面的示意图， 图 6B和 6C分别为图 6A中 沿 AA' 和 BB' 方向的剖视图。 如图 6B、 6C所示， 对所述单晶硅层 103 ' 进行 刻蚀形成凹槽结构 105， 同时两个相邻凹槽之间形成鰭片 106。 刻蚀形成所述 凹槽结构 105的方法例如可以是： 采用电子束曝光正性抗蚀剂并反应离子刻蚀 形成陡直的宽度约为 200-400nm的凹槽结构 105。 凹槽的形状只是示例， 本发 明对此不做限制。 所述鰭片 106的厚度为 10-60nm。
接着参考图 7A、 7B和 7C， 在整个衬底上形成栅介质层材料 107和栅电极 材料 108，然后刻蚀形成栅电极叠层结构。 图 7A示出了沿半导体衬底 101表面 的示意图， 图 7B和 7C分别是沿图 7A中 AA' 和 BB' 方向的剖视图。 所述栅介 质层材料 107可以是普通栅介质材料，例如 Si02，或者是其他的高 k介质材料， 例如 SiON和 HfA10N、 HfTaON、 HfSiON、 A1203等， 在本发明地实施例中优选 HfSiON, 可通过低压化学气相沉积、 金属有机化学气相沉积或者原子层淀积等 方法形成， 栅介质的等效氧化层厚度为 5至 100 A。 所述栅电极材料 108可以 是难熔金属 W， Ti， Ta， Mo和金属氮化物， 例如 TiN， TaN, HfN, MoN等或其 他材料， 栅电极材料可采用低压化学气相淀积， 金属有机化学气相沉积、 原子 层淀积或其他方法形成， 厚度可选为 2000至 5000 A。
可选地， 在形成栅堆叠结构之后， 所述方法进一步包括： 进行倾角离子注 入， 以在所述鰭片中形成源 /漏延伸区； 或进行倾角离子注入， 以在所述鰭片 中形成暈环注入区。
接着， 可以在栅堆叠的侧壁上形成栅侧墙。 栅侧墙的形成可以参照常规技 术， 这里不再赘述。
接着， 在栅堆叠两侧的半导体衬底中进行离子注入形成源 /漏区并形成源 漏硅化物。
最后，金属化形成互连结构将电极引出。金属化的形成可以参照常规技术， 这里不再赘述。
此外， 本发明的实施例能够在体硅衬底上实现了鰭型场效应晶体管器件的 制备。 该方法采用传统的基于准平面的自顶向下工艺， 制备工艺简单可行， 与 CMOS平面工艺具有良好的兼容性， 并且易于集成。
在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说 明。 但是本领域技术人员应当理解， 可以通过现有技术中的各种手段， 来形成 所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设 计出与以上描述的方法并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。 但是， 这些实施例仅仅是 为了说明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要 求及其等价物限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替换 和修改， 这些替换和修改都应落在本发明的范围之内。

Claims

权 利 要 求
1、 半导体场效应晶体管的制备方法， 包括：
形成具有局部埋层隔离介质层的局部绝缘体上硅 （S0I ) 结构的半导体衬 底；
在所述局部埋层隔离介质层上方的硅衬底上形成鰭片；
在所述鰭片顶部和侧面形成栅堆叠结构；
在所述栅堆叠结构两侧的鰭片中形成源 /漏结构；
金属化。
2、 根据权利要求 1所述的方法， 其中， 形成具有局部埋层隔离介质层的 局部绝缘体上硅 （S0I ) 结构的半导体衬底的步骤包括：
在半导体衬底上形成介质层；
光刻、 刻蚀所述介质层形成介质层岛；
在半导体衬底上形成一层非晶硅材料；
将非晶硅材料转变为单晶材料并进行化学机械抛光 （CMP) 形成局部绝缘 体上硅 （S0I ) 结构半导体衬底。
3、 根据权利要求 2所述的方法， 其中， 所述介质层包括 Si02、 TE0S、 LTO 或 Si3N4， 厚度为 20-100nm。
4、 根据权利要求 2所述的方法， 其中， 在半导体衬底上形成一层非晶硅 材料步骤中， 所述非晶硅材料的形成可以采用低压化学气相淀积 （LPCVD)、 离 子束溅射等方法； 所述非晶硅材料的厚度为 200nm-1000nm。
5、 根据权利要求 2所述的方法， 其中， 所述将非晶硅材料转变为单晶材 料并进行化学机械抛光 （CMP) 形成局部绝缘体上硅 （S0I ) 结构半导体衬底的 步骤中， 可以采用横向固相外延 （LSPE) 技术、 激光再结晶法、 卤素灯或条形 加热器再结晶等方法将非晶硅材料转变为单晶材料。
6、 根据权利要求 1所述的方法， 所述在所述局部埋层隔离介质层上方的 硅衬底上形成鰭片的步骤包括：
电子束曝光正性抗蚀剂并刻蚀所述局部埋层隔离介质层上方的硅衬底至 埋层隔离介质层以嵌入所述半导体衬底形成至少两个凹槽， 所述凹槽之间形成 鰭片；
7、 根据权利要求 6所述的方法， 其中， 所述鰭片的厚度为 10-60nm。
8、 根据权利要求 1所述的方法， 其中， 所述在所述鰭片顶部和侧面形成 栅堆叠结构的步骤包括：
在鰭片的顶部和侧面形成栅介质层和栅电极材料；
光刻、 刻蚀形成栅电极堆叠结构。
9、 根据权利要求 1所述的方法， 其中， 在所述栅堆叠结构两侧的鰭片中 形成源 /漏结构之前， 所述方法进一步包括：
进行倾角离子注入， 以在所述鰭片中形成源 /漏延伸区； 或
进行倾角离子注入， 以在所述鰭片中形成暈环注入区。
10、 根据权利要求 1所述的方法， 其中， 所述在栅堆叠结构两侧的鰭片中 形成源 /漏结构步骤包括：
在鰭片的两侧形成侧墙；
离子注入形成源漏掺杂；
形成源漏硅化物。
11、 根据权利要求 1至 10中任一项所述的方法， 其中， 所述半导体衬底 为体硅衬底。
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