WO2013143036A1 - 半导体器件及其制造方法 - Google Patents

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殷华湘
马小龙
徐秋霞
陈大鹏
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中国科学院微电子研究所
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Abstract

本发明公开了半导体器件，包括：第一MOSFET；第二MOSFET；第一应力衬层，覆盖了第一MOSFET，具有第一应力；第二应力衬层，覆盖了第二MOSFET，具有第二应力；其中，第二应力衬层和/或第一应力衬层包括金属氧化物。依照本发明的高应力半导体器件及其制造方法，采用CMOS兼容工艺分别在PMOS和NMOS上选择性形成包含金属氧化物的应力层，有效提升了沟道区载流子迁移率，提高了器件性能。

Description

半导体器件及其制造方法 优先权要求
本申请要求了 2012 年 03 月 27 日 提交的、 申请号为 201210083156.1、 发明名称为 "半导体器件及其制造方法" 的中国专利 申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及一种半导体器件及其制造方法， 特别是涉及一种具有 高应力金属氧化物覆盖层的 MOSFET及其制造方法。 背景技术
从 90nm CMOS集成电路工艺起， 随着器件特征尺寸的不断缩小， 以提高沟道载流子迁移率为 目 的应力沟道工程 （ Strain Channel Engineering )起到了越来越重要的作用。 多种单轴工艺诱致应力被集 流子迁移率， 提高器件性能。 例如， 在 90nm工艺中， 采用嵌入式 SiGe ( e-SiGe ) 源漏或 100晶向衬底并结合拉应力蚀刻阻障层 （ tCESL ) 来 提供 pMOS器件中的压应力； 在 65nm工艺中， 在 90nm工艺基础上进 一步采用第一代源漏极应力记忆技术 （SMTT 1 ), 并采用了双蚀刻阻障 层； 45nm 工艺中， 在之前基础上采用了第二代源漏极应力记忆技术 ( SMT' 2 ), 采用 e-SiGe技术结合单 tCESL或双 CESL , 并采用了应力 近临技术 （ Stress Proximity Technique, SPT ), 此外还针对 pMOS采用 1 10面衬底而针对 nMOS采用 100面衬底； 32nm之后， 采用了第三代 源漏极应力记忆技术 （SMT ' 3 ), 在之前基础之上还选用了嵌入式 SiC 源漏来增强 nMOS器件中的拉应力。
此外， 向沟道引入应力的 4支术除了改变衬底、 源漏材料， 还可以 通过控制沟道或侧墙的材质、 剖面形状来实现。 例如采用双应力衬垫 ( DSL )技术， 对于 nMOS采用拉应力 SiNx层侧墙， 对于 pMOS釆用 压应力侧墙。又例如将嵌入式 SiGe源漏的剖面制造为∑形，改善 pMOS 的沟道应力。
然而， 这些常规应力技术效果随着器件尺寸持续缩小而被不断削 弱。 对于 nMOS 而言， 随着特征尺寸缩减， 提供应力的各层薄膜之间 的错位和偏移越来越明显， 这就要求薄膜厚度减薄的同时还能精确提 供更高的应力。 对于 pMOS而言， 嵌入式 SiGe源漏技术的沟道载流子 迁移率显著取决于特征尺寸， 尺寸缩减使得载流子迁移率提高的效果 大打折扣。
氮化硅薄膜中的本征应力主要是由于三角形平面内以氮为中心的 网络结构单元趋向于形成具有低能量价键的以硅为中心的四面体网络 结构的固有本性造成的。 由于这两类原子化合价的不同， 就会存在应 变。 在氨气一硅烷为反应混合物的 PECVD法 SiNxHy张应力产生机理 中， 主要包括乙硅烷和氨基硅烷基团的气相形成、 这些等离子体产物 的表面反应以及随后的通过氢气和氨气的剔除反应而在次表面进行的 多余氢的释放等过程。 在这一致密工艺中形成的被拉伸的 Si ... N键会 被周围的网状结构所限制， 从而被有效地冻结为张应力状态。
与 LPCVD相比较， 由于 PECVD工艺中衬底的温度较低， 则剔除 反应也较少。 从而导致薄膜中含氢的组合较多， 增强了网状结构的灵 活性， 降低了薄膜应力。 因此需要进行高温 cure (固化或治愈） 工艺 产生去氢致密过程， 以增强薄膜应力。
但是， 较高温度的 cure排出更多含量的氢元素因而导致较高的薄 膜张应力。 但是过高温将使得 PECVD的低温优势特点散失， 对已形成 的 MOSFET硅化物， 源漏掺杂等工艺结构不利。
因而一种紫外线辅助热处理 (UVTP)的技术被用于处理 PECVD 氮 化硅来提高薄膜应力。 该技术利用紫外线的光子能量可以帮助打开薄 膜中的 Si键和 NH键。 相邻断裂键中的氢原子相结合形成分子形式的 氢气， 氢气从薄膜中扩散出来， 从而在薄膜中形成悬挂键和微孔。 悬 挂键相互交联， 使得这些微孔收缩以得到最小的表面能。
然而， 高温 cure与 UVTP去氢过程容易导致整个氮化硅薄膜张应 力化， 同时氮化硅薄膜需要与 LTO (低温氧化物）或者 low-k (低介电 常数，例如 k小于等于 3.9或 2.8 )材料结合起来形成 ILD层并影响 ILD 的总体 k值， 此外 CMOS中同时集成张应力与压应力氮化硅薄膜时， 在选择腐蚀上面临重大挑战， 因此发展一种新型的高应力的氧化硅类 的绝缘薄膜有重要意义。 发明内容
由上所述， 本发明的目的在于提供一种能有效控制沟道应力、 提 高载流子迁移率从而改善器件性能的新型 CMOS及其制造方法。
为此， 本发明提供了一种半导体器件， 包括： 第一 MOSFET; 第二
MOSFET; 第一应力衬层， 覆盖了第一 MOSFET, 具有第一应力； 第二 应力衬层， 覆盖了第二 MOSFET, 具有第二应力； 其中， 第二应力衬层 和 /或第一应力衬层包括金属氧化物。
其中， 第一 MOSFET与第二 MOSFET类型不同， 第一应力与第二应 力不同。
其中， 金属氧化物包括高 k材料、 难熔金属氧化物、 非晶态氧化物 半导体中的至少一个。
其中，高 k材料，包括选自 Hf02、HfSiOx、 HfSiON、HfA10x、HfTaOx、 HfLaOx、 HfAlSiOx、 HfLaSiOx的铪基材料， 或是包括选自 Zr02、 La203、 LaA103、 Ti〇2、 Y203的稀土基高 K介质材料， 或是包括 A1203 , 或上述 材料的复合层。
其中， 难熔金属氧化物， 包括但不限于 NiOx、 W0X、 铁基氧化物 中的至少一个。
其中， 非晶态氧化物半导体包括掺 In的 ZnO基半导体、 或其它二元 或多元非晶态氧化物半导体， 掺 In的 ZnO基半导体包括 InGaZnO、 InZnO、 HfInZnO、 TaInZnO、 ZrInZnO、 YInZnO、 AlInZnO、 SnlnZnO 中的至少一个， 其它二元或多元非晶态氧化物半导体包括 ln203、 ZT0、 ITO、 ZnO、 SnOx中的至少一个。
其中， 第一应力衬层和 /或第二应力衬层下方包括緩沖层， 或者第 一应力衬层和 /或第二应力衬层上方包括覆盖层。
其中， 緩沖层和 /或覆盖层包括氧化硅、 氮化硅中的至少一个。 本发明还提供了一种半导体器件制造方法， 包括以下步骤： 形成 第一 MOSFET和第二 MOSFET;选择性地在第二 MOSFET上形成第二应 力衬层，具有第二应力；选择性地在第一 MOSFET上形成第一应力衬层， 具有第一应力； 完成后续工艺； 其中， 第二应力衬层和 /或第一应力衬 层包括金属氧化物。
其中， 第一 MOSFET与第二 MOSFET类型不同， 第一应力与第二应 力不同。 其中， 金属氧化物包括高 k材料、 难熔金属氧化物、 非晶态氧化物 半导体中的至少一个。
其中，高 k材料，包括选自 Hf02、HfSiOx、 HfSiON、HfA10x、HfTaOx、 HfLaOx、 HfAlSiOx、 HfLaSiOx的铪基材料， 或是包括选自 Zr02、 La203、 LaA103、 Ti02、 Y203的稀土基高 K介质材料， 或是包括 Α1203， 或上述 材料的复合层。
其中， 难熔金属氧化物， 包括但不限于 NiOx、 WOx、 铁基氧化物 中的至少一个。
其中， 非晶态氧化物半导体包括掺 In的 ZnO基半导体、 或其它二元 或多元非晶态氧化物半导体， 掺 In的 ZnO基半导体包括 InGaZnO、 InZnO、 ΗΠηΖηΟ TaInZnO、 ZrlnZnO, YInZnO、 AlInZnO、 SnlnZnO 中的至少一个， 其它二元或多元非晶态氧化物半导体包括 In203、 ZTO、 ITO、 ZnO、 SnOx中的至少一个。
其中， 第一应力衬层和 /或第二应力衬层下方包括緩沖层， 或者第 一应力衬层和 /或第二应力衬层上方包括覆盖层。
其中， 緩沖层和 /或覆盖层包括氧化硅、 氮化硅中的至少一个。 其中， 通过退火、 成膜工艺条件改变来调节应力衬层的晶相与应 力。
其中， 选择性形成第一或第二应力衬层的步骤包括， 在第一 MOSFET和第二 MOSFET上沉积第一或第二应力衬层， 光刻 /刻蚀去除 第一 MOSFET上的第二应力村层， 或者光刻 /刻蚀去除第二 MOSFET上 的第一应力衬层。
其中， 选择性形成第一或第二应力衬层的步骤包括， 采用光刻胶 图形覆盖第一或第二 MOSFET,在暴露的区域上沉积第一或第二应力衬 层， 去除光刻胶。
依照本发明的高应力半导体器件及其制造方法，采用 CMOS兼容工 艺分别在 PMOS和 NMOS上选择性形成包含金属氧化物的应力层， 有效 提升了沟道区载流子迁移率， 提高了器件性能。 附图说明
以下参照附图来详细说明本发明的技术方案， 其中：
图 1至图 4为依照本发明的高应力 M 0 S FET的制造方法各步骤的剖 面示意图； 以及
图 5为依照本发明的高应力 MOSFET的制造方法的示意性流程图。 具体实施方式
5 以下参照附图并结合示意性的实施例来详细说明本发明技术方案 的特征及其技术效果， 公开了能有效控制沟道应力、 提高载流子迁移 率从而改善器件性能的新型 MOSFET及其制造方法。 需要指出的是， 类 似的附图标记表示类似的结构， 本申请中所用的术语 "第一" 、 "第 二" 、 "上" 、 "下" 等等可用于修饰各种器件结构或制造工序。 这
10 些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、 次 序或层级关系。
以下将结合图 5的流程图并且参照图〗至图 4的剖面示意图来详细 说明依照本发明的高应力 MOSFET的制造方法各步骤。
参照图 5以及图 1 , 采用与 CMOS常规工艺兼容的方法， 形成第
15 一 MOSFET以及第二 MOSFET。 其中， CMOS器件结构中可包含多个 第一 MOSFET和 /或多个第二 MOSFET。 值得注意的是， 虽然本发明实 施例、 附图中仅显示了 CMOS的制造过程， 但是类似的材料和工艺步 骤可以用来仅形成单独的 PMOS或 NMOS,也即第一 MOSFET和第二 MOSFET的类型可以相同， 也可以不同。
20 提供衬底 1。 衬底 1依照器件用途需要而合理选择， 可包括单晶体 硅（ Si )、 绝缘体上硅（ SOI )、 单晶体锗（ Ge )、 绝缘体上锗（ GeOI )、 应变硅 （Strained Si ) 、 锗硅 （SiGe ) , 或是化合物半导体材料， 例如 氮化镓 （GaN ) 、 砷化镓 （GaAs ) 、 磷化铟（InP)、 锑化铟 UnSb ) , 以及碳基半导体例如石墨烯、 SiC、 碳納管等等。
25 在衬底 1 中形成浅沟槽隔离 （STI ) 2， 例如先光刻 /刻蚀衬底 1形 成浅沟槽然后采用 LPCVD、 PECVD 等常规技术沉积绝缘隔离材料并 CMP平坦化直至露出衬底 1 , 形成 STI 2 , 其中 STI 2的填充材料可以 是氧化物、 氮化物或氮氧化物。 虽然出于简化说明目的而如图 1 所示 第一 MOSFET和第二 MOSFET之间相邻， 但是在实际 CMOS制造工
30 艺中依照版图布局需要， 第一和第二 MOSFET可以采取相邻、 相间、 相对等各种合理布局方式。 第一和第二 MOSFET类型不同， 例如第一 MOSFET为 PMOS并且第二 MOSFET为 NMOS , 或者第一 MOSFET AA 为 NM〇S并且第二 MOSFET为 PMOS。
在整个晶片表面也即衬底 1和 STI 2表面依次沉积栅极绝缘膜 3和 栅极材料 4并刻蚀形成栅极堆叠结构（3/4 )。 其中对于后栅工艺而言， 栅极堆叠结构是伪栅极堆叠结构， 将在后续工艺中去除， 因此栅极绝 缘膜 3优选为氧化硅的垫层， 伪栅极材料 4优选为多晶硅、 非晶硅或 微晶硅甚至是氧化硅。 对于前栅工艺而言， 栅极堆叠结构将在后续工 艺中保留， 因此栅极绝缘膜 3 优选为氧化硅、 掺氮氧化硅、 氮化硅、 或其它高 K 材料， 高 k 材料包括但不限于包括选自 Hf02、 HfSiOx> HfSiON、 HfA10x、 HfTaOx、 HfLaOx、 HfAlSiOx、 HfLaSiOx的铪基材料 (其中， 各材料依照多元金属组分配比以及化学价不同， 氧原子含量 X 可合理调整，例如可为 1 ~ 6且不限于整数），或是包括选自 Zr02、La203、 LaA103、 Ti02、 Y203的稀土基高 K介质材料， 或是包括 Α1203 , 或上 述材料的复合层； 栅极材料 4 则可为多晶硅、 多晶锗硅、 或金属， 其 中金属可包括 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La 等金属单质、 或这些金属的合金以及这 些金属的氮化物， 栅极材料 4 中还可掺杂有 C、 F、 N、 0、 B、 P、 As 等元素以调节功函数。 栅极导电层 4与栅极绝缘层 3之间还优选通过 PVD、 CVD、 ALD等常规方法形成氮化物的阻挡层 （未示出） ， 阻挡 层材质为 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz, 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W或其它元素。 更优选地， 栅极导电层 4与阻挡层不仅 采用上下叠置的复合层结构， 还可以采用混杂的注入掺杂层结构， 也 即构成栅极导电层 4与阻挡层的材料同时沉积在栅极绝缘层 3上， 因 此栅极导电层包括上述阻挡层的材料。
以栅极堆叠结构为硬掩膜， 并且在第一 MOSFET 区域和 /或第二 MOSFET 区域上旋涂光刻胶， 分别进行第一次源漏掺杂注入， 在栅极 堆叠结构两侧的衬底 1 中形成轻掺杂（LDD )结构的源漏扩展区 5。 如 图 1所示， 5A表示第一 MOSFET的源漏扩展区，5B表示第二 MOSFET 的源漏扩展区。 对于 NMOS 而言掺杂磷 P、 砷 As、 锑 Sb等， PMOS 掺杂硼 B、 铝 Al、 镓 Ga、 铟 In等。
在栅极堆叠结构两侧形成栅极侧墙 6。 例如在器件表面沉积氧化 硅、氮化硅或其复合层的侧墙材料层然后刻蚀形成栅极侧墙 6。优选地， 栅极侧墙 6也采用高应力的氮化硅材料， 例如应力大于 l GPa、 优选介 于 2 ~ 4GPa, 从而进一步提高了沟道区载流子迁移率。
以栅极堆叠结构以及栅极侧墙为掩膜， 在第一 MOSFET、 第二 MOSFET区域内分别形成源漏区 7。传统工艺的源漏区 7可以是向村底 1 中注入重掺杂离子形成。 在本发明优选实施例中， 源漏区 7是嵌入式 应变源漏区， 也即以栅极侧墙 6为掩模刻蚀衬底 1 形成源漏凹槽， 然 后在源漏凹槽中外延生长 SiGe (对应于 PMOS )或 SiC (对应于 NMOS ) 等与衬底 1 材质不同的高应力材料从而形成相应材盾的嵌入式应变源 漏区。 其中嵌入式应变源漏区 7的上表面不限于图 1 所示与衬底 1上 表面齐平， 而是可以高于衬底 1 上表面， 形成提升源漏。 优选地， 也 可以向嵌入式应变源漏区 Ί 中注入掺杂离子以调节类型和浓度； 上述 嵌入式源漏同时进行掺杂， 对应 NMOS掺杂磷、 砷、 锑等， PMOS掺 杂硼、 铝、 镓、 铟等。 其中， 7A代表第一 MOSFET的源漏区， 7B代 表第二 MOSFET的源漏区， 并且 7A〃B也可以同样制作为提升源漏。
以栅极侧墙 6 为掩模， 执行自对准硅化物工艺， 在整个器件表面 沉积 Pt、 Co、 Ni、 Ti等金属或金属合金的薄膜， 然后高温退火处理， 使得嵌入式应变源漏区 7A/7B 中所含的硅与金属发生反应生成如 CoSi2、 TiSi2、 NiSi、 PtSi、 NiPtSi , CoGeSi、 TiGeSi NiGeSi等源漏 接触金属硅化物 8 以降低源漏接触电阻， 从而进一步提高器件性能。 至此， 参照现有的 CMOS 标准工艺， 已经分别完成了第一和第二 MOSFET的制造。 以下将在第一和第二 MOSFET上选择性地形成不同 的应力层。
参照图 5以及图 2 , 选择性地在第二 MOSFET上形成第二应力衬 层 9 , 覆盖了第二 MOSFET的 STI2、 源漏接触金属硅化物 8、 栅极侧 墙 6、 栅极导电层 4。 选择性沉积工艺例如包括， 在整个晶片上沉积第 二应力衬层，然后光刻 /刻蚀以去除第一 MOSFET上的第二应力衬层 9 , 仅在第二 MOSFET上留下第二应力衬层 9。 此外， 也可以先采用光刻 胶图形覆盖第一 MOSFET区域而暴露第二 MOSFET区域，沉积第二应 力衬层 9之后， 去除光刻胶， 即使得仅在第二 MOSFET区域上留下第 二应力衬层 9 , 且暴露的第一 MOSFET区域上没有第二应力衬层 9。例 如当 （右侧的） 第二 MOSFET 为 NMOS 时， 在 NMOS 区域上采用 LPCVD、 PECVD、 HDPCVD、 MOCVD、 ALD等常规工艺选择性沉积 形成金属氧化物材质的第二应力衬层 9,其具有例如为张应力的第二应 力， 并且第二应力的大小 （绝对值） 大于 l GPa、 并介于 2 ~ 4GPa。 例 如， 溅射、 PVD、 蒸发等方法对于过渡金属氧化物产生压应力， 如靶 标为金属有机氧化物， 通入 10 ~ 200sccm 的 Ar， 控制气压为 10-5 ~ l (r2torr, RF或 DC功率为 50 ~ 1000W,室温为 500°C。提高气压至 10-2torr 以上， 或者加入较高的氧气或者氢气压力， 可以在金属氧化物中产生 张应力。 采用金属氢化物、 氧化物通过 ALD、 MOCVD、 PECVD方法 调节氢、 氧含量可以产生张应力。 此外， 采用溶胶凝固方法也可以产 生张应力。
具体地，其中，金属氧化物包括： a )高 k材料，包括但不限于 Hf02、 HfSiOx、 HfSiON、 HfA10x、 HfTaOx、 HfLaOx、 HfAlSiOx、 HfLaSiOx 的铪基材料 （其中， 各材料依照多元金属组分配比以及化学价不同， 氧原子含量 X可合理调整， 例如可为 1 ~ 6且不限于整数） ， 或是包括 选自 Zr02、 La203、 LaA103、 Ti02、 Y203的稀土基高 Κ介质材料， 或 是包括 Al2〇3 , 或上述材料的复合层； b ) 难熔金属氧化物， 包括但不 限于 NiOx、 WOx、铁基氧化物中的至少一个，铁基氧化物例如 LnFe03、 LnAMnFe06, 其中 Ln为 Y、 Pr、 Nd、 Sm、 Gd、 Tb、 Dy、 Ho等， A 为 Ca、 Sr等； c ) 非晶态氧化物半导体， 例如掺 In的 ZnO基半导体或 其它二元或多元非晶态氧化物半导体，掺 In的 ZnO基半导体优选地包 括 InGaZnO、 InZnO、 HfInZnO TaInZnO、 ZrInZnO、 YInZnO, AlInZnO、 SnlnZnO , 其它二元或多元非晶态氧化物半导体优选地包括 In203、 ZTO、 ITO、 ZnO、 SnOx; 或上述 a、 b、 c材料的组合。 其中， 各个下 标 X依照材料的应力需要而合理配置、 调整， 例如对于13、 C组中的材 料而言， X为 1 ~ 3且不限于整数。
上述金属氧化物与氮化硅的应力机理不同， 通过金属元素与氧元 素以及掺入的其他元素之间的键排列而调整原生的应力， 无需额外的 工艺来去 H 形成悬挂键， 因此避免了高温 cure 以及 UVTP 工艺对于 MOSFET 其他材质的影响， 提高了可靠性。 并且由于金属氧化物材质 的调整可以方便地进行选择性蚀刻， 因此应用于 CMOS制造时， 工艺 较材质均为 SiN 的双应力层结构更为简易， 节省了工序、 降低了制造 成本。
优选地， 在形成金属氧化物 9的同时， 同步（原位）掺入 Co、 Νι、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La等金属元素以调节应力。 优选地， 在沉积第二应力衬层 9之前 和 /或之后， 在第二 MOSFET区域上选择性沉积形成（位于第二应力衬 层 9下方的） 緩冲层和 /或 （位于第二应力衬层 9上方的） 覆盖层 （均 未示出） ， 其材质包括氧化硅、 氮化硅， 以降低界面缺陷并调节应力。 优选地， 沉积第二应力衬层 9之后， 在例如 400 ~ 80(TC下退火， 以改 变调节晶相以及应力， 或者控制成膜工艺条件来调节金属氧化物材质 的晶相以及应力， 其中各工艺参数如上文所述。
参照图 5以及图 3 , 选择性地在第一 MOSFET上形成第一应力衬 层 10, 覆盖了第一 MOSFET的 STI2、 源漏接触金属硅化物 8、 栅极侧 墙 6、 栅极导电层 4。 与上同理， 选择性沉积工艺例如包括， 在整个晶 片上沉积第一应力衬层， 然后光刻 /刻蚀以去除第二 MOSFET上的第一 应力衬层 10 , 仅在第一 MOSFET上留下第一应力衬层 10。 此外， 也可 以先采用光刻胶图形覆盖第二 MOSFET 区域而暴露第一 MOSFET 区 域，沉积第一应力衬层 10之后，去除光刻胶，即使得仅在第一 MOSFET 区域上留下第一应力衬层 10, 且暴露的第二 MOSFET区域上没有第一 应力衬层 10而仅有第二应力衬层 9。第一应力衬层 10的材质与第二应 力衬层 9 类似， 均为上述金属氧化物， 但是通过控制工艺条件使得其 具有与第二应力衬层 9 不同的第一应力， 例如具有压应力。 类似地， 第一应力衬层 10 也釆取与第二应力衬层 9 类似的后续调整应力的措 施， 例如上述掺入金属元素， 或者增加緩沖 /覆盖层， 或者退火、 调节 成膜工艺。
值得注意的是， 虽然本发明实施例列举了第一、 第二 MOSFET上 第一应力衬层 10和第二应力村层 9的具体材料以及形成方法， 但是本 领域技术人员应当知晓可以对此进行合理调整， 例如第一应力衬层 10 具有张应力的第一应力， 而第二应力衬层 9具有压应力的第二应力。
参照图 5以及图 4 , 完成后续工艺。 对于前栅工艺， 在整个器件表 面沉积形成层间介质 （ ILD ) 1 1 并 CMP平坦化， 分别刻蚀 ILD 1 1 以 及第一和 /或第二应力衬层， 形成源漏接触孔以暴露源漏接触金属硅化 物 8 以及栅电极接触区 （未示出） ， 沉积接触金属形成源漏金属塞 12 并 CMP平坦化直至暴露 ILD 1 1。
对于后栅工艺 （未示出） , 在形成第一层 ILD并平坦化后， 移除 假栅堆叠材料 , 填入相对应的栅绝缘层与栅电极材料并平坦化去除栅 极以外的多余部分； 或者仅移除栅电极材料， 填入相对应的栅电极材 料并平坦化去除栅极以外的多余部分。 随后淀积第二层 ILD, 进行源漏 接触孔刻蚀， 穿过两层 ILD与应力衬层暴露接触区， 沉积接触金属形 成源漏金属塞并 CMP平坦化直至暴露 ILD。
最终形成的 MOSFET以及 CMOS器件结构如图 4所示， 以前栅工艺 为例， 包括： 第一 MOSFET; 第二 MOSFET; 第一应力衬层 10, 覆盖了 第一 MOSFET, 具有第一应力； 第二应力衬层 9， 覆盖了第二 MOSFET; 其中，第二应力衬层 9和 /或第一应力衬层 10包括具有高应力的金属氧化 物。
第一和 /或第二 MOSFET还包括： 衬底 1、 衬底 1上的栅极堆叠结构、 栅极堆叠结构两側的栅极侧墙 6、 栅极侧墙 6两侧衬底 1中的源漏区 7， 其中， 栅极堆叠结构包括栅极绝缘层 3、 栅极导电层 4 (以及阻挡层） ， 源漏区 7可为嵌入式应变源漏区 , 源漏区 7沿沟道方向还具有源漏扩展 区 5 , 源漏扩展区 5位于栅极侧墙 6下方， 源漏区 7上具有源漏接触金属 硅化物 8， 源漏金属塞 12穿过 ILD 1 1以及第一应力村层 10、 第二应力衬 层 9与源漏接触金属硅化物 8相接触。 上述各个构件的材质如前迷制造 方法中所述， 在此不再赘述。
此外， 虽然本发明附图中仅显示了平面沟道的 CMOS示意图， 但是 本领域技术人员应当知晓的是本发明的 CMOS结构也可应用于其他例 如立体多栅、 垂直沟道、 纳米线等器件结构。
此外， 虽然本发明附图中显示的器件结构以及形成方法适用于前 栅工艺， 但是本领域技术人员应当知晓本发明的不同应力层结构也适 用于后栅工艺。 例如栅极堆叠结构中包括在后栅工艺过程中刻蚀伪栅 极而形成的栅极沟槽中依次层叠的高 k材料层、 功函数调节层（金属以 及金属氮化物） 以及栅极接触层 （Al、 W、 Cu等导电金属） ， 其中高 k 材料层包围功函数调节层的底面以及侧面， 功函数调节层包围栅极接 触层的底面以及侧面。
此外， 虽然本发明实施例以及附图中以 CMOS制造技术为示例， 但 是金属氧化物的高应力层也可以仅适用于单独的 PMOS或者 NMOS, 因 而本发明的器件结构不限于 CMOS。 并且， 第一 MOSFET与第二 MOSFET类型可以相同也可以不同， 第一应力与第二应力类型（例如张 应力、 压应力） 、 大小 （例如高应力、 氐应力、 零应力） 可以相同或 者不同，依照具体的 MOSFET性能要求而选定， 只要其上覆盖的应力衬 层之一包括金属氧化物。 用金属氧化物制成， ^实际上也可采用其^也材料替代其中某二个 MOSFET上的应力衬层， 例如第一、 第二应力衬层之一为上述金属氧化 物， 另一个则为类金刚石无定形碳 （DLC ) 或氮化硅， 或者应力衬层 为金属氧化物与 DLC、 氮化硅的叠层， 只要应力衬层中至少包括上述 新型的高应力金属氧化物即可。
依照本发明的高应力 CMOS及其制造方法， 采用 CMOS兼容工艺分 别在 PMOS和 NMOS上选择性形成金属氧化物材质的应力层， 有效提升 了沟道区载流子迁移率， 提高了器件性能。
尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人 员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和 等价方式。 此外， 由所公开的教导可做出许多可能适于特定情形或材 料的修改而不脱离本发明范围。 因此， 本发明的目的不在于限定在作 为用于实现本发明的最佳实施方式而公开的特定实施例， 而所公开的 器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

权 利 要 求
1. 一种半导体器件， 包括：
第一 MOSFET;
第二 M0SFET;
第一应力村层， 覆盖了第一 M0SFET, 具有第一应力；
第二应力衬层， 覆盖了第二 MOSFET, 具有第二应力；
其中， 第二应力衬层和 /或第一应力村层包括金属氧化物。
2. 如权利要求 1的半导体器件， 其中， 第一 MOSFET与第二 MOSFET类型不同， 第一应力与第二应力不同。
3. 如权利要求 1的半导体器件， 其中， 金属氧化物包括高 k材料、 难熔金属氧化物、 非晶态氧化物半导体中的至少一个。
4. 如权利要求 3的半导体器件， 其中， 高 k材料， 包括选自 Hf02、 HfSiOx、 HfSiON、 HfA10x、 HfTaOx、 HfLaOx、 HfAlSiOx、 HfLaSiOx 的铪基材料， 或是包括选自 Zr02、 La203、 LaA103、 Ti02、 Y203的稀土 基高 K介质材料， 或是包括 A1203 , 或上述材料的复合层。
5. 如权利要求 3的半导体器件，其中，难熔金属氧化物， 包括 NiOx、 W0X、 铁基氧化物中的至少一个。
6. 如权利要求 3的半导体器件， 其中， 非晶态氧化物半导体包括掺 In的 Zn〇基半导体、或其它二元或多元非晶态氧化物半导体，掺 In的 ZnO 基半导体包括 InGaZnO、InZnO、HflnZnO、TaInZnO、 ZrInZnO、 YInZnO、 Α1ΙηΖηΟ、 SnlnZnO中的至少一个， 其它二元或多元非晶态氧化物半导 体包括 ln203、 ZT0、 IT0、 ZnO、 SnOx中的至少一个。
7. 如权利要求 1的半导体器件， 其中， 第一应力衬层和 /或第二应 力衬层下方包括緩沖层， 或者第一应力衬层和 /或第二应力衬层上方包
• ^舌
8. 如权利要求 7的半导体器件， 其中， 緩沖层和 /或覆盖层包括氧 化硅、 氮化硅中的至少一个。
9. 一种半导体器件制造方法， 包括以下步骤：
形成第一 MOSFET和第二 MOSFET;
选择性地在第二 MOSFET上形成第二应力衬层， 具有第二应力； 选择性地在第一 MOSFET上形成第一应力衬层， 具有第一应力； 完成后续工艺；
其中， 第二应力衬层和 /或第一应力衬层包括金属氧化物。
10. 如权利要求 9的半导体器件制造方法， 其中， 第一 MOSFET与 第二 MOSFET类型不同， 第一应力与第二应力不同。
1 1. 如权利要求 9的半导体器件制造方法， 其中， 金属氧化物包括 高 k材料、 难熔金属氧化物、 非晶态氧化物半导体中的至少一个。
12. 如权利要求 1 1的半导体器件制造方法， 其中， 高 k材料， 包括 选自動 2、 HfSiOx、 HfSiON、 HfA10x、 HfTaOx、 HfLaOx、 HfAlSiOx、 HfLaSiOx的铪基材料， 或是包括选自 Zr02、 La203、 LaA103、 Ti02、 Y203 的稀土基高 K介质材料， 或是包括 A1203， 或上述材料的复合层。
13. 如权利要求 1 1的半导体器件制造方法，其中，难熔金属氧化物， 包括 NiOx、 WOx、 铁基氧化物中的至少一个。
14. 如权利要求 1 1的半导体器件制造方法， 其中， 非晶态氧化物半 导体包括掺 In的 ZnO基半导体、 或其它二元或多元非晶态氧化物半导 体， 掺 In的 ZnO基半导体包括 InGaZnO、 InZnO、 HfInZnO、 TaInZnO、 ZrInZnO、 YInZnO> AlInZn〇、 SnlnZnO中的至少一个， 其它二元或多 元非晶态氧化物半导体包括 ln203、 ZTO、 ITO、 ZnO、 SnOx中的至少一 个。
15. 如权利要求 9的半导体器件制造方法， 其中， 第一应力衬层和 / 或第二应力衬层下方包括緩沖层， 或者第一应力衬层和 /或第二应力衬 层上方包括覆盖层。
16. 如权利要求 15的半导体器件制造方法， 其中， 緩沖层和 /或覆 盖层包括氧化硅、 氮化硅中的至少一个。
17. 如权利要求 9的半导体器件制造方法， 其中， 通过退火、 成膜 工艺条件改变来调节应力衬层的晶相与应力。
18. 如权利要求 9的半导体器件制造方法， 其中， 选择性形成第一 或第二应力衬层的步骤包括，在第一 MOSFET和第二 MOSFET上沉积第 一或第二应力衬层， 光刻 /刻蚀去除第一 MOSFET上的第二应力衬层， 或者光刻 /刻蚀去除第二 MOSFET上的第一应力衬层。
19. 如权利要求 9的半导体器件制造方法， 其中， 选择性形成第一 或第二应力衬层的步骤包括， 采用光刻胶图形覆盖第一或第二 MOSFET, 在暴露的区域上沉积第一或第二应力衬层， 去除光刻胶。
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