WO2013006989A1 - 一种全硅化金属栅体硅多栅鳍型场效应晶体管的制备方法 - Google Patents

一种全硅化金属栅体硅多栅鳍型场效应晶体管的制备方法 Download PDF

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forming
metal
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周华杰
徐秋霞
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中国科学院微电子研究所
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the invention belongs to the technical field of semiconductors, and in particular relates to a method for preparing a fully silicided metal gate silicon multi-gate fin field effect transistor.
  • CMOS devices As the IC industry continues to move forward in accordance with Moore's Law, the feature size of CMOS devices continues to shrink, and planar silicon CMOS devices face severe challenges. In order to overcome these problems, it is necessary to find solutions from new materials, new processes, new structures and so on.
  • metal gate electrode technology is a very important technology.
  • the use of metal gate electrodes can fundamentally eliminate the polysilicon gate depletion effect and the boron (B) penetration effect of P-type field effect transistors, while achieving very low The gate layer resistance of the gate.
  • B boron
  • fully silicided metal gate technology is a relatively simple metal gate preparation method and has good compatibility with CMOS technology.
  • the FinFET structure is considered to be one of the new structural devices most likely to replace planar silicon CMOS devices, and has become a hot spot in international research.
  • the FinFET structure is mainly divided into SOI FinFET and Bulk FinFET.
  • SOI FinFET has the disadvantages of high preparation cost, poor heat dissipation, floating body effect and self-heating effect.
  • the researchers began to study the use of bulk silicon substrates to prepare FinFET devices, namely Bulk FinFETs.
  • the object of the present invention is to provide a new, easy to integrate, fully-siliconized metal gate silicon multi-gate fin field effect transistor with good compatibility with a planar CMOS process, which can overcome the conventional polysilicon gate electrode material and planar CMOS.
  • the problem with the device includes: forming fins on a semiconductor substrate; forming a gate stack structure on top and sides of the fins; forming a source in fins on both sides of the gate stack structure / Leakage extension structure; source I drain structure is formed on both sides of the source/drain extension; source/drain regions are silicided; fully silicided metal gate electrode is formed; contact and metallization.
  • the step of forming a fin on the semiconductor substrate comprises: forming a protective dielectric layer on the semiconductor substrate; etching the dielectric layer and the semiconductor substrate to embed the semiconductor substrate to form at least two four-slots, Fins are formed between the W grooves; an isolation dielectric layer is deposited on the semiconductor substrate and fins isolated from each other are formed by chemical mechanical polishing (CMP) and a etch back process.
  • CMP chemical mechanical polishing
  • the protective dielectric layer comprises SiO 2 , TEOS or Si 3 N 4 .
  • the fin has a width of 10-60 nm.
  • the step of depositing an isolation dielectric layer on the semiconductor substrate and forming the bottom isolation fins by CMP and etch back process comprises: forming an isolation dielectric layer on the semiconductor substrate; CMP isolation dielectric layer to The protective dielectric layer on the top of the fin is exposed; the upper dielectric layer is etched back to the upper half of the fin, while a portion of the isolation dielectric layer is left at the bottom of the recess such that the lower half of the fin is isolated from the other fins by the isolation dielectric layer open.
  • the portion of the remaining spacer dielectric layer has a thickness of 50-200 nm.
  • the step of forming the gate stack structure on the top and the side of the fin comprises: forming a gate dielectric layer, a polysilicon gate electrode material and a hard mask layer on the top and sides of the fin; lithography, etching to form a gate electrode stack structure.
  • the hard mask layer comprises TEOS or Si 3 N 4 .
  • the method for forming the source/drain extension structure in the fins on both sides of the gate stack structure comprises: forming a primary sidewall on both sides of the fin; performing oblique ion implantation, pre-amorphization implantation, and low energy ions Injection is performed to form source/drain extension regions in the fins.
  • the step of forming the source/drain structure on both sides of the source/drain extension region comprises: forming a secondary spacer on both sides of the primary sidewall; source/drain ion implantation; and forming a source/drain doping region.
  • the step of forming a fully silicided metal gate electrode comprises: depositing an interlayer dielectric and CMP to a hard mask layer on top of the polysilicon gate electrode; removing a hard mask layer on top of the polysilicon gate electrode; converting the polysilicon gate electrode It is a fully silicided metal gate electrode.
  • the step of converting the polysilicon gate electrode into the fully silicided metal gate electrode comprises: depositing a metal layer; using a first rapid thermal annealing to react most of the polysilicon gate electrode with the metal to form a metal silicide; Residual metal; use the second fast Rapid thermal annealing converts the polysilicon gate electrode into a metal silicide gate electrode.
  • the metal layer comprises Ni, Co, Ti, W, Pt, Ir, and the like.
  • the step of using the first rapid thermal annealing to react most of the polysilicon gate electrode with the metal to form a metal silicide most of the polysilicon gate electrode reacts with the metal to form a metal silicide, and is close to the gate dielectric material. There is still a small portion of the polysilicon gate electrode left that does not form silicide.
  • the remaining polysilicon gate electrode reacts with the metal to form a silicide, so that the entire polysilicon gate electrode is completely converted into Metal silicide gate electrode.
  • the semiconductor substrate is a bulk silicon substrate.
  • the method for providing a fully silicided metal gate silicon multi-gate fin field effect transistor overcomes the polysilicon depletion effect of the polysilicon gate electrode material, and the boron (B) penetration effect of the P-type field effect transistor , at the same time obtaining very low gate sheet resistance;
  • the method for preparing a fully silicided metal gate silicon multi-gate fin field effect transistor provided by the invention is simple and feasible, easy to integrate, and compatible with a planar CMOS process, and is easy to implement.
  • 1-2, 3A-3B, 4A-4C, 5, 6A-6B, 7-10 illustrate corresponding processes in a process for fabricating a fully silicided metal gate silicon multi-gate fin field effect transistor in accordance with an embodiment of the present invention.
  • FIG. 1 A schematic diagram of a layer structure in accordance with an embodiment of the present invention is shown in the accompanying drawings.
  • the figures are not drawn to scale, and some details are exaggerated for clarity and some details may be omitted.
  • the various regions, the shapes of the layers, and the relative sizes and positional relationships between the figures are merely exemplary, and may vary in practice due to manufacturing tolerances or technical limitations, and those skilled in the art will It is desirable to additionally design regions/layers having different shapes, sizes, relative positions.
  • a shallow trench isolation (STI, Shallow Trench Isolation) 102 is formed on a semiconductor substrate 101.
  • the semiconductor substrate 101 may be a substrate material commonly used in the field of semiconductor fabrication, and for the embodiment of the present invention, a bulk Si substrate is preferably employed.
  • a protective dielectric layer 103 is formed on the semiconductor substrate 101.
  • the protective dielectric layer 103 may include: SiO 2 , TEOS, Si 3 N 4 or other dielectric material, preferably Si0 2 in the embodiment of the present invention, which may be formed by thermal growth, having a thickness of about 30-70 nm, the medium Layer 103 can effectively protect subsequently formed fins during subsequent etching processes.
  • Fig. 3A shows a schematic view along the surface of the semiconductor substrate 101
  • Fig. 3B is a cross-sectional view taken along line AA' of Fig. 3A.
  • the substrate 101 is etched to be embedded in the semiconductor substrate 101 to form at least two four grooves 104. Only two grooves are shown in the figures, and it will be apparent to those skilled in the art that there may be any number of grooves.
  • the method of etching the recess 104 may be, for example, exposing a positive resist with an electron beam and forming a steep width of about 100-400 nm*100-400 nm and a pitch of 10 - 60 nm by reactive ion etching.
  • Adjacent groove 104 Adjacent groove 104.
  • the shape of the groove is merely an example, and the present invention is not limited thereto.
  • Fins 105 are formed between the grooves, and the fins 105 are also referred to as silicon islands.
  • the width of the fins can be selected according to actual needs, for example, 10-60 nm.
  • an isolation dielectric layer 106 is formed over the semiconductor substrate. Specifically, first, as shown in FIG. 4A, a layer of isolation dielectric 106 is deposited over the semiconductor substrate.
  • the isolation dielectric layer 106 may include: Si0 2 , TEOS, low temperature oxide (LTO, low temperature oxide), or other dielectric materials, in the embodiment of the present invention is preferably of TEOS, may be formed by chemical vapor deposition (CVD), a thickness of about 2 5 0-500nm.
  • CVD chemical vapor deposition
  • the isolation dielectric layer 106 is thinned to the protective dielectric layer 103 on top of the fins 105 using a CMP process.
  • FIG. 4B the isolation dielectric layer 106 is thinned to the protective dielectric layer 103 on top of the fins 105 using a CMP process.
  • the isolation dielectric layer 106 is etched such that a portion of the fin 105 is partially exposed, while a portion of the isolation dielectric layer 106 is retained at the bottom of the recess 104 to a thickness of 50-200 nm.
  • the isolation dielectric layer 106 can isolate adjacent fin bottoms from each other while suppressing the opening of the bottom parasitic transistor, thereby reducing the leakage current and parasitic capacitance of the device and improving the performance of the device.
  • the protective dielectric layer 103 on top of the fins 105 is simultaneously removed during the etch back process.
  • a gate dielectric layer material 107 and a polysilicon gate electrode material 108, a hard mask 109 are formed over the entire substrate; and then a gate electrode stack structure is formed by etching.
  • the gate dielectric layer material 107 may be a common gate dielectric material, such as SiO 2 , or other high-k dielectric materials such as SiON and HfA10N, HfTaON, HfSiON, A1 2 0 3, etc., which are preferred in the embodiments of the present invention.
  • HfSiON can be formed by low pressure chemical vapor deposition, metal organic chemical vapor deposition or atomic layer deposition.
  • the equivalent oxide thickness of the gate shield is 5 to 50 A.
  • the polysilicon gate electrode material 108 may be formed by a low pressure chemical vapor deposition (LPCVD) method and may have a thickness of 1000 to 5000 ⁇ .
  • the hard mask layer 109 includes TEOS or Si 3 N 4 .
  • the hard mask layer 109 has the following effects: First, the polysilicon gate electrode 108 is not reacted with the metal layer 1 15 to form a silicide during a subsequent source-drain silicide process; secondly, effective protection in a subsequent CMP process The polysilicon gate electrode 108 is not destroyed.
  • Fig. 6A shows a schematic view along the surface of the semiconductor substrate 101
  • Fig. 6B is a cross-sectional view taken along line AA' of Fig. 6A.
  • a dielectric layer is first deposited and etched to form a primary spacer 1 10; then a tilt ion implantation, a pre-amorphization implant, and low energy ion implantation are performed to form source/drain extensions 11 11 in the fins.
  • a dielectric layer is deposited and etched to form a secondary sidewall 126, and ion implantation is performed to form a source/drain doping region 133.
  • source and drain silicide are formed. The process of forming source and drain silicide is referred to conventional techniques and will not be described herein.
  • an interlayer dielectric layer 115 is deposited on the semiconductor substrate and CMP is exposed to the top of the polysilicon gate electrode 108.
  • the hard mask layer 109 is removed.
  • a fully silicided metal gate electrode is formed. Specifically, first, As shown in FIG. 9, a metal layer 116 is deposited over the semiconductor substrate. The metal layer 116 includes a metal material such as Ni, Co, Ti, W, Pt, Ir. Then, as shown in FIG. 10, the polysilicon gate electrode 108 is reacted with the metal layer 116 to form a fully silicided metal gate electrode 117. Specifically, first, a first rapid thermal anneal is used to cause most of the polysilicon gate electrode 108 to react with the metal layer 116 to form a metal silicide, while a small portion of the polysilicon gate electrode remains in the vicinity of the gate dielectric material without silicide formation. Next, the unreacted metal is removed. Then, the remaining polysilicon gate electrode 108 is reacted with the metal 116 by a second rapid thermal anneal to completely convert the entire polysilicon gate electrode 108 into the metal silicide gate electrode 117.
  • a first rapid thermal anneal is used to
  • metallization forms an interconnect structure that leads the electrodes out.
  • the formation of metallization can be referred to conventional techniques and will not be described again here.
  • embodiments of the present invention enable the fabrication of fully silicided metal gate silicon multi-gate fin field effect transistors on bulk silicon substrates.
  • the method adopts a traditional quasi-plane-based top-down process, which is simple and feasible to prepare, has good compatibility with CMOS planar process, and is easy to integrate.
  • 101 Si substrate; 102, STI isolation; 103, protective dielectric layer; 104, recess structure; 105, fin; 106, isolation dielectric layer; 107, gate dielectric layer; 108, polysilicon gate electrode; 109, hard mask 110, primary side wall; 111, source/drain extension; 112, secondary spacer; 113, source-drain doping; 114, source-drain silicide; 115, interlayer dielectric; 116, metal layer 117, fully silicided metal gate electrode.

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Abstract

提供一种全硅化金属栅体硅多栅鳍型场效应晶体管的制备方法，包括：在半导体衬底（101）上形成鳍片；在该鳍片的顶部及侧面形成栅堆叠结构；在该栅堆叠结构两侧的鳍片中形成源/漏延伸区结构（111）；在源/漏延伸区结构（111）两侧形成源/漏结构（113）；源/漏区硅化；形成全硅化金属栅电极（117）；接触和金属化。该方法消除了绝缘体上半导体（SOI）器件存在的自加热效应和浮体效应，克服了多晶硅栅电极存在的多晶硅耗尽效应、硼穿透效应、串联电阻大等缺点；与互补金属氧化物半导体（CMOS）平面工艺良好兼容、易于集成。

Description

一种全硅化金属栅体硅多栅鳍型场效应晶体管的制备方法 优先权要求
本申请要求了 2011年 7月 8日提交的、申请号为 201 110190699.9、 发明名称为 "一种全硅化金属栅体硅多栅鳍型场效应晶体管的制备方 法" 的中国专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明属于半导体技术领域， 尤其涉及一种全硅化金属栅体硅多 栅鳍型场效应晶体管的制备方法。
背景技术
随着集成电路产业按照 Moore定律持续向前发展， CMOS器件的 特征尺寸持续缩小， 平面体硅 CMOS结构器件遇到了严峻的挑战。 为 了克服这些问题， 需要从新材料、 新工艺、 新结构等多方面寻找解决 方案。
在新材料领域， 金属栅电极技术是一种十分重要的技术， 采用金 属栅电极能够从根本上消除多晶硅栅耗尽效应和 P型场效应晶体管的 硼（B )穿透效应， 同时获得非常低的栅极薄层电阻。 在各类金属栅制 备方法中， 全硅化金属栅技术是一种比较简单的金属栅制备方法， 并 与 CMOS工艺具有很好的兼容性。
在新结构领域， 鳍型场效应晶体管 （FinFET ) 结构被认为是最有 可能替代平面体硅 CMOS器件的新结构器件之一， 成为国际研究的热 点。 FinFET结构主要分为 SOI FinFET和 Bulk FinFET。但是 SOI FinFET 存在制备成本高， 散热性差， 存在浮体效应和自加热效应等缺点。 为 了克服 SOI FinFET存在的问题， 研究人员开始研究采用体硅衬底来制 备 FinFET器件， 即 Bulk FinFET。
为了克服传统的平面体硅 CMOS结构器件遇到的问题， 推动集成 电路产业继续向前飞速发展， 需要在新材料、 新工艺、 新结构领域进 一步开展研究工作， 这对于半导体产业的发展具有深远意义。
发明内容
本发明目的在于提供一种新的、 易于集成的、 与平面 CMOS工艺 兼容性好的全硅化金属栅体硅多栅鳍型场效应晶体管的制备方法， 能 够克服传统的多晶硅栅电极材料及平面 CMOS器件存在的问题。 为了实现上述目的， 本发明的主要步骤包括： 在半导体衬底上形 成鳍片； 在所述鳍片的顶部及侧面形成栅堆叠结构； 在所述栅堆叠结 构两侧的鳍片中形成源 /漏延伸区结构；在源 /漏延伸区两侧形成源 I漏结 构； 源 /漏区硅化； 形成全硅化金属栅电极； 接触和金属化。
优选地， 在半导体衬底上形成鳍片的步骤包括： 在半导体衬底上 形成保护介质层； 刻蚀所述介质层及半导体村底以嵌入所述半导体衬 底形成至少两个四槽， 所述 W槽之间形成鳍片； 在半导体衬底上淀积 隔离介质层并采用化学机械抛光 （CMP ) 及回刻工艺形成底部彼此隔 离的鳍片。
优选地， 所述保护介质层包括 Si02、 TEOS或 Si3N4。
优选地， 所述鳍片的宽度为 10-60nm。
优选地， 所述在半导体衬底上淀积隔离介质层并采用 CMP及回刻 工艺形成底部彼此隔离的鳍片的步骤包括： 在所述半导体衬底上形成 隔离介质层； CMP隔离介质层至鳍片顶部的保护介质层露出； 回刻隔 离介质层至鳍片的上半部分露出， 同时在凹槽底部保留一部分隔离介 质层使得鳍片的下半部分通过隔离介质层与其它鳍片彼此隔离开。
优选地， 所述保留的一部分隔离介质层的厚度为 50-200nm。
优选地， 所述鳍片的顶部和侧面形成栅堆叠结构的步骤包括： 在 鳍片的顶部和侧面形成栅介质层， 多晶硅栅电极材料及硬掩膜层； 光 刻、 刻蚀形成栅电极堆叠结构。
优选地， 所述硬掩膜层包括 TEOS或 Si3N4。
优选地， 在所述栅堆叠结构两侧的鳍片中形成源 /漏延伸区结构的 方法包括： 在鳍片的两侧形成一次侧墙； 进行倾角离子注入、 预非晶 化注入和低能离子注入， 以在所述鳍片中形成源 /漏延伸区。
优选地， 所述在源 /漏延伸区两侧形成源 /漏结构步骤包括： 在一次 侧墙两側形成二次侧墙； 源漏离子注入； 激活形成源漏掺杂区。
优选地， 所述形成全硅化金属栅电极的步骤包括： 淀积层间介质 并 CMP至多晶硅栅电极顶部的硬掩膜层露出； 去除多晶硅栅电极顶部 的硬掩膜层； 将多晶硅栅电极转换为全硅化金属栅电极。
优选地， 所述将多晶硅栅电极转换为全硅化金属栅电极的步骤包 括： 淀积金属层； 采用第一次快速热退火使大部分多晶硅栅电极与金 属反应生成金属硅化物； 选择去除未反应的剩余金属； 采用第二次快 速热退火使多晶硅栅电极全部转变为金属硅化物栅电极。
优选地， 所述金属层包括 Ni， Co, Ti, W, Pt, Ir等。
优选地， 所迷采用第一次快速热退火使大部分多晶硅栅电极与金 属反应生成金属硅化物的步骤中， 大部分多晶硅栅电极与金属发生反 应生成金属硅化物， 而在靠近栅介质材料的附近仍留有一小部分多晶 硅栅电极没有生成硅化物。
优选地， 所述采用第二次快速热退火使多晶硅栅电极全部转变为 金属硅化物栅电极的步骤中， 剩余的多晶硅栅电极与金属发生反应生 成硅化物， 从而是整个多晶硅栅电极全部转变为金属硅化物栅电极。
在本发明的优选实施例， 所述半导体衬底为体硅衬底。
从上述技术方案可以看出， 本发明有以下有益效果：
1、 本发明提供的这种制备全硅化金属栅体硅多栅鳍型场效应晶体 管的方法， 在体硅衬底上实现了鳍型场效应晶体管器件的制备， 克服 了 SOI FinFET器件存在的自加热效应和浮体效应， 降低了制备成本；
2、 本发明提供的这种全硅化金属栅体硅多栅鳍型场效应晶体管的 方法， 克服了多晶硅栅电极材料存在的多晶硅耗尽效应， P型场效应晶 体管的硼 （B ) 穿透效应， 同时获得非常低的栅极薄层电阻；
3、 本发明提供的这种制备全硅化金属栅体硅多栅鳍型场效应晶体 管的方法， 制备工艺简单可行， 易于集成， 与平面 CMOS工艺兼容性 好， 易于实现。
附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其 他目的、 特征和优点将更为清楚， 在附图中：
图 1-2、 3A-3B、 4A-4C、 5、 6A-6B、 7-10示出了根据本发明实施 例的方法制备全硅化金属栅体硅多栅鳍型场效应晶体管的流程中对应 的各结构剖面图。
应当注意的是， 本说明书附图并非按照比例绘制， 而仅为示意性 的目的， 因此， 不应被理解为对本发明范围的任何限制和约束。 在附 图中， 相似的组成部分以相似的附图标号标识。
具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理 解， 这些描述只是示例性的， 而并非要限制本发明的范围。 此外， 在 以下说明中， 省略了对公知结构和技术的描述， 以避免不必要地混淆 本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。 这些图并非 是按比例绘制的， 其中为了清楚的目的， 放大了某些细节， 并且可能 省略了某些细节。 图中所示出的各种区域、 层的形状以及它们之间的 相对大小、 位置关系仅是示例性的， 实际中可能由于制造公差或技术 限制而有所偏差， 并且本领域技术人员根据实际所需可以另外设计具 有不同形状、 大小、 相对位置的区域 /层。
图 1-2、 3A-3B、 4A-4C 5、 6A-6B、 7-10详细示出了根据本发明 实施例制备全硅化金属栅体硅多栅鳍型场效应晶体管的各步骤对应的 结构剖面图。 以下， 将参照这些附图来对根据本发明实施例的各个步 骤予以详细说明。
首先参考图 1 ,在半导体衬底 101上形成浅沟槽隔离（ STI， Shallow Trench Isolation ) 102。 具体地， 所述半导体衬底 101可以是半导体制 造领域中常用的衬底材料， 对于本发明的实施例， 优选采用体 Si衬底。
接着如图 2所示， 在半导体衬底 101上形成保护介质层 103。 所述 保护介质层 103可以包括： Si02、 TEOS、 Si3N4或其他介质材料， 在本 发明的实施例中优选为 Si02，可以通过热生长形成，厚度约为 30-70nm , 该介质层 103 可以在后续的刻蚀过程中能够有效地保护后续形成的鳍 片。
图 3A示出了沿半导体衬底 101表面的示意图， 图 3B为图 3A中 AA' 方向的剖视图。 如图 3A、 3B所示， 对所述衬底 101进行刻蚀以 嵌入半导体衬底 101 中形成至少两个四槽 104。 图中仅示出两个凹槽， 对于本领域的普通技术人员来说， 可知可以有任意多的凹槽。 刻蚀形 成所述凹槽 104 的方法例如可以是： 采用电子束曝光正性抗蚀剂并用 反应离子刻蚀形成陡直的宽度约为 100-400nm*100-400nm、 间距为 10 - 60nm的两相邻凹槽 104。 凹槽的形状只是示例， 本发明对此不做限 制。 在凹槽之间形成了鳍片 105 , 所述鳍片 105 也称为硅岛 （Silicon Island ) , 鳍片的宽度可以根据实际需要选择， 例如 10-60nm。
接着如图 4A, 4B, 4C所示，在半导体衬底上形成隔离介质层 106。 具体地， 首先如图 4A所示，在半导体衬底上淀积一层隔离介质层 106。 所述隔离介质层 106可以包括： Si02、 TEOS、 低温氧化物（LTO, low temperature oxide )或其他介质材料，在本发明的实施例中优选为 TEOS, 可以通过化学气相淀积 （CVD ) 形成， 厚度约为 250-500nm。 接着如 图 4B所示， 采用 CMP工艺将隔离介质层 106减薄至鳍片 105顶部的 保护介质层 103。 最后， 如图 4C所示， 回刻隔离介质层 106 , 使得鳍 片 105上部分露出， 而在凹槽 104底部保留一部分隔离介质层 106 , 其 厚度为 50-200nm。 该隔离介质层 106可以将邻近的鳍片底部彼此隔离 开， 同时能够抑制底部寄生晶体管的开启， 有利于降低器件的泄漏电 流和寄生电容， 提高器件的性能。 回刻的过程中同时将鳍片 105 顶部 的保护介质层 103去除。
接着如图 5所示， 在整个衬底上形成栅介质层材料 107和多晶硅 栅电极材料 108, 硬掩膜 109; 然后刻蚀形成栅电极堆叠结构。 所述栅 介质层材料 107可以是普通栅介质材料， 例如 Si02 , 或者是其他的高 k 介质材料， 例如 SiON和 HfA10N、 HfTaON, HfSiON、 A1203等， 在本 发明地实施例中优选 HfSiON, 可通过低压化学气相沉积、 金属有机化 学气相沉积或者原子层淀积等方法形成，栅介盾的等效氧化层厚度为 5 至 50 A。 所述多晶硅栅电极材料 108 可采用低压化学气相淀积 ( LPCVD )方法形成，厚度可选为 1000至 5000 A。所述硬掩膜层 109， 包括 TEOS或 Si3N4。 该硬掩膜层 109具有以下作用： 首先， 在后面的 源漏硅化物工艺过程中保护多晶硅栅电极 108不与金属层 1 15反应形 成硅化物； 其次， 在后续的 CMP工艺过程中有效的保护多晶硅栅电极 108不被破坏。
接着， 如图 6A和 6B所示在栅堆叠两側的半导体村底中形成源漏 结构。 图 6A示出了沿半导体衬底 101表面的示意图， 图 6B为图 6A 中 AA' 方向的剖视图。 具体地， 首先淀积介质层并刻蚀形成一次侧墙 1 10; 然后进行倾角离子注入、 预非晶化注入和低能离子注入， 以在所 述鳍片中形成源 /漏延伸区 1 11。 接着再淀积介质层并刻蚀形成二次侧 墙 1 12， 进行离子注入， 形成源漏掺杂区 1 13。 最后形成源漏硅化物。 形成源漏硅化物的工艺参照常规技术， 这里不再赘述。
接着， 如图 7所示， 在半导体衬底上淀积层间介质层 115并 CMP 至多晶硅栅电极 108顶部的硬掩膜层 109露出。
然后， 如图 8所示， 去除硬掩膜层 109。
接着， 如图 9和 10所示， 形成全硅化金属栅电极。 具体地， 首先， 如图 9所示， 在半导体衬底上淀积一层金属层 116。 所述金属层 116包 括 Ni, Co, Ti, W, Pt, Ir等金属材料。 然后， 如图 10所示， 使多晶 硅栅电极 108与金属层 116反应， 从而形成全硅化金属栅电极 117。 具 体地， 首先， 采用第一次快速热退火使大部分多晶硅栅电极 108 与金 属层 116反应生成金属硅化物， 而在靠近栅介质材料的附近仍留有一 小部分多晶硅栅电极没有生成硅化物。 接着， 去除未反应的金属。 然 后， 采用第二次快速热退火使剩余的多晶硅栅电极 108与金属 116反 应， 使整个多晶硅栅电极 108全部转变为金属硅化物栅电极 117。
最后， 金属化形成互连结构将电极引出。 金属化的形成可以参照 常规技术， 这里不再赘述。
此外， 本发明的实施例能够在体硅衬底上实现了全硅化金属栅体 硅多栅鳍型场效应晶体管的制备。 该方法采用传统的基于准平面的自 顶向下工艺， 制备工艺简单可行， 与 CMOS平面工艺具有良好的兼容 性， 并且易于集成。
在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出 详细的说明。 但是本领域技术人员应当理解， 可以通过现有技术中的 各种手段， 来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法并不完全相同的方 法。
以上参照本发明的实施例对本发明予以了说明。 但是， 这些实施 例仅仅是为了说明的目的， 而并非为了限制本发明的范围。 本发明的 范围由所附权利要求及其等价物限定。 不脱离本发明的范围， 本领域 技术人员可以做出多种替换和修改， 这些替换和修改都应落在本发明 的范围之内。
附图标记说明：
101, Si衬底； 102, STI隔离； 103， 保护介质层； 104, 凹槽结构； 105, 鳍片； 106, 隔离介质层； 107, 栅介质层； 108, 多晶硅栅电极； 109, 硬掩膜层； 110， 一次側墙； 111, 源 /漏延伸区； 112, 二次侧墙； 113， 源漏掺杂区； 114, 源漏硅化物； 115, 层间介质层； 116， 金属 层； 117, 全硅化金属栅电极。

Claims

权 利 要 求
1. 一种全硅化金属栅体硅多栅鳍型场效应晶体管的制备方法， 包 括：
在半导体衬底上形成鳍片；
在所述鳍片的顶部及侧面形成栅堆叠结构；
在所述栅堆叠结构两侧的鳍片中形成源 /漏延伸区结构；
在源 /漏延伸区两侧形成源 I漏结构；
源 /漏区娃化；
形成全硅化金属栅电极；
接触和金属化。
2. 根据权利要求 1 所述的方法， 其中， 在半导体衬底上形成鳍片 的步骤包括：
在半导体衬底上形成保护介质层；
刻蚀所述保护介质层及半导体衬底， 以嵌入所述半导体衬底形成 至少两个凹槽， 所述凹槽之间形成鳍片；
在半导体衬底上淀积隔离介盾层并采用化学机械抛光 （CMP ) 及 回刻工艺形成底部彼此隔离的鳍片。
3. 根据权利要求 2所述的方法， 其中， 所述保护介质层包括 Si02、 TEOS或 Si3N4。
4. 根据权利要求 2所述的方法，其中，所述鳍片的宽度为 10-60nm。
5. 根据权利要求 2所述的方法， 其中， 所述在半导体衬底上淀积 隔离介质层并采用 CMP及回刻工艺形成底部彼此隔离的鳍片的步骤包 括：
在所述半导体衬底上形成隔离介质层；
CMP隔离介质层至鳍片顶部的保护介质层露出；
回刻隔离介质层至鳍片的上半部分露出， 同时在凹槽底部保留一 部分隔离介质层使得鳍片的下半部分通过隔离介质层与其它鳍片彼此
6. 根据权利要求 5所述的方法， 其中， 所述保留的一部分隔离介 质层的厚度为 50-200nm。
7. 根据权利要求 1 所述的方法， 所述鳍片的顶部及侧面形成栅堆 叠结构的步骤包括：
在鳍片的顶部和側面形成栅介质层， 多晶硅栅电极材料及硬掩膜 层；
光刻、 刻蚀形成栅电极堆叠结构。
8. 根据权利要求 7所述的方法，所述硬掩膜层包括 TEOS或 Si3N4。
9. 根据权利要求 1 所述的方法， 在所述栅堆叠结构两側的鳍片中 形成源 /漏延伸区结构的方法包括：
在鳍片的两侧形成一次侧墙；
进行倾角离子注入、 预非晶化注入和低能离子注入， 以在所述鳍 片中形成源 /漏延伸区。
10. 根据权利要求 9所述的方法， 所述在源 /漏延伸区两侧形成源 / 漏结构步骤包括：
在一次側墙两侧形成二次侧墙；
源漏离子注入；
激活形成源漏掺杂区。
11. 根据权利要求 7所述的方法，所述形成全硅化金属栅电极的步 骤包括：
淀积层间介质层并 CMP至多晶硅栅电极顶部的硬掩膜层露出； 去除多晶硅栅电极顶部的硬掩膜层；
将多晶硅栅电极转换为全硅化金属栅电极。
12. 根据权利要求 11 所述的方法， 所述将多晶硅栅电极转换为全 硅化金属栅电极的步骤包括：
淀积金属层；
采用第一次快速热退火使大部分多晶硅栅电极与金属反应生成金 属硅化物；
选择去除未反应的剩余金属；
采用第二次快速热退火使多晶硅栅电极全部转变为金属硅化物栅 电极。
13. 根据权利要求 12， 所述金属层包括 Ni, Co, Ti, W, Pt或 Ir。
14. 根据权利要求 12, 所述采用笫一次快速热退火使大部分多晶 硅栅电极与金属反应生成金属硅化物的步骤中， 大部分多晶硅栅电极 与金属发生反应生成金属硅化物， 而在靠近栅介质材料的附近仍留有 一小部分多晶硅栅电极没有生成硅化物。
15. 根据权利要求 12， 所述采用第二次快速热退火使多晶硅栅电 极全部转变为金属硅化物栅电极的步骤中， 剩余的多晶硅栅电极与金 属发生反应生成硅化物， 从而使整个多晶硅栅电极全部转变为金属硅 化物栅电极。
16. 根据权利要求 1至 15 中任一项所述的方法， 其中， 所述半导 体衬底为体硅衬底。
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