WO2013044430A1 - 制作鳍式场效应晶体管的方法以及由此形成的半导体结构 - Google Patents

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WO2013044430A1
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fin structure
forming
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朱慧珑
骆志炯
尹海洲
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中国科学院微电子研究所
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Definitions

  • the present invention relates to the field of semiconductors, and more particularly to a method of fabricating a FinFET (Fin Field Effect Transistor) and a semiconductor structure formed thereby.
  • FinFET Fin Field Effect Transistor
  • planar CMOS transistors As the semiconductor industry moves toward the 22nm technology node, some manufacturers have begun to consider how to transition from planar CMOS transistors to three-dimensional (3D) FinFET device structures. Compared to planar transistors, FinFET devices improve channel control, thereby reducing short channel effects.
  • the gate of the planar transistor is located directly above the channel, while the gate of the FinFET device surrounds the channel on two or three sides, and the channel can be electrostatically controlled from either side or three sides.
  • the disclosed structures and methods use conventional bulk wafers to make FinFE butyl.
  • the FinFET of the present invention has a good performance for controlling the leakage of the device width and the threshold below the FinFET fabricated using SOI.
  • a method of fabricating a fin (Fin) field effect transistor comprising: providing a semiconductor substrate, a SiGe layer on the semiconductor substrate, and the SiGe layer a Si layer thereon, wherein the SiGe layer is lattice matched with the substrate; patterning the Si layer and the SiGe layer to form a Fin structure; forming a gate stack on the top and sides of the Fin structure and surrounding the gate Stacked spacer sidewalls; with spacer sidewalls as a mask, removing portions of the Si layer outside the spacer sidewalls, thereby leaving a portion of the Si layer inside the spacer sidewall; removing a portion of the SiGe layer remaining after patterning to form a void; forming an insulating matrix in the void; and an epitaxial stress source/drain region located in the Fin structure And on both sides of the insulating substrate.
  • a semiconductor structure comprising: a semiconductor substrate; an insulating substrate formed on the semiconductor substrate; a Fin structure formed over the insulating substrate; a gate stack and surrounding the gate Stacked spacer sidewalls formed over the Fin structure; and source and drain regions on both sides of the Fin structure and the insulating substrate, wherein the source and drain regions are made of strained materials having enhanced carrier mobility in the channel form.
  • the present invention has the following beneficial effects: FinFET can be formed by a bulk semiconductor substrate, and the device width can be easily adjusted; the insulating substrate increases the distance between the gate and the source and drain, and can reduce the parasitic capacitance; The area of /D is increased to reduce the source-drain resistance; the S/D forms a partition region to reduce the SCE; and the strain source drain region can enhance the channel stress.
  • FIG. 1 A schematic diagram of a layer structure in accordance with an embodiment of the present invention is shown in the accompanying drawings.
  • the figures are not drawn to scale, and some details are exaggerated for clarity and some details may be omitted.
  • the various regions, the shapes of the layers, and the relative sizes and positional relationships between the figures are merely exemplary, and may vary in practice due to manufacturing tolerances or technical limitations, and those skilled in the art will Can be designed separately Areas/layers with different shapes, sizes, and relative positions.
  • a bulk substrate 1000 made of a bulk semiconductor material is provided.
  • a material forming the semiconductor substrate 1000 may include bulk Si.
  • other different materials such as bulk Ge and the like are also contemplated by those skilled in the art.
  • the use of a conventional bulk wafer in the present invention is more cost effective than the use of an SOI substrate.
  • the bulk substrate may also be doped and implanted.
  • boron (B) or BF2 may be used as a dopant at a concentration of about 1 X 10 6 -1 X 10 19 .
  • phosphorus (P) or arsenic (As) may be used at a concentration of about 1 X 10 6 - 1 X 10 19 /cm 3 ).
  • the purpose of the implantation is to form a punch-through barrier layer in the bulk Si to prevent punch-through with the source and drain regions in a subsequent step, thereby constituting another device.
  • the thickness of the substrate may be any thickness as long as it is mechanically strong enough to support the chip.
  • a first layer 1005 having an etch selectivity with respect to a substrate is formed on the semiconductor substrate and the first layer is strained to provide a lattice constant that matches the substrate.
  • the semiconductor substrate is Si
  • the SiGe layer 100 5 (for example, 10-30 nm thick, Ge% about 5-15%) may be epitaxially grown as the first layer.
  • the SiGe layer 1005 can be formed by performing Ge implantation on a conventional Si semiconductor substrate and performing high temperature annealing to form a buried SiGe layer in the Si substrate.
  • a second layer 1010 of the same material as the substrate is formed, the thickness of which corresponds to the height of the Fin structure desired in the subsequent step.
  • the epitaxial Si is, for example, 30-100 nm thick.
  • a first photoresist material is formed on the resulting structure and patterned in a conventional manner to form a pattern of the desired Fin structure. Then, the portion of the second layer and the portion of the first layer that are not under the first photoresist material are removed, leaving the first portion 1012 of the second layer and the first layer that are masked by the first photoresist material.
  • the first part is 1014.
  • Methods of removing the second layer and the first layer include, for example, but are not limited to, reactive ion etching (RIE), dry etching, or a combination thereof.
  • the removal of Si 1010 is performed by an etching method selective to the Si material, and the removal of the SiGe 1005 is performed by etching selective to the SiGe material.
  • the method stops etching on the Si bulk substrate to remove the first photoresist material.
  • the first portion 1012 of the second layer 10*0 on the semiconductor substrate 1000 constitutes a Fin structure 1015.
  • the height of Fin indicates the channel width of the device, so the channel width of the device is easily adjusted.
  • the width of Fin is preferably in the range of 20-40 nm, as shown in Figures 2a-2b. 2a is a top view thereof, and FIG. 2b is a cross-sectional view along AA in FIG.
  • a first insulating material 1020 is formed on top of the bulk substrate 1000 and the Fin structure 1015, and preferably, the first insulating material 1020 is deposited using a high density plasma (HDP) deposition technique.
  • the thickness of the first insulating material on the top of the bulk substrate is in the range of 20-40 nm. Due to the sputtering effect, the thickness of the first insulating material on the sidewall of the resulting Fin structure is smaller than the thickness of the first insulating material on the top of the bulk substrate.
  • the thickness of the oxide on top of the Fin structure is also smaller than the thickness of the oxide on the top of the bulk substrate.
  • Materials for the first insulating material include, but are not limited to, oxides, nitrides, or a combination thereof.
  • Figure 3 is a cross-sectional view taken along line AA of Figure 2a after deposition.
  • the sidewalls of the Fin structure and the top first insulating material are removed, but leaving a first portion of the first insulating material 1020 of a certain thickness on top of the bulk substrate.
  • This can be accomplished by using an isotropic etch process that is selective to the first insulating material 1020.
  • the height of the first portion 1022 of the remaining first insulating material 1020 is between the bottom of the Fin 1015 structure and the top of the bulk substrate, i.e., the etch is stopped in the first layer 1005.
  • Figure 4a is a top view thereof, and Figure 4b is a cross-sectional view along A-A.
  • a gate insulating material 1025 is formed on the top of the Fin structure 1015, the sidewalls, and the first portion 1022 of the first insulating material 1020.
  • Examples of the method of forming the gate insulating material 1025 include, but are not limited to, deposition of a high-k dielectric material by a method such as low pressure chemical vapor deposition, metal organic chemical vapor deposition, or atomic layer deposition, wherein the high-k dielectric material 1025 is, for example, Hf0 2 , SiON, HfA10N, HfTaON, HfSiON A1 2 0 3 or a combination thereof, in the embodiment of the invention, preferably Hf0 2 , the gate oxide material 025 has an equivalent oxide thickness of about 2-5 nm.
  • gate metal 1030 is deposited over the formed structure.
  • Examples of the method of forming the gate metal 1030 include, but are not limited to, chemical vapor deposition.
  • the material for the gate metal 1030 is preferably TiN and has a thickness of about 3 to 10 nm.
  • a polysilicon layer (about 3-100 nm thick) is then deposited, and the polysilicon layer is planarized to the surface of the gate metal 1030, for example, using a planarization process such as chemical mechanical polishing, thereby forming a first polysilicon layer 1035, as shown in FIG. Shown ( Figure 5 is a cross-sectional view of AA in Figure 4a after this step).
  • a second polysilicon layer 1040 is deposited (eg, approximately 30-50 nm) o
  • a second insulating material 1045 is deposited.
  • Material for the second insulating material include, but are not limited to, oxides, nitrides or combinations thereof, preferably a nitride (e.g., Si 3 N 4 or SiN, preferably a thickness of about 50-120nm).
  • a second photoresist material 1050 is then applied and patterned to expose a second insulating material 1045 pre-formed on both sides of the gate stack portion, as shown in the top view of Figure 6a.
  • the second photoresist material 050 is patterned for defining the gate stack 1052.
  • Figure 6b is a cross-sectional view taken along line A-A of Figure 6a.
  • the second insulating material 1045, polysilicon 1040, 035, gate metal 030, gate insulating material 1025, first insulating material 020 on both sides of the second photoresist material 1050 are sequentially removed to expose the semiconductor substrate 1000 and Part of the Fin structure 1015 and remove the photoresist. Methods of removal include, but are not limited to, RIE.
  • Figure 7a is a top view after this step. At this time, the structure of the lower portion of the second photoresist material 1050 is unaffected, and the structure as shown in Fig. 7b (which is a cross-sectional view along A-A) is maintained.
  • Spacer spacers 1053 are formed on both sides of the female stack 1052, but the surfaces of the Fin structures 1015 on both sides are exposed.
  • the spacer spacers may be formed by depositing a third insulating material, preferably a nitride such as Si 3 N 4 or SiN, and etching, for example, using an RIE process.
  • a third insulating material preferably a nitride such as Si 3 N 4 or SiN
  • etching for example, using an RIE process.
  • Fig. 8a (which is a top view of the structure formed after this step)
  • Fig. 8b is a cross-sectional view taken along AA of Fig. 8a
  • Fig. 8c is a cross-sectional view taken along line 1 - ⁇ of Fig. 8a.
  • Figure 9a is a top view of the structure after this step, and Figure 9b is a cross-sectional view taken along line 1-1 of Figure 9a.
  • the substrate is the same material as the Fin structure, the substrate is also etched to a certain thickness.
  • a mask can be utilized to render the substrate unetched.
  • ion implantation or tilt ion implantation is performed in the remaining Fin structure to form a source-drain extension (shown by a solid arrow in the figure) and a halo implantation region in the Fin structure. ( angle halo implantation, shown by the dashed arrow in the figure).
  • the ions used in the oblique ion implantation may be B or BF 2
  • the ions used in the extension implantation may be As or P
  • the ion used in the tilt ion implantation can be B or BF 2 .
  • the first portion 1014 of the first layer is removed.
  • Methods of removal include, but are not limited to, selectively etching the first portion 1014 of the first layer.
  • the ruthenium is removed by a process that selectively etches Si and SiGe 1014.
  • the method of removal is performed by RIE etching or isothermal etching, wherein the wet etching etchant includes but is not limited to potassium hydroxide (K 0 H), tetradecyl ammonium hydroxide (TMAH), ethylenediamine. - catechol (EDP) or a combination thereof.
  • K 0 H potassium hydroxide
  • TMAH tetradecyl ammonium hydroxide
  • EDP ethylenediamine. - catechol
  • Figure 1 1 a is a cross-sectional view of the structure along AA' in Figure 9a after this step
  • Figure 1 ib is a cross-sectional view along the ⁇ - ⁇ in Figure 9a, wherein the first portion 1014 of the removed first layer forms a void 1055, It has an upper boundary defined by the lower surface of the Fin structure 101 5 and a lower boundary defined by a portion of the upper surface of the semiconductor substrate 1000.
  • a fourth insulating material 1060 eg, oxide, 3-10 nm thick
  • a fifth insulating material 1065 eg, nitride, 10-20 nm thick
  • the fifth insulating layer is etched to leave a fifth insulating material 1065 under the mask.
  • the fifth insulating material 1065 is filled in the gap 1055 to constitute an insulating substrate.
  • Fig. 12a is a cross-sectional view taken along line A-A' in Fig. 9a after this step
  • Fig. 12b is a cross-sectional view taken along line 1-1 in Fig. 9a after this step.
  • a portion of the fourth insulating material that is not under the Fin structure 1015 is removed, 060, including a portion of the fourth insulating material on the sides of the Fin structure and a portion of the fourth insulating material on the substrate 1000 that is not under the Fin structure. At this time, the remaining fourth insulating material remains only on the lower surface of the Fin structure and the upper surface of the portion of the substrate opposite thereto.
  • the type of transistor fabricated has a strained material 1070 that enhances carrier mobility in its channel. For example, for a PFET, a strained material having compressive stress is selectively epitaxially grown.
  • SiGe is selectively epitaxially grown (wherein, Ge% is preferably about 15-60%, with compressive stress), wherein in-situ B doping can also be performed (B concentration is about 1 X). 10 9 -3 10 2G /cm 3 ).
  • strained materials with tensile stress are selectively epitaxially grown. More specifically, for Si-based NFETs, selective epitaxial growth of Si: C (.% is about 0.3-2%, with tensile stress), wherein in-situ P doping can also be performed (P concentration is about 1 X 10 9 - 2 X 10 2 , cm 3 ).
  • the strained material 1070 constitutes a source/drain region (S/D).
  • S/D source/drain region
  • Such source and drain regions can provide stress to the channel; further, since they are distributed over the entire semiconductor substrate on both sides of the gate stack, the area of the S/D is increased relative to the area of the normal S/D region, thereby reducing The source-drain resistance; in addition, the S/D has a blocking region 1060, 1065, so that the leakage below the threshold is effectively controlled, and the SCE (Short Channel Effect) is reduced.
  • the insulating substrate 1065 also increases the distance between the gate and the source and drain, reducing the parasitic capacitance.
  • the substrate is further etched in FIGS.
  • the source/drain regions are embedded in the substrate, so that the stress in the source and drain regions can be further increased, and the channel is greatly enhanced.
  • Figure 13a is a top view thereof
  • Figure 13b is a cross-sectional view along 1 - ⁇ .
  • the substrate in the step previously described with respect to FIG. 9, if the mask is used to prevent the substrate from being etched, the substrate may be further etched down to make the source and drain before the epitaxial source and drain regions. A region is embedded in the substrate.
  • Figure 14a is a top view thereof, and Figure 14b is a cross-sectional view taken along line 1-1'.
  • FIG. 15a is a cross-sectional view taken along line AA of FIG. 14a for this step
  • FIG. 15c is after this step A section along 1 - ⁇ in Figure 14a.
  • a portion of the strained material 1070 that is not masked by the third photoresist material, a portion of the second insulating material 1045, a portion of the polysilicon 1040, 1035, and a portion of the gate metal 1030 are removed to expose a portion of the gate insulating material 1025.
  • the method of removal includes, but is not limited to, an RIE process.
  • Fig. 16a is a top view of the structure obtained after this step
  • Fig. 16b is a cross-sectional view taken along A-A
  • Fig. 16c is a cross-sectional view taken along l- ⁇ .
  • a sixth insulating material, 080 e.g., oxide
  • Fig. 7a is a cross-sectional view of the structure obtained after this step along A-A in Fig. 16a
  • Fig. 17b is a cross-sectional view along 1 - ⁇ .
  • the sixth insulating material 1080 covers the entire structure.
  • FIG. 8a is a top view of the structure obtained after this step
  • Fig. 18b is a cross-sectional view along A-A
  • Fig. 18c is a cross-sectional view along 1-1.
  • the formed sixth insulating material is completely removed, and it can be seen from Fig. 18c that the sixth insulating material 1080 is still present on both sides of the strained material 1070 due to the deposition depth.
  • the remaining portion 1082 forms an outer insulation. In another embodiment, the remaining portion 1082 may not necessarily be retained.
  • a conventional process is performed to form a silicide 1085 on the source and drain regions.
  • the silicide may also be formed on top of the gate stack.
  • a metal layer is deposited.
  • the metal layer includes a metal material such as Ni, Co, Ti, W, Pt, Ir, and is preferably Ni in the present embodiment, and may have a thickness of 5-15 nm.
  • annealing is performed at, for example, 300 to 500 ° C to cause the polycrystalline silicon 1035 and the strained material 1070 to react with Ni, and the unreacted Ni is wet-etched to form a silicide.
  • Figure 19b is a cross-sectional view along AA
  • Figure 19c is a cross-sectional view along 1 - ⁇ .
  • FinFET FinFET or the like is not limited to the structure shown in the present invention.

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Abstract

提供一种制作鳍式场效应晶体管（FinFET）的方法，包括：提供Si半导体衬底（1000）、在Si半导体衬底（1000）上的SiGe层（1005）以及在SiGe层（1005）上的Si层（1010），其中SiGe层（1005）与衬底（1000）晶格匹配；图案化Si层（1010）和SiGe层（1005），以形成Fin结构（1015）；在Fin结构（1015）的顶部和两侧形成栅堆叠（1052）以及围绕栅堆叠（1052）的间隔侧墙（1053）；以间隔侧墙（1053）为掩膜，去除Si层（1010）的、在间隔侧墙（1053）外侧的部分，从而留下Si层（1010）的、在间隔侧墙（1053）内侧的部分；去除SiGe层（1005）的、图案化后剩余的部分，以形成空隙（1055）；在空隙（1055）中形成绝缘基体（1065）；以及外延应力源漏区，其位于Fin结构（1015）和绝缘基体（1065）的两侧。还提供一种半导体结构。鳍式场效应晶体管具有与使用SOI制作的鳍式场效应晶体管一样良好的对器件宽度和阈值以下泄漏的控制的性能。

Description

制作鳍式场效应晶体管的方法以及由此形成的半导体结构 优先权要求
本申请要求了 201 1年 9月 28 日提交的、 申请号为 201 1 10295189.8、 发明名称为 "制作鳍式场效应晶体管的方法以及由此形成的半导体结 构" 的中国专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及半导体领域， 特别涉及一种制作 FinFET (鳍式场效应 晶体管） 的方法以及由此形成的半导体结构。
背景技术
当半导体业界向 22nm技术节点挺进时，一些制造厂商已经开始考 虑如何从平面 CMOS晶体管向三维（ 3D )FinFET器件结构的过渡问题。 与平面晶体管相比， FinFET器件改进了对沟道的控制， 从而减小了短 沟道效应。 平面晶体管的栅极位于沟道的正上方， 而 FinFET器件的栅 极则是两面或三面包围着沟道， 能从两侧或三侧来对沟道进行静电控 制。
目前， 常规的 FinFET通常有两类： 在绝缘体上硅 （SOI ) 衬底上 形成的 FinFET, 以及在体 Si材料衬底上形成的 FinFET (体 FinFET ) 。 然而使用 SOI晶片来制作 FinFET是非常昂贵的。 另一方面， 由于器件 宽度和阈值以下的泄漏控制方面的问题， 很难使用常规的体晶片来制 作高质量的 FinFET。
发明内容
本发明所公开的结构和方法使用常规体晶片制作 FinFE丁。 本发明 的 FinFET具有与使用 SOI制作的 FinFET—样良好的对器件宽度和阈 值以下泄漏的控制的性能。
为了实现上述目的， 根据本发明的一个方面， 提供一种制作鳍式 ( Fin ) 场效应晶体管的方法， 包括： 提供半导体衬底， 在所述半导体 衬底上的 SiGe层以及在所述 SiGe层上的 Si层，其中所述 SiGe层与所 述衬底晶格匹配； 图案化所述 Si层和 SiGe层， 以形成 Fin结构； 在所 迷 Fin结构的顶部和两侧形成栅堆叠以及围绕栅堆叠的间隔侧墙； 以间 隔侧墙为掩膜， 去除 Si层的、 在所述间隔侧墙外侧的部分， 从而留下 Si层的、 在所述间隔侧墙内侧的部分； 去除 SiGe层的、 图案化后剩余 的部分， 以形成空隙； 在所述空隙中形成绝缘基体； 以及外延应力源 漏区， 其位于 Fin结构和绝缘基体的两侧。
根据本发明的另一个方面， 提供一种半导体結构， 包括: 半导体 衬底； 绝缘基体， 形在所述半导体衬底上； Fin结构， 形成在所述绝缘 基体上方； 栅堆叠以及围绕所述栅堆叠的间隔侧墙， 形成在所述 Fin 结构上方； 以及源漏区， 其位于 Fin结构和绝缘基体的两侧， 其中， 所 述源漏区由具有增强沟道中载流子迁移率的应变材料形成。
本发明除了具有上面提到的优势之外， 还具有如下有益效果： 可以通过体半导体衬底形成 FinFET , 器件宽度易调节； 绝缘基体 增大栅与源漏的距离， 能够减小寄生电容； S/D的面积增大， 能够减小 源漏电阻； S/D之间形成隔断区， 能够减小 SCE; 应变源漏区能够增强 沟道应力。
附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其 他目的、 特征和优点将更为清楚， 在附图中：
图 1、 2a-2b、 3、 4a-4b、 5、 6a-6b、 7a-7b、 8a-8c、 9a-9b、 10、 l l a- l l b、 1 2a- 12b、 13a- 13b、 14a- 14b、 1 5a- 15c 1 6a- 16c、 1 7a- 17b、 1 8a- 1 8c、 19a- 19c 示出了根据本发明实施例的制作方法流程中的中间结构。
应当注意的是， 本说明书附图并非按照比例绘制， 而仅为示意性 的目的， 因此， 不应被理解为对本发明范围的任何限制和约束。 在附 图中， 相似的组成部分以相似的附图标号标识。
具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理 解， 这些描述只是示例性的， 而并非要限制本发明的范围。 此外， 在 以下说明中， 省略了对公知结构和技术的描述， 以避免不必要地混淆 本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。 这些图并非 是按比例绘制的， 其中为了清楚的目的， 放大了某些细节， 并且可能 省略了某些细节。 图中所示出的各种区域、 层的形状以及它们之间的 相对大小、 位置关系仅是示例性的， 实际中可能由于制造公差或技术 限制而有所偏差， 并且本领域技术人员根据实际所需可以另外设计具 有不同形状、 大小、 相对位置的区域 /层。
在图 1 中， 提供由体半导体材料制成的体衬底 1000, 例如， 形成 半导体衬底 1000 的材料可以包括体 Si。 当然， 本领域技术人员也可 以想到其他不同的材料例如体 Ge等。在本发明中使用常规的体晶片比 使用 SOI衬底更节约成本。 所述体衬底还可以被掺杂注入， 优选地， 对于所制作的器件为 NFET的情况，可以使用硼（B )或 BF2为摻杂剂， 浓度约为 1 X 106-1 X 1019/cm3; 对于所制作的器件 PFET的情况， 可以 使用磷 （P ) 或砷 （As ) , 浓度约为 1 X 106- 1 X 1019/cm3 ) 。 注入的目 的是为了在体 Si中形成穿通阻挡层， 以防止在后续步骤中与源漏区穿 通， 从而构成另一器件。 衬底的厚度可以为任意厚度， 只要其机械强 度足以支撑芯片即可。
参考图 1 , 接着， 在所述半导体衬底上形成相对于衬底具有刻蚀选 择性的第一层 1005且所述第一层被应变以提供与所述衬底匹配的晶格 常数。 在半导体衬底为 Si的情况下， 可以外延生长 SiGe层 1005 (例 如 10-30nm厚， Ge%约为 5- 15% ) 作为该第一层。 在另外的实施例中 SiGe层 1005可以通过在常规的 Si半导体衬底上进行 Ge注入，并且进 行高温退火以在 Si衬底中形成掩埋的 SiGe层。
在所述第一层 1005上， 与半导体衬底 1000相对， 形成与衬底相 同材料的第二层 1010, 所述材料的厚度与后续步骤中所期望的 Fin结 构的高度相对应。例如在衬底为 Si的情况下，外延 Si ,例如为 30-100nm 厚。
接着， 在所得到的结构上形成第一光刻胶材料并以常规方法图案 化以形成所期望的 Fin结构的图案。 而后， 没有在第一光刻胶材料下的 第二层的部分和第一层的部分被去除， 而留下第一光刻胶材料所掩蔽 的第二层的第一部分 1012和第一层的第一部分 1014。去除第二层和第 一层的方法例如包括但不限于反应离子刻蚀 （RIE ) 、 干法刻蚀或其组 合。 在第二层为 Si且第一层为 SiGe的示例中， 优选地， 去除 Si 1010 是利用对 Si材料具有选择性的刻蚀方法， 并且去除 SiGe 1005是利用 对 SiGe材料具有选择性的刻蚀方法， 刻蚀停止在 Si体衬底上， 去除第 一光刻胶材料。 在半导体衬底 1000 上的第二层的 10】0 的第一部分 1012构成 Fin结构 1015。 Fin的高度表示器件的沟道宽度， 因而器件 的沟道宽度易调节。 Fin的宽度优选在 20-40nm的范围内， 如图 2a-2b 所示， 其中， 图 2a 为其顶视图， 图 2b为沿图 2a中 A-A， 的截面图。 接着，在体衬底 1000以及 Fin结构 1015顶部上形成第一绝缘材料 1020 , 优选地， 利用高密度等离子体 (HDP)沉积技术沉积第一绝缘材料 1020。 在体衬底的顶部第一绝缘材料的厚度在 20-40nm 的范围内。 由 于溅射效应， 所得到的 Fin 结构的侧壁上的第一绝缘材料的厚度比体 衬底的顶部上的第一绝缘材料的厚度小。 另外， Fin 结构顶部上的氧化 物的厚度也比体衬底的顶部上的氧化物的厚度小。 用于第一绝缘材料 的材料包括但不限于氧化物、 氮化物或其组合。 图 3为沉积后沿图 2a 中 A-A， 的截面图。
在 HDP之后， 去除 Fin结构的侧壁和顶部的第一绝缘材料， 但留 下体衬底顶部上的一定厚度的第一绝缘材料 1020的第一部分〗022。这 可以通过使用对于第一绝缘材料 1020具有选择性的各向同性刻蚀工艺 来完成。 '优选地， 留下的第一绝缘材料 1020的第一部分 1022的高度 在 Fin 1015结构的底部与体衬底的顶部之间， 即刻蚀停在第一层 1005 中。 图 4a为其顶视图， 图 4b为沿 A-A， 的截面图。
参考图 5 , 在 Fin结构 1015的顶部、 侧壁以及第一绝缘材料 1020 的第一部分 1022上形成栅绝缘材料 1025。 形成栅绝缘材料 1025的方 法的示例包括但不限于利用低压化学气相沉积、 金属有机化学气相沉 积或者原子层淀积等方法沉积高 k介电材料，其中，高 k介电材料 1025 例如为 Hf02、 SiON、 HfA10N、 HfTaON , HfSiON A1203或其组合， 在本发明地实施例中优选为 Hf02 ,栅绝缘材料】025的等效氧化层厚度 约为 2-5nm。
继续参考图 5 , 在所形成的结构上沉积栅金属 1030。 形成栅金属 1030的方法的示例包括但不限于化学气相沉积。用于栅金属 1030的材 料优选为 TiN, 厚度约为 3-10nm。
接着沉积多晶硅层 （约为 3- 100nm厚） ， 并且例如使用化学机械 抛光等的平坦化工艺将多晶硅层平坦化至栅金属 1030的表面， 从而形 成第一多晶硅层 1035 , 如图 5所示 （图 5为此步骤后沿图 4a中 A-A， 的截面图） 。
第一绝缘材料 1020的第一部分 1022、 栅绝缘材料 1025、 栅金属
1030以及第一多晶硅层 】035在后续去除所述第一层 】005的第一部分 1014的步骤中充当支撑结构。 接下来是在所述 Fin结构 1015的顶部和两侧形成栅堆叠的步骤。 在上述经过平坦化的结构顶部， 沉积第二多晶硅层 1040(例如约为 30-50nm)o
接着， 沉积第二绝缘材料 1045。 用于第二绝缘材料的材料包括但 不限于氧化物、 氮化物或其组合， 优选氮化物（例如 Si3N4或 SiN, 厚度 优选约为 50-120nm)。
接着涂布第二光刻胶材料 1050并图案化， 露出预形成栅堆叠部分 两侧的第二绝缘材料 1045 , 如图 6a的顶视图所示。 所述第二光刻胶材 料】050被图案化以用于限定栅堆叠 1052。 图 6b为沿图 6a中 A-A， 的 截面图。
依次去除第二光刻胶材料 1050两侧的第二绝缘材料 1045 ,多晶硅 1040、 】035 , 栅金属】030, 栅绝缘材料 1025 , 第一绝缘材料 ] 020， 以 露出所述半导体衬底 1000以及 Fin结构 1015的一部分，并移除光刻胶。 去除的方法包括但不限于 RIE。 图 7a 为此步骤后的顶视图。 此时， 第 二光刻胶材料 1050 下部的结构未受影响， 仍保持如图 7b 中所示的结 构 （其为沿 A-A， 的截面图） 。
在婦堆叠 1052 两侧形成间隔侧墙 1053 , 但露出两侧的 Fin 结构 1015 的表面。 所述间隔侧墙可以通过沉积第三绝缘材料 （优选为氮化 物， 例如 Si3N4或 SiN) 并例如利用 RIE工艺刻蚀来形成。 如 8a中所示 (其为该步骤后所形成结构的顶视图） ， 图 8b为沿图 8a中 A-A， 的 截面图， 图 8c沿图 8a中 1 - Γ 的截面图。
去除 Fin 结构 （例如在一个实施例中为 Si Fin ) 1015的、 在间隔 侧墙 1053两侧的部分， 去除的方法包括但不限于选择性刻蚀， 刻蚀停 止在第一层的第一部分 1014表面。 如图 9a为此步骤后的结构的顶视 图， 图 9b为沿图 9a中 1-1， 的截面图。 此时， 由于衬底与 Fin结构的 材料相同， 所以衬底也被刻蚀掉一定厚度。 在另一实施例中， 可以利 用掩膜来使得衬底不被刻蚀。
接着， 如图 〗 0所示， 在剩余的 Fin结构中进行离子注入或倾角离 子注入， 以便在 Fin结构中形成源漏延伸区 ( extension implantation, 图中实线箭头所示） 以及暈环注入区 （ angle halo implantation, 图中虚 线箭头所示） 。 优选地， 对于 NFET, 要形成暈环注入区， 在倾角离子 注入中所 4吏用的离子可以为 B或 BF2, 延伸注入中所^ ^用的离子可以为 As或 P; 对于 PFET, 要形成暈环注入区， 在倾角离子注入中所使用的 离子可以为 5或？， 延伸注入中所使用的离子可以为 B或 BF2。
去除第一层的第一部分 1014。 去除的方法包括但不限于选择性刻 蚀第一层的第一部分 1014。 在一个实施例中， 吏用对 Si和 SiGe 1014 具有选择性刻蚀的工艺进行去除。 去除的方法采用 RIE刻蚀或各向同 ' ^的湿法腐蚀，其中湿法腐蚀的腐蚀剂包括但不限于氢氧化钾（ K 0 H )、 四曱基氢氧化铵 （TMAH ) 、 乙二胺-邻苯二酚 （EDP ) 或其组合。 图 1 1 a是此步骤之后结构的沿图 9a中 A-A' 的截面图， 图 l ib为沿图 9a 中】 -Γ的截面图，其中被去除的第一层的第一部分 1014形成空隙 1055 , 其具有由 Fin 结构 101 5的下表面限定的上边界以及由半导体衬底 1000 的上表面的部分限定的下边界。
依次沉积第四绝缘材料 1060 (例如氧化物， 3-10nm厚） 以及不同 于其的第五绝缘材料 1065 (例如氮化物， 10-20nm厚） ， 然后以薄的 氧化层和栅堆叠作为掩膜对第五绝缘层进行刻蚀， 留下掩膜下方的第 五绝缘材料 1065 , 此时， 空隙 1055 中填充了第五绝缘材料 1065 , 构 成了绝缘基体。 所形成的结构如图 12所示， 其中图 12a为此步骤后沿 图 9a中 A-A' 的截面图， 图 12b为此步骤后沿图 9a中 1 -1， 的截面图。
去除不在 Fin 结构 1015下面的部分第四绝缘材料】 060 , 包括 Fin 结构侧边上的部分第四绝缘材料以及衬底 1000上、 不在 Fin 结构下方 的部分第四绝缘材料。 此时， 剩余的第四绝缘材料仅留在 Fin结构的下 表面和与之相对的衬底的部分的上表面上。 所制造的晶体管类型具^有增强其沟道中载流子迁移率的应变材料 1070。 例如对于 PFET, 选择性外延生长具有压应力的应变材料。 更具 体地， 对于 Si基 PFET, 选择性外延生长 SiGe (其中， 优选地， Ge% 约为 15-60%, 具有压应力） ， 其中还可以进行原位 B掺杂 （B浓度约 为 1 X 109-3 102G/cm3 )。对于 NFET, 选择性外延生长具有张应力的应 变材料。 更具体地， 对于 Si基 NFET, 选择性外延生长 Si: C (。％约 为 0.3-2%, 具有张应力） , 其中还可以进行原位 P掺杂（P浓度约为 1 X 109-2 X 102 ,cm3 ) 。 应变材料 1070构成源漏区 （ S/D ) 。 这样的源漏 区可以向沟道提供应力； 此外， 由于其分布在栅堆叠两侧的整个半导 体衬底上， 所以 S/D的面积相对于普通的 S/D 区面积增大， 从而减小 了源漏电阻； 另外， S/D之间具有隔断区 1060、 1065 , 故有效地控制 了阈值以下泄漏， 减小了 SCE ( Short Channel Effect, 短沟道效应） 。 同时， 绝缘基体 1065还增大了栅与源漏的距离， 减小了寄生电容。 另 夕卜， 由于在图 9a、 图 9b中衬底被进一步刻蚀， 因而源漏区 （S/D ) 嵌 入至衬底中， 从而能够更进一步增大源漏区的应力， 大大增强沟道区 中的载流子迁移率。 图 13a 为其顶视图， 图 13b为沿 1 -Γ 的截面图。 在另一个实施中， 在之前针对图 9 所述步骤中， 若利用掩膜来使得衬 底不被刻蚀， 那么在外延源漏区之前， 可以进一步向下刻蚀衬底， 以 使得源漏区嵌入在所述衬底中。
暴露栅堆叠中的多晶硅 1035、〗040。所述暴露的方法例如通过 RIE 工艺刻蚀间隔侧墙 1 053 以及栅堆叠中的第二绝缘材料 1045。 图 14a为 其顶视图， 图 14b为沿 1 - 1 ' 的截面图。
接下来， 为了使得器件外侧绝缘， 执行下述步骤。
涂布第三光刻胶材料， 并图案化， 形成如图 15a 的顶视图中所示 的图案 1075 , 图 1 5b为此步骤后沿图 14a中 A-A， 的截面图， 图 15c 为此步骤后沿图 14a中 1 - Γ 的截面图。
去除未被第三光刻胶材料掩蔽的应变材料 1070的部分、 第二绝缘 材料 1045的部分、 多晶硅 1040、 1035的部分、 柵金属 1030的部分， 从而露出栅绝缘材料 1025 的一部分。 所述去除的方法包括但不限于 RIE工艺。 图 16a为此步骤后所得到结构的顶视图， 图 16b为沿 A-A， 的截面图， 图 16c为沿 l - Γ 的截面图。
去除第三光刻胶材料， 沉积第六绝缘材料 】080 (例如氧化物） 并 CMP。 图 〗 7a为此步骤后所得到的结构沿图 16a中的 A-A， 的截面图， 图 1 7b为沿 1 - Γ 的截面图。 从图 1 7a、 b看， 所述第六绝缘材料 1080 覆盖了整个结构。
通过例如 R1E工艺去除第六绝缘材料】 080的一部分。 图 】8a为此 步骤后所得到的结构的顶视图， 图 1 8b 为沿 A-A， 的截面图， 图 18c 为沿 1 - 1， 的截面图。 从图 18b中可以容易的看出， 所形成的第六绝缘 材料被完全去除， 而从图 1 8c 中可见， 由于沉积深度的原因， 仍在应 变材料 1070的两侧存在第六绝缘材料 1080的剩余部分 1082 , 从而形 成外侧绝缘。 在另一实施例中， 该剩余部分 1082也可以不必保留。
接着， 如图 19所示， 进行常规工艺，在源漏区上形成硅化物 1085 , 可选地， 所述硅化物也可以形成在所述栅堆叠的顶部上。 具体地， 首 先， 如图 19a所示， 淀积一层金属层。 所述金属层包括 Ni , Co, Ti , W, Pt， Ir等金属材料， 在本实施例中优选 Ni , 其厚度可以为 5-15nm。 然后， 在例如 300-500 °C下进行退火使多晶硅 1035以及应变材料 1070 与 Ni反应， 并湿法刻蚀未反应的 Ni , 形成硅化物。 图 19b为沿 A-A， 的截面图， 图 19c为沿 1 - Γ 的截面图。
接着形成接触， 并金属化形成互连结构将电极引出， 金属化的形 成可以参照常规技术， 这里不再赘述。 至此， 完成本发明的 FinFET的 制作。 '
尽管仅参考以上实施例对本发明进行了说明， 但是本领域技术人 员应当认识到， 以根据本发明的鳍结构为基础， 可以制作出多种鳍式 场效应晶体管结构， 如双栅 FinFET、 三栅 FinFET 等， 而不限于本发 明所示的结构。
在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出 详细的说明。 但是本领域技术人员应当理解， 可以通过现有技术中的 各种手段， 来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法并不完全相同的方以 上参照本发明的实施例对本发明予以了说明。 但是， 这些实施例仅仅 是为了说明的目的， 而并非为了限制本发明的范围。 本发明的范围由 所附权利要求及其等价物限定。 不脱离本发明的范围， 本领域技术人 员可以做出多种替换和修改， 这些替换和修改都应落在本发明的范围 之内。

Claims

1. 一种制作鳍式 （Fin ) 场效应晶体管的方法， 包括： 提供半导体衬底，在所述半导体衬底上的 SiGe层以及在所述 SiGe 层上的 Si层， 其中所述 SiGe层与所述衬底晶格匹配；
图案化所述 Si层和 SiGe层， 以形成 Fin结构；
在所述 Fin 结构的顶部和两侧形成栅堆叠以及围绕栅堆叠的间隔 侧墙；
以间隔侧墙为掩膜， 去除 Si层的、 在所述间隔侧墙外侧的部分， 从而留下 Si层的、 在所述间隔侧墙内侧的部分；
去除 SiGe层的、 图案化后剩余的部分， 以形成空隙；
在所述空隙中形成绝缘基体； 以及
外延应力源漏区， 其位于 Fin结构和绝缘基体的两侧。 .
2. 如权利要求 1 所述的方法， 其中形成 Fin结构的步骤包括： 利用图案化的光刻胶材料作掩膜， 刻蚀 Si层和 SiGe层的、 所述光 刻胶材料外侧的部分， 从而形成 Si层和 SiGe层的、 所述光刻胶材料内 侧的部分， 其中 Si层的、 所述光刻胶材料内侧的部分构成 Fin结构。
3. 如权利要求 1 所述的方法， 其中形成栅堆叠的步骤包括： 在衬底以及 Fin结构顶部、 侧壁上形成第一绝缘材料；
去除 Fin结构的侧壁和顶部的第一绝缘材料，衬底顶部上留下部分 第一绝缘材料；
在 Fin结构的顶部、侧壁以及衬底顶部上所留下的第一绝缘材料上 形成栅绝缘材料;.
在所述栅绝缘材料上形成栅金属；
在栅金属上形成多晶硅层；
在多晶硅层上形成第二绝缘材料； 以及
图案化所述第二绝缘材料、 多晶硅层、 栅金属、 栅绝缘材料以及 衬底顶部上所留下的第一绝缘材料。
4. 如权利要求 1 所述的方法，其中，形成空隙采用湿法腐蚀或 RIE 刻蚀。
5. 如权利要求 1所述的方法， 其中， 形成绝缘基体的步骤包括： 依次沉积氧化物层以及氮化物层； 以及 以氧化物层和栅堆叠作为掩膜去除所述氮化物层的、 掩膜外侧的 部分。
6. 如权利要求 1所述的方法， 其中， 外延应力源漏区的步骤包括： 增强沟道中载流子.迁移率的应变材料。
7. 如权利要求 6所述的方法， 其中， 对于 Si基 PFET , 所述应变 材料为 SiGe; 对于 Si基 NFET, 所述应变材料为 Si : C。
8. 如权利要求 1 所述的方法， 其中在外延应力源漏区之前， 进一 步向下刻蚀衬底， 以使得源漏区嵌入在所述衬底中。
9. 如权利要求 1 所述的方法， 其中在形成空隙的步骤之前， 通过 晕环注入和源漏延伸注入工艺在所述 Si层的、 在所述间隔侧墙内侧的 部分中形成暈环注入区以及源 /漏延伸区。
10. 如权利要求 1 所述的方法， 其中在外延应力源漏区的步骤之 后， 还包括进行源漏区硅化并且形成接触以及金属化的步骤。
1 1. 如权利要求〗 至 10之一所述的方法， 其中所述半导体衬底为 体 Si衬底。
12. 一种半导体结构， 包括：
半导体衬底； ,
绝缘基体， 形在所述半导体衬底上；
Fin结构， 形成在所述绝缘基体上方；
栅堆叠以及围绕所述栅堆叠的间隔侧墙， 形成在所述 Fin 结构上 方； 以及
源漏区， 其位于 Fin结构和绝缘基体的两侧，
其中， 所述源漏区由具有增强沟道中载流子迁移率的应变材料形 成
13. 如权利要求 12所述的半导体结构， 其中所述源漏区嵌入在所 述衬底中。
14. 如权利要求 12所述的半导体结构， 其中所述间隔侧墙的侧边 与 Fin结构的侧边对齐。
15. 如权利要求 12所述的半导体结构， 其中在所述半导体结构为 Si基 PFET的情况下， 所述应变材料为 SiGe; 在所述半导体结构为 Si 基 NFET的情况下,所述应变材料为 Si: (：。
16. 如权利要求 12所述的半导体结构， 其中还包括源 /漏延伸区以 及晕环注入区， 其形成在所述 Fin结构中。
17. 如权利要求 12所述的半导体结构， 其中还包括硅化物， 其形 成在所述源漏区上。
18. 如权利要求 12所述的半导体结构， 其中所述绝缘基体由氮化 物形成。
】9. 如权利要求 12至 18之一所述的半导体结构，其中所述半导体 HJ ^J^ Si HJ ,
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