CN103107072A - 一种多栅极场效应晶体管器件的制造方法 - Google Patents
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Abstract
本发明提出一种制作鳍型场效应晶体管的方法，包括：提供半导体衬底；在所述半导体衬底上形成一个或者更多个鳍片；对所述鳍片进行掺杂；使用TMAH对所述鳍片进行刻蚀以形成Ω型鳍片；对所述鳍片进行热退火处理。鳍片顶端在TMAH中有非常缓慢的刻蚀速率。由于注入杂质的掺杂浓度随高度变化呈高斯分布，鳍片顶部的掺杂浓度比底部高，因此鳍片顶部在TMAH中有非常缓慢的刻蚀速率。根据这种特点，可以采用TMAH湿法刻蚀进行FinFET中鳍片的刻蚀，从而制作Ω-型场效应晶体管。
Description
技术领域
本发明涉及一种半导体器件的制造方法，特别涉及一种多栅极场效应晶体管器件的制造方法。
背景技术
在超大规模集成电路（VLSI）制造中，通过减小器件特征尺寸来提高集成密度，从而改善器件性能并且持续提高运算速度。为了增加栅极宽度从而提高晶体管的驱动电流，同时缩小FET器件的尺寸，开发制造出新器件结构例如多栅极场效应晶体管（MuGFET）来解决这种技术挑战。非平面双栅极MOSFET的一个具体变型为鳍形场效应晶体管（Fin Field-Effect Transistors, FinFET），其结构包括狭窄而孤立的硅鳍片，鳍片的两侧带有栅极，垂直于鳍片中部的沟道受鳍片两侧的双栅极控制。现有技术的FinFET结构通常为在绝缘体上硅（Silicon-On-Insulator, SOI）基片上形成的。
传统场效应晶体管的前段制程（Front-End-Of-Line, FEOL）制作流程如图1所示。在步骤101中，提供一半导衬底，所述半导体衬底通常为SOI衬底。在步骤102中，进行SOI层变薄的步骤，使顶部含Si半导体层由70~90nm变薄至40nm左右。在步骤103中，通过构图顶部含Si半导体层形成一个或者更多个鳍片。在步骤104中，执行鳍片圆角化工艺。在步骤105中进行栅极堆栈的沉积。在步骤106中，刻蚀所述栅极堆栈而形成栅极。在步骤107中，在所述半导体衬底上形成轻掺杂源漏区（LDDs）。在步骤108中，进行第一间隔物的沉积，在所述栅极侧壁上形成偏移侧墙。在步骤109中，进行选择性外延生长（Selective Epitaxial Growth, SEG）工艺生长硅锗（SiGe）材料。在步骤110中，在所述半导体衬底上形成重掺杂源漏区（HDDs）。在步骤111中，随后进行快速升温退火（Rapid thermal annealing, RTA）处理，所述快速升温退火步骤采用尖峰退火，退火温度范围为900℃~1100℃。在步骤112中，进行第二间隔物的沉积，在所述栅极侧壁上形成间隙壁（spacer）结构。在步骤113中，对所述半导体衬底进行硅化（Silicidation）处理，形成镍-铂-硅（NiPtSi）自对准硅化物层。
随着现有技术的进一步发展，鳍形场效应晶体管（FinFET）可变形为3-D三栅极晶体管（Tri-Gate）、π型场效应晶体管（π-Gate）、Ω型场效应晶体管（Ω-FET）以及环绕栅极场效应晶体管（Gate-All-Around, GAA）等等。其中Ω型场效应晶体管可以有效地避免32nm工艺器件的短沟道效应，较好地提高场效应晶体管器件的性能。但是，在现有的Ω型场效应晶体管制造技术中面临着一些挑战。
发明内容
Ω-型FinFET有较好的避免短沟道效应的特性，并且相对于传统鳍型场效应晶体管而言有更优越的器件性能。但是制作Ω-FinFET是一个巨大的挑战。
本发明提出一种制作鳍型场效应晶体管的方法：用离子注入鳍片，随后进行TMAH湿法刻蚀。由于掺杂浓度随高度变化呈高斯分布，顶部的掺杂浓度比底部要高，鳍片顶端在TMAH中有非常缓慢的刻蚀速率。
一种鳍型场效应晶体管的制作方法，包括：
提供半导体衬底；在所述半导体衬底上形成一个或者更多个鳍片；对所述鳍片进行掺杂；使用TMAH对所述鳍片进行刻蚀以形成Ω型鳍片；对所述鳍片进行热退火处理。
优选地，其中所述半导体衬底为绝缘体上硅（SOI）衬底。
优选地，在所述半导体衬底上形成鳍片之前，还包括使所述绝缘体上硅（SOI）层变薄的步骤。
优选地，在所述半导体衬底上形成鳍片的步骤采用193nm准分子激光刻蚀技术进行。
优选地，对所述鳍片进行掺杂，掺杂杂质的种类为硅(Si)、氩(Ar)、氮(N)、锗(Ge)、镓(Ga)中的一种或者为它们的任意组合。
优选地，还包括对所述鳍片实施鳍片圆角化工艺的步骤。
优选地，还包括在所述半导体衬底上进行栅极堆栈沉积的步骤，所述进行栅极堆栈沉积的步骤分为三步：沉积一栅极电介质层；沉积一栅电极层；以及沉积一覆盖层。优选地，所述栅极电介质层为高介电常数材料层，优选地，为氮化铪硅酸盐（HfSiON）材料。优选地，所述栅电极层为金属层，优选地，为氮化钛（TiN）材料。优选地，所述覆盖层为非晶硅（amorphous Si, a-Si）半导体材料。
优选地，还包括对所述栅极堆栈进行刻蚀从而形成栅极的步骤。
优选地，对所述栅极堆栈进行刻蚀的步骤采用193nm准分子激光刻蚀技术。
优选地，还包括在所述半导体衬底上形成轻掺杂源漏区（LDDs）。
优选地，还包括在所述栅极侧壁上形成偏移侧墙。
优选地，还包括在所述半导体衬底上进行选择性外延生长（SEG）步骤。采用选择性外延生长（SEG）步骤所生长的材料为硅锗（SiGe）材料。
优选地，还包括在所述半导体衬底上形成重掺杂源漏区（HDDs）。
优选地，还包括在所述半导体衬底上形成重掺杂源漏区后执行快速升温退火（RTA）步骤。优选地，所述快速升温退火步骤采用尖峰退火，退火温度范围为900℃~1100℃。
优选地，还包括在所述栅极侧壁上形成间隙壁结构。
优选地，还包括对所述半导体衬底进行硅化处理。优选地，对所述半导体衬底进行硅化处理所形成的自对准硅化物层为镍-铂-硅（NiPtSi）材料。
由于注入杂质的掺杂浓度随高度变化呈高斯分布，鳍片顶部的掺杂浓度比底部高，而且TMAH湿法刻蚀对于掺有杂质的硅的刻蚀速率比晶体硅要低，其刻蚀速率随着掺杂浓度的增大而降低，因此，对于离子注入后的鳍片，TMAH在其顶部的刻蚀速率比底部要低。根据TMAH湿法刻蚀对硅材料的刻蚀速率随着硅的掺杂浓度变化而变化的特点，可以采用TMAH湿法刻蚀进行FinFET中鳍片的刻蚀，从而制作Ω-型FinFET。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的一个实施例及其描述，用来解释本发明的原理。在附图中，
图1是现有技术中一种制作多栅极场效应晶体管器件的工艺流程图；
图2A-2F是根据本发明一个实施例制作一种栅极场效应晶体管器件的方法流程中各步骤的截面图；
图3是根据本发明一个实施例制作多栅极场效应晶体管器件的工艺流程图。
符号说明：
图2
200：半导体基底、201：底部含Si半导体层、202：绝缘层、203：顶部含Si半导体层、210：鳍片、211：圆角化的鳍片、212：Ω型鳍片、220：栅极。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
TMAH湿法刻蚀为采用TMAH水溶液作为腐蚀剂的各向异性湿法刻蚀，目前已广泛应用于微电子机械系统（Micro Electro Mechanical Systems, MEMS）的硅刻蚀工艺。TMAH全称为四甲基氢氧化铵（Tetramethyl ammonium hydroxide, TMAH），分子是为(CH3)4NOH，为无色结晶（常含3,5等结晶水），在空气中能迅速吸收二氧化碳，130℃时分解为甲醇和三甲胺。TMAH湿法刻蚀的主要特点有：（一）TMAH溶液中不含金属离子，与CMOS工艺兼容；（二）具有与KOH相近的腐蚀速率和选择比，腐蚀效果好；（三）不腐蚀SiO2和Si3N4，可选用SiO2和Si3N4作为硬掩膜；（四）无毒无污染，操作方便。在TMAH湿法刻蚀工艺中通常使用10%和25%的水溶液。一般而言，TMAH湿法刻蚀对Si(100)晶片的刻蚀速率为0.5~1.5μm/min，对Si(100)/Si(111)晶片的刻蚀选择比为10~35，对硬掩膜材料的刻蚀速率为0.05~0.25nm/min，硼（B）元素的刻蚀终止浓度为大于2×1020cm-2。研究表明，TMAH对硅的各向异性腐蚀速率与硅的掺杂浓度有关，另外也与腐蚀剂浓度、温度以及添加剂有关。进一步的研究表明，TMAH湿法刻蚀对硅材料的刻蚀速率随着硅的掺杂浓度变化而变化：对于未掺杂的p型单晶硅材料，TMAH刻蚀速率较大（为1）；当砷（As）离子的掺杂剂量为1×1015cm-2时，TMAH刻蚀速率明显减小（约为0.1）；当砷（Ga）离子掺杂剂量的增大时，TMAH刻蚀速率随之减小。
首先，请参照图2A所示，提供一半导体基底200，该半导体基底为绝缘体上硅（Silicon on insulator, SOI）衬底，或者为利用沉积或生长工艺在含Si衬底上形成绝缘层和顶部半导体层的类SOI结构的基底。SOI衬底为具有“Si衬底/绝缘层/Si顶层”三层结构的硅基半导体材料，通过绝缘埋层（通常为SiO2）实现器件和衬底的全介质隔离，具有寄生电容小、短沟道效应小、运行速度高、集成度高、抗辐射、抗干扰、低功耗、耐高温等优点。所述半导体基底200包括底部含Si半导体层201、绝缘层202以及顶部含Si半导体层203。所述半导体基底200可以是标准取向（100）的晶片、（110）取向的晶片或者为任何其它表面取向。优选地，所述SOI衬底为（100）表面取向。所述底部含Si半导体层201和顶部含Si半导体层203的术语“半导体”表示任何半导体材料，包括，例如，Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构。优选地，所述底部含Si半导体层201和顶部含Si半导体层203由Si构成。所述绝缘层202是晶态或非晶态氧化物或氮化物。优选地，所述绝缘层202为SiO2材料。所述绝缘层202可以是连续的或者是非连续的。优选地，所述顶部含Si半导体层203为单晶硅材料。所述顶部含Si半导体层203可以被称为SOI衬底的SOI层。在本发明一实施例中，所述顶部含Si半导体层203的厚度为70~90nm。
接下来，在所述半导体基底200上形成鳍片之前，还包括进行所述SOI变薄的步骤。在本发明一实施例中，通过研磨、抛光或刻蚀过程以及它们的组合，使所述半导体基底200中的顶部含Si半导体层203的厚度由70~90nm变薄至大约40nm。
接下来，如图2B所示，通过构图顶部含Si半导体层203而形成一个或者更多个鳍片210。所述鳍片210的材料包括Si、Ge、SiGe中的至少一种，但不限于此。所述鳍片210的形成可以通过适合的工艺包括光刻和刻蚀工艺，例如传统的反应离子蚀刻（RIE）工艺进行。一般而言，光刻工艺包括：首先在SOI层上形成光致抗蚀剂层，接着使构图通过曝光转移到抗蚀剂上，然后进行曝光后的烘焙工艺，以及显影抗蚀剂从而形成掩膜层，然后将掩膜上的图形刻蚀到顶部含Si半导体层203，最后去除掩膜层。在半导体工艺制程中，掩模层通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。高分子有机化合物或其它有机材料形成的光刻胶掩膜材料在氧、氟、氯等反应气体中很容易被腐蚀，在等离子刻蚀中会被迅速降解，因此采用硬掩膜代替有机材料作为掩膜材料。优选地，该硬掩膜材料为SiN或SiN/SiO2材料。在本发明一实施例中，该硬掩膜材料为包括SiO2层和SiN层的双层结构。
为了提高集成电路中的器件密度，获得较小的尺寸和间距，可以通过将用于曝光的辐射波长降低到深紫外(DUV)、远紫外(FUV)或极紫外(EUV)范围内执行光刻步骤；还可以通过将常规光刻工艺与刻蚀工艺结合，通过多次曝光或刻蚀来获得较小的特征尺寸及特征间距；或者采用侧壁图像转移(Sidewall Image Transfer, SIT)技术形成小于临界尺寸(Critical Dimension, CD)的线宽。在本发明一实施例中，采用193nm准分子激光刻蚀技术形成一个或者更多个鳍片210。
接下来，如图2C所示，进行鳍片圆角化工艺，形成圆角化的鳍片211。在器件操作过程中，鳍片边角（特别是90度角）处的电场与器件平面区域内的电场不同，这会导致多栅极场效应晶体管（MuGFET）中的边角区域的阈值电压与多栅极场效应晶体管沿着侧壁的阈值电压不同，从而引起晶体管次临界（Subthreshold）特性的下降。为了获得优良的器件性能，应该尽可能排除鳍片制作过程中形成的尖角。在本发明一实施例中，将鳍片210定义出来以后，通过刻蚀、氧化、和/或退火工艺制作鳍形器件，将其边角圆滑化，形成如图2C所示的圆角化的鳍片211，从而提高半导体器件的性能。
接下来，如图2D所示，对所述鳍片211进行杂质掺杂。由于注入杂质的掺杂浓度呈高斯分布，鳍片210顶部的掺杂浓度比底部要高。在本发明一实施例中，掺杂杂质的种类为硅(Si)、氩(Ar)、氮(N)、锗(Ge)、镓(Ga)中的一种或者为它们的任意组合。优选地，所述掺杂过程中的掺杂能量为1KeV~1000KeV，掺杂角度为-60°~60°，掺杂剂量为1×1013~1×1016atom/cm2。
接下来，如图2E所示，随后通过TMAH湿法刻蚀所述鳍片211。由于注入杂质的掺杂浓度随高度变化呈高斯分布，鳍片211顶部的掺杂浓度比底部高，而且TMAH湿法刻蚀对于掺有杂质的硅的刻蚀速率比晶体硅要低，其刻蚀速率随着掺杂浓度的增大而降低，因此，对于离子注入后的鳍片211，TMAH在其顶部的刻蚀速率比底部要低。根据TMAH湿法刻蚀对硅材料的刻蚀速率随着硅的掺杂浓度变化而变化的特点，采用TMAH湿法刻蚀进行FinFET中鳍片的刻蚀，将形成如图2E所示的Ω型鳍片212。根据本发明所述的方法，优选地，其中TMAT溶液温度为30°~100°，湿法刻蚀工艺时间为1s~1min。接下来，对所述掺杂后的Ω型鳍片212进行热退火处理，通过热处理修复注入杂质带来的损坏。
接下来，请参考图2F所示，沉积形成栅极堆栈，并使用光刻工艺在栅极堆栈上构图抗蚀剂图形，然后使用蚀刻工艺将栅极堆栈构图而形成FinFET的栅极220。优选地，所述栅极堆栈的沉积步骤分为三步：沉积一栅极电介质层；沉积一栅电极层；以及沉积一覆盖层。所述栅极电介质层可以为高介电常数材料（高K材料），其包括但不仅限于金属氧化物，如Ta2O5、BaTiO3、HfO2、ZrO2、Al2O3，或者是金属硅酸盐，如HfSixOy或HfSixOyNz，或者是这些材料层的组合。所述栅电极层可以由多晶硅组成，也可以由金属、金属硅化物或金属氮化物组成，其中金属例如为镍（Ni）、钛（Ti）、钽（Ta）、铪（Hf）及其组合，金属硅化物例如硅化镍（NiSi）、硅化钼（MoSi）、硅化铪（HfSi）及其组合，金属氮化物例如氮化钛（TiN）、氮化钽（TaN）、氮化铪（HfN）、氮化铝铪（HfAlN）、氮化钼（MoN）、氮化铝镍（NiAlN）及其组合。所述栅极堆栈可以使用例如物理气相沉积（PVD）、化学气相沉积（CVD）、等离子体增强化学气相淀积（PECVD）、蒸发、溅射、化学溶液沉积或者原子层沉积（ALD）等工艺形成。在本发明一实施例中，所述栅极电介质层为高介电常数材料氮化铪硅酸盐（HfSiON），所述栅电极层为氮化钛（TiN）金属材料，所述覆盖层为非晶硅（amorphous Si, a-Si）半导体材料。在本发明一实施例中，采用193nm准分子激光刻蚀技术形成一个或者更多个栅极220。
根据本发明一实施例，接下来，在所述半导体基底200上形成轻掺杂源漏区（LDDs）。接着，进行第一间隔物的形成，在所述栅极220侧壁上形成偏移侧墙。接着，进行选择性外延生长（SEG）工艺生长硅锗（SiGe）材料，其功能是在PMOS区形成压应力，从而提高PMOS空穴的迁移率。接着，在所述半导体基底200上形成重掺杂源漏区（HDDs），随后进行快速升温退火（RTA）处理。优选地，所述快速升温退火步骤采用尖峰退火，退火温度范围为900℃~1100℃。接着，进行第二间隔物的形成，在所述栅极230侧壁上形成间隙壁（spacer）结构。最后，对所述半导体基底200进行硅化（Silicidation）处理，形成自对准硅化物层。优选地，所述自对准硅化物层为镍-铂-硅（NiPtSi）材料。最终形成Ω-FinFET器件结构。
根据本发明一个实施例进行Ω-型FinFET前段制程（FEOL）的制作流程如图3所示。在步骤301中，提供一半导衬底，所述半导体衬底通常为SOI衬底。在步骤302中，进行SOI层变薄的步骤，使顶部含Si半导体层由70~90nm变薄至40nm左右。在步骤303中，通过构图顶部含Si半导体层形成一个或者更多个鳍片。在步骤304中，执行鳍片圆角化工艺。在步骤305中，对所述鳍片进行杂质掺杂。在步骤306中，通过TMAH湿法刻蚀所述鳍片并进行热退火处理。在步骤307中，进行栅极堆栈的沉积。在步骤308中，刻蚀所述栅极堆栈而形成栅极。在步骤309中，在所述半导体衬底上形成轻掺杂源漏区（LDDs）。在步骤310中，进行第一间隔物的沉积，在所述栅极侧壁上形成偏移侧墙。在步骤311中，进行选择性外延生长（SEG）工艺生长硅锗（SiGe）材料。在步骤312中，在所述半导体衬底上形成重掺杂源漏区（HDDs）。在步骤313中，进行快速升温退火（RTA）处理，所述快速升温退火步骤采用尖峰退火，退火温度范围为900℃~1100℃。在步骤314中，进行第二间隔物的沉积，在所述栅极侧壁上形成间隙壁结构。在步骤315中，对所述半导体衬底进行硅化处理，形成镍-铂-硅（NiPtSi）自对准硅化物层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (26)
1.一种鳍型场效应晶体管的制作方法，包括：
提供半导体衬底；
在所述半导体衬底上形成一个或者更多个鳍片；
对所述鳍片进行掺杂；
使用TMAH对所述鳍片进行刻蚀以形成Ω型鳍片；
对所述鳍片进行热退火处理。
2.根据权利要求1所述的方法，其中所述半导体衬底为绝缘体上硅（SOI）衬底。
3.根据权利要求2所述的方法，其特征在于，在所述半导体衬底上形成鳍片之前，还包括使所述绝缘体上硅（SOI）层变薄的步骤。
4.根据权利要求3所述的方法，其特征在于，使所述绝缘体上硅（SOI）层变薄的步骤中，绝缘体上硅层的厚度由70~90nm变薄至大约40nm。
5.根据权利要求1所述的方法，其特征在于，在所述半导体衬底上形成鳍片的步骤采用193nm准分子激光刻蚀技术进行。
6.根据权利要求1所述的方法，其特征在于，对所述鳍片进行掺杂，掺杂杂质的种类为硅(Si)、氩(Ar)、氮(N)、锗(Ge)、镓(Ga)中的一种或者为它们的任意组合。
7.根据权利要求1所述的方法，其特征在于，还包括对所述鳍片实施鳍片圆角化工艺的步骤。
8.根据权利要求1所述的方法，其特征在于，还包括在所述半导体衬底上进行栅极堆栈沉积的步骤。
9.根据权利要求8所述的方法，其特征在于，所述进行栅极堆栈沉积的步骤分为三步：沉积一栅极电介质层；沉积一栅电极层；以及沉积一覆盖层。
10.根据权利要求9所述的方法，其特征在于，所述栅极电介质层为高介电常数材料层。
11.根据权利要求10所述的方法，其特征在于，所述高介电常数材料层为氮化铪硅酸盐（HfSiON）材料。
12.根据权利要求9所述的方法，其特征在于，所述栅电极层为金属层。
13.根据权利要求12所述的方法，其特征在于，所述金属层为氮化钛（TiN）材料。
14.根据权利要求9所述的方法，其特征在于，所述覆盖层为非晶硅（amorphous Si, a-Si）半导体材料。
15.根据权利要求8所述的方法，其特征在于，还包括对所述栅极堆栈进行刻蚀从而形成栅极的步骤。
16.根据权利要求15所述的方法，其特征在于，对所述栅极堆栈进行刻蚀的步骤采用193nm准分子激光刻蚀技术。
17.根据权利要求1所述的方法，其特征在于，还包括在所述半导体衬底上形成轻掺杂源漏区（LDDs）。
18.根据权利要求15所述的方法，其特征在于，还包括在所述栅极侧壁上形成偏移侧墙。
19.根据权利要求18所述的方法，其特征在于，还包括在所述半导体衬底上进行选择性外延生长（SEG）步骤。
20.根据权利要求19所述的方法，其特征在于，采用选择性外延生长（SEG）步骤所生长的材料为硅锗（SiGe）材料。
21.根据权利要求17或20所述的方法，其特征在于，还包括在所述半导体衬底上形成重掺杂源漏区（HDDs）。
22.根据权利要求21所述的方法，其特征在于，还包括在所述半导体衬底上形成重掺杂源漏区后执行快速升温退火（RTA）步骤。
23.根据权利要求22所述的方法，其特征在于，所述快速升温退火步骤采用尖峰退火，退火温度范围为900℃~1100℃。
24.根据权利要求18所述的方法，其特征在于，还包括在所述栅极侧壁上形成间隙壁结构。
25.根据权利要求21所述的方法，其特征在于，还包括对所述半导体衬底进行硅化处理。
26.根据权利要求25所述的方法，其特征在于，对所述半导体衬底进行硅化处理所形成的自对准硅化物层为镍-铂-硅（NiPtSi）材料。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |