CN102237310A - 集成电路及其制造方法 - Google Patents

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Abstract

本发明提供一种集成电路及其制造方法，该方法包括：形成一多晶硅层于一基板上；以及图案化该多晶硅层，以形成一多晶硅电阻与一多晶硅栅极。对该多晶硅电阻实施一第一离子注入，以调整该多晶硅电阻的阻值。对该多晶硅电阻的一顶部实施一第二离子注入，以使该多晶硅电阻的该顶部具有一高抗蚀刻力。之后，实施一蚀刻工艺，以移除该多晶硅栅极，同时以该顶部保护该多晶硅电阻。本发明可克服多晶硅电阻的阻值与设定值产生偏差与其他问题。

Description

集成电路及其制造方法
技术领域
本发明涉及一种集成电路，尤其涉及一种具有新颖离子注入方式的集成电路及其制造方法。
背景技术
多晶硅电阻已频繁地使用于传统集成电路(IC)设计中。同样地，由于技术节点(technology node)微缩，高介电常数介电材料与金属也经常考虑作为一半导体元件例如一金属氧化物半导体场效应晶体管(MOSFET)的一栅极堆叠。然而，当结合多晶硅电阻与金属氧化物半导体场效应晶体管(MOSFET)的金属栅极至一单一集成电路(IC)晶片时，不同的集积问题浮现。解决的方法包括当形成一多晶硅电阻时，使用一伪栅极。之后，可进行一后栅极工艺，例如一蚀刻工艺，以移除伪栅极。然而，形成的多晶硅电阻会因蚀刻工艺而损伤、凹陷，导致多晶硅电阻的阻值与设定值产生偏差与其他问题。因此，急须开发一种可克服上述问题的多晶硅电阻结构及其制造方法。
发明内容
为了解决现有技术的问题，本发明提供一种集成电路的制造方法，包括：形成一多晶硅层于一基板上；以及图案化该多晶硅层，以形成一多晶硅电阻与一多晶硅栅极。对该多晶硅电阻实施一第一离子注入，以调整该多晶硅电阻的阻值。对该多晶硅电阻的一顶部实施一第二离子注入，以使该多晶硅电阻的该顶部具有一高抗蚀刻力。之后，实施一蚀刻工艺，以移除该多晶硅栅极，同时以该顶部保护该多晶硅电阻。
本发明的另一实施例，也提供一种集成电路的制造方法，包括：形成一高介电常数介电材料层于一基板上与形成一多晶硅层于该介电材料层上。图案化该高介电常数介电材料层与该多晶硅层，以形成一无源元件与一多晶硅栅极。对该多晶硅无源元件的一顶部实施一离子注入，以使该顶部具有一高抗蚀刻力。之后，实施一蚀刻工艺，以移除该多晶硅栅极，形成一栅极沟槽，同时以经注入的该顶部保护该多晶硅无源元件。之后，以一金属层填入该栅极沟槽，形成一金属栅极。
本发明也提供一种集成电路，在一实施例中，该集成电路包括：一半导体基板；一场效应晶体管，设置于该半导体基板的一第二区中；以及一无源多晶硅元件，设置于该半导体基板的一第一区中。该场效应晶体管包括一栅极堆叠、一金属层与一导电层，该栅极堆叠具有一高介电常数介电材料层，该金属层具有一适当功函数并设置于该高介电常数介电材料层上，该导电层于该金属层上。该无源多晶硅元件包括：一多晶硅柱状结构，具有一含硼掺质与一第一掺杂浓度；以及一多晶硅顶部，设置于该多晶硅柱状结构上，其中该多晶硅顶部包括该含硼掺质与一第二掺杂浓度，该第二掺杂浓度大于该第一掺杂浓度，该多晶硅顶部具有一厚度，低于10纳米。
本发明也提供一种集成电路，包括：一半导体基板；以及一无源多晶硅元件，设置于该半导体基板上，该无源多晶硅元件具有一阶梯式掺杂形式：一第一掺杂浓度，于该无源多晶硅元件的一底部多晶硅区；以及一第二掺杂浓度，于该无源多晶硅元件的一顶部多晶硅区，其中该顶部多晶硅区具有一厚度，低于10纳米，该第二掺杂浓度大于该第一掺杂浓度。
本发明可克服多晶硅电阻的阻值与设定值产生偏差与其他问题。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1为根据本发明不同观点，一具有一金属栅极堆叠(metal gate stack)与一多晶硅电阻(polysilicon resistor)的半导体元件制造方法的流程图。
图2～图9为根据本发明不同观点，于不同工艺阶段，一具有一金属栅极堆叠与一多晶硅电阻的半导体结构的一实施例的剖面示意图。
图10为根据本发明不同观点，于不同实施例中，不同掺杂程序对蚀刻速率的条状图。
图11为根据本发明不同实施例，说明本发明不同掺杂方式。
图12为根据本发明不同观点，于另一实施例中，一具有一金属栅极堆叠与一多晶硅电阻的半导体元件制造方法的流程图。
图13～图15为根据本发明不同观点，于另一实施例中，于不同工艺阶段，一具有一金属栅极堆叠与一多晶硅电阻的半导体结构的剖面示意图。
其中，附图标记说明如下：
100、300～(半导体元件(结构)制造)方法；
102～提供一半导体基板；
104～形成包括一介电材料层与一多晶硅层的栅极材料层；
106、304～图案化栅极材料层，以形成一或多个电阻以及一或多个栅极堆叠；
108、302～实施一第一离子注入，以导入掺杂物种至一或多个电阻，调整电阻阻值；
110～于元件区中形成源/漏极区；
112～对电阻实施一第二离子注入工艺，以增加电阻区中电阻的抗蚀刻力；
114～于元件区中形成一或多个金属栅极；
200～半导体结构；
210～(半导体)基板；
212～电阻区；
214～元件区；
216～浅沟槽隔离结构；
218～界面层；
220～介电材料层(高介电常数介电(材料)层)(伪氧化层)；
222～多晶硅层(未掺杂非晶硅层)(伪多晶硅层)；
224～硬掩模层；
226、228～电阻；
229～栅极堆叠(元件区)；
230、238、242～图案化光致抗蚀剂层；
232～第一离子注入工艺；
234～间隙壁；
236～离子注入工艺；
240～源/漏极区；
241～层间介电层；
244～第二离子注入工艺；
246～(电阻)顶部；
248～金属层(功函数金属)(p金属)(n金属)；
250～导电层(导电材料)。
具体实施方式
图1为根据一实施例，一半导体元件制造方法100的流程图。根据本发明不同观点，半导体元件包括一金属栅极堆叠(metal gate stack)与一多晶硅电阻(polysilicon resistor)。图2～图9为根据一或多个实施例，于不同工艺阶段，一半导体结构200的剖面图。半导体结构200及其制造方法100全部描述于图1～图11。
请参阅图1与图2，方法100开始于步骤102，提供一半导体基板210。半导体基板210包括硅。半导体基板210选择性地包括锗、硅锗或其他适合的半导体材料。半导体基板210也包括不同隔离结构，例如形成于基板中以分离不同元件的浅沟槽隔离(STI)。半导体基板210也包括不同掺杂区，例如n阱与p阱。在一实施例中，半导体基板210包括一或多个多晶硅电阻的一第一区(电阻区)212与一或多个场效应晶体管(FET)的一第二区(元件区)214。于基板210中形成不同浅沟槽隔离(STI)结构216。浅沟槽隔离(STI)结构216的形成包括于一基板中蚀刻一沟槽，以及以一或多种例如氧化硅、氮化硅或氮氧化硅的绝缘材料填入沟槽。填满的沟槽可具有一多层结构，例如以氮化硅填入沟槽的一热氧化垫层。在一实施例中，借由一连续工艺制作浅沟槽隔离(STI)结构216，例如成长一垫氧化层，形成一低压化学气相沉积(LPCVD)氮化层，利用光致抗蚀剂与掩模图案化一浅沟槽隔离(STI)开口，于基板中蚀刻一沟槽，选择性地成长一热氧化沟槽榇垫以改善沟槽界面，以化学气相沉积(CVD)氧化物填入沟槽，利用化学机械研磨(CMP)进行回蚀刻，以及利用氮化物剥除以留下浅沟槽隔离(STI)结构。半导体基板210也包括形成于不同有源区中的不同n阱与p阱。
请参阅图1与图3，方法100进行步骤104，形成包括一介电材料层220与一多晶硅层222的栅极材料层。在一实施例中，多晶硅层222未进行掺杂，介电材料层220包括一高介电常数介电材料层。多晶硅层222可选择性或额外地包括非晶硅。高介电常数介电层220包括一介电常数高于热硅氧化物(thermal silicon oxide)介电常数的介电材料，其介电常数约为3.9。在一实施例中，高介电常数介电层220包括氧化铪(HfO)。在不同实施例中，高介电常数介电层220包括金属氧化物、金属氮化物或其组合。在一实施例中，高介电常数介电层220包括一范围介于10～100埃之间的厚度。
在一实施例中，栅极材料层包括多层介电材料，例如一界面层(interfaciallayer)218(例如氧化硅)与一设置于界面层上的高介电常数介电材料层220。在另一实施例中，于栅极材料层上进一步形成一硬掩模层224，例如氮化硅(SiN)或氧化硅(SiO2)，供栅极图案化使用。在不同实施例中，可借由化学氧化技术、热氧化程序、原子层沉积(ALD)或化学气相沉积(CVD)形成界面层218。可借由化学气相沉积(CVD)、原子层沉积(ALD)、等离子体辅助化学气相沉积(PECVD)或等离子体辅助原子层沉积(PEALD)形成高介电常数介电材料层220。可利用以硅烷(SiH4)或其他以硅为主体前驱物的化学气相沉积(CVD)形成未掺杂的非晶硅层或多晶硅层222。于一较高温度时，可实施未掺杂非晶硅层222的沉积。在一实施例中，沉积温度大于摄氏400度。在另一实施例中，沉积温度大于摄氏530度。可借由化学气相沉积(CVD)或其他适当技术形成硬掩模层224(氮化硅(SiN)或氧化硅(SiO2))。
请参阅图1与图4，方法100进行步骤106，图案化栅极材料层，以形成一或多个电阻，例如电阻226与228，以及一或多个栅极堆叠(或伪栅极)，例如一栅极堆叠229。可借由一光刻工艺及/或一蚀刻工艺完成栅极材料层的图案化。举例来说，于硬掩模层224上形成一用来定义不同电阻区与栅极区的图案化光致抗蚀剂层，实施一包括光致抗蚀剂涂布、软烤、曝光、曝光后烘烤(PEB)、显影与硬烤的光光刻工艺，借由图案化光致抗蚀剂层的开口蚀刻硬掩模层224，形成一图案化硬掩模，利用图案化硬掩模进一步蚀刻栅极材料层，形成不同电阻与栅极堆叠，以及利用一例如湿式剥除或等离子体灰化的适当工艺移除图案化光致抗蚀剂层。若未形成硬掩模层，则可直接使用图案化光致抗蚀剂层作为一蚀刻掩模蚀刻栅极材料层。
在一实施例中，电阻226或228形成为一无源元件(passive device)。无源元件可使用作为一电阻或选择性地使用作为一多晶硅熔丝(fuse)。在另一实施例中，于一浅沟槽隔离(STI)结构216上设置电阻228。在另一实施例中，于基板210的有源区中设置电阻226。一电阻可选择性地部分位于有源区上，部分位于浅沟槽隔离(STI)结构上。在另一实施例中，于一例如一金属氧化物半导体(MOS)晶体管的场效应晶体管(FET)的元件区229中形成栅极堆叠229。场效应晶体管(FET)可为一n型场效应晶体管(nFET)或一p型场效应晶体管(pFET)。
请参阅图1与图5，方法100进行步骤108，实施一第一离子注入(ionimplantation)，以导入掺杂物种至一或多个电阻(例如226与228)，调整电阻阻值。在一实施例中，于基板上形成一图案化光致抗蚀剂层230以覆盖元件区214，而借由图案化光致抗蚀剂层230的开口露出电阻区212。之后，对电阻区212实施一离子注入工艺232，以使掺杂物种导入至电阻，有效改变电阻阻值。形成图案化光致抗蚀剂层230的程序与步骤106中形成图案化光致抗蚀剂层的程序类似。步骤108可以其他选择性程序进行导入掺杂物种。在一选择实施例中，移除图案化光致抗蚀剂开口内电阻区212中的硬掩模层224，之后，进行离子注入工艺232，以将掺杂物种直接导入至电阻。在另一选择实施例中，移除图案化光致抗蚀剂开口内电阻区212中的硬掩模层224，之后，借由等离子体灰化或湿式剥除移除图案化光致抗蚀剂，之后，进行一扩散(diffusion)工艺以导入掺杂物种至电阻。当自电阻移除光致抗蚀剂230而保留硬掩模层224于栅极堆叠上时，扩散工艺可导入掺杂物种至电阻。
离子注入工艺232(或扩散)使用一欲导入至电阻的p型掺杂物种，例如硼(B)。也可选择性地使用其他含硼掺杂物种，例如二氟化硼(BF2)。在离子注入工艺232中，根据电阻厚度调整掺杂能量，以使掺杂物种自顶部至底部均匀地分散于电阻中。也可选择性地调整掺杂能量，使得掺杂物种分散进入一部分电阻。于后续回火工艺后，掺杂物种可均匀地分散于电阻中。根据电阻厚度与设计的电阻阻率或阻值调整掺杂剂量，以使电阻的最终阻率或阻值落于设计范围内。在一实施例中，电阻的掺杂浓度低于5x1018/cm3。当电阻厚度大约或低于1微米时，掺杂剂量低于1x1016/cm2。
请参阅图1与图6，方法100进行步骤110，于元件区214中形成源/漏极区240。在一实施例中，源/漏极区240包括轻掺杂漏极(LDD)区与重掺杂源/漏极(S/D)结构，全部均称为借由一或多次离子注入工艺236形成的源/漏极区。当元件区214同时包括n型场效应晶体管(nFET)与p型场效应晶体管(pFET)时，利用适合的掺杂物种分别形成n型场效应晶体管(nFET)与p型场效应晶体管(pFET)的源/漏极区。在一实施例中，以n型场效应晶体管(nFET)为例，借由一离子注入以一轻掺杂剂量(light doping dose)形成轻掺杂漏极(LDD)结构。之后，借由介电沉积与例如等离子体蚀刻的各向异性蚀刻形成间隙壁234。之后，借由一离子注入以一重掺杂剂量(heavy doping dose)形成重掺杂源/漏极(S/D)结构。可以一类似程序相对的掺杂类型形成p型场效应晶体管(pFET)的不同源/漏极结构。于此工艺中可形成侧壁间隙壁234至电阻，以形成n型场效应晶体管(nFET)与p型场效应晶体管(pFET)的间隙壁。在不同掺杂工艺以形成不同源/漏极结构的过程中，借由一图案化光致抗蚀剂层保护电阻区212，例如一图案化光致抗蚀剂层238。在一实施例中，在形成n型场效应晶体管(nFET)与p型场效应晶体管(pFET)不同源/漏极结构的程序中，借由一离子注入形成n型场效应晶体管(nFET)的轻掺杂漏极(LDD)结构，同时以一图案化光致抗蚀剂层覆盖p型场效应晶体管(pFET)区与电阻；借由一离子注入形成p型场效应晶体管(pFET)的轻掺杂漏极(LDD)结构，同时以另一图案化光致抗蚀剂层覆盖n型场效应晶体管(nFET)区与电阻；之后，借由沉积与蚀刻形成间隙壁至n型场效应晶体管(nFET)栅极堆叠、p型场效应晶体管(pFET)栅极堆叠与电阻。借由离子注入形成n型场效应晶体管(nFET)的源/漏极(S/D)结构，同时以另一图案化光致抗蚀剂层覆盖p型场效应晶体管(pFET)区与电阻；以及借由离子注入形成p型场效应晶体管(pFET)的源/漏极(S/D)结构，同时以另一图案化光致抗蚀剂层覆盖n型场效应晶体管(nFET)区与电阻。在一实施例中，随后进行一高温回火工艺(high temperatureannealing process)以活化源/漏极区与电阻中的不同掺杂物种。
请参阅图1与图7，方法100进行步骤112，对电阻实施一第二离子注入工艺244，以增加电阻区212中电阻的抗蚀刻力(etch resistance)。在一实施例中，于半导体基板210上先形成一层间介电层(inter-level dielectric，ILD)241。层间介电层(ILD)241包括氧化硅、低介电常数介电材料或其他适合的介电材料或上述组合。借由一例如化学气相沉积(CVD)的适当技术形成层间介电层(ILD)241。例如可进行一高密度等离子体(high density plasma)化学气相沉积(CVD)以形成层间介电层(ILD)241。在一实施例中，层间介电层(ILD)241沉积于基板210上并填入电阻区212中电阻与电阻之间的间隙以及元件区214中栅极堆叠与栅极堆叠之间的间隙。在另一实施例中，于基板上形成层间介电层(ILD)241至电阻与栅极堆叠上表面上方的一平坦面(level)。
对层间介电层(ILD)241实施一化学机械研磨(CMP)工艺以降低层间介电层(ILD)241厚度，自上侧露出电阻与栅极堆叠。可调整化学机械研磨(CMP)工艺的工艺条件与参数，包括浆料化学与研磨压力，以部分移除与平坦化层间介电层(ILD)241。
之后，于基板210上形成一图案化光致抗蚀剂层242并覆盖元件区。图案化光致抗蚀剂层242包括一或多个开口以露出电阻区212中的电阻。第二离子注入工艺244使用一欲导入至电阻226/228一顶部246的p型掺杂物种，例如硼(B)。因此，形成的电阻顶部246含硼且对一使用于后续蚀刻工艺的蚀刻剂具有一高抗蚀刻力(etch resistance)。后续蚀刻工艺例如为移除元件区214中伪多晶硅(非晶硅)栅极的蚀刻工艺。通过不同实验可知，当并入硼时，多晶硅或非晶硅的蚀刻速率可有效下降，如图10所示。也可选择性地使用二氟化硼进行第二离子注入，以将其导入至电阻顶部。也可使用其他适合掺质以有效增加电阻抗蚀刻力。电阻顶部246具有一足够厚度以在后续蚀刻工艺过程中保护电阻。在一实施例中，电阻顶部246具有低于5纳米的厚度。在第二离子注入工艺244中，调整掺杂能量以提供顶部246的适当厚度。
调整第二离子注入的掺杂剂量(doping dose)，以使顶部246的掺杂浓度高于1x1019/cm3。在一实施例中，顶部246的掺杂浓度介于1x1019/cm3至1x1022/cm3之间的范围。在一实施例中，掺杂剂量高于1x1014/cm2。之后，借由一例如等离子体灰化或湿式剥除的适当工艺移除图案化光致抗蚀剂层242。为达不同目的，第一离子注入工艺232与第二离子注入工艺244可设计将硼(B)或二氟化硼(BF2)并入至电阻成不同方式。第一离子注入工艺232可设计将硼(B)或二氟化硼(BF2)导入至电阻成一均匀分布，以调整电阻阻值。第二离子注入工艺244则可设计将硼(B)或二氟化硼(BF2)仅导入至电阻一顶部246，以降低电阻蚀刻速率。电阻中第一离子注入的第一掺杂浓度低于电阻顶部246第二离子注入的第二掺杂浓度。图11提供第一离子注入(标示为面积A)与第二离子注入(标示为面积B)掺杂浓度与深度的一实施例。
请参阅图1、图8与图9，方法100进行步骤114，于元件区214中形成一或多个金属栅极。首先，实施一蚀刻工艺以移除元件区214内伪栅极的多晶硅或非晶硅。蚀刻工艺也移除硬掩模层224。当电阻顶部246具有一增加的抗蚀刻力时，可有效保护电阻区212的电阻免于蚀刻工艺中移除。蚀刻工艺可选择性地包括两步骤，其中第一步骤设计成移除硬掩模层224，第二步骤设计成移除元件区214中伪栅极的硅，而电阻为其顶部246所保护。于移除元件区214中伪栅极的硅后，于伪栅极区中形成沟槽，称为栅极沟槽(gatetrench)。在一实施例中，用来移除元件区214中栅极堆叠的多晶硅或非晶硅的蚀刻工艺可进行适当的干蚀刻、湿蚀刻或其组合。在一实施例中，一包括硝酸(HNO3)、水(H2O)与氟化氢(HF)的蚀刻液或氢氧化胺(NH4OH)溶液可用来移除多晶硅(或非晶硅)。在另一实施例中，以氯为主体(chlorine(Cl)-based)的等离子体可用来选择性地移除多晶硅。
之后，于栅极沟槽中形成一或多个金属栅极材料层。在一实施例中，于栅极沟槽中填入一具有适合功函数的金属层248(称为一功函数金属)与一导电层250。在一实施例中，以一功函数金属248沉积栅极沟槽，之后，填入导电材料250，形成一p型场效应晶体管(pFET)的一栅极。p型场效应晶体管(pFET)的功函数金属248称为一p金属。p金属包括以一金属为主体具有一与p型场效应晶体管(pFET)相容功函数的导电材料。在一实施例中，p金属具有一大约或大于5.2eV的功函数。在一实施例中，p金属包括氮化钛(TiN)或氮化钽(TaN)。在其他实施例中，p金属包括氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)或其组合。p金属248可包括不同以金属为主体的膜作为一最适化元件效能与工艺相容性的堆叠。可借由一适当工艺形成p金属层，例如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体辅助化学气相沉积(PECVD)、等离子体辅助原子层沉积(PEALD)或旋涂金属。之后，于栅极沟槽中填入导电材料250，如图8所示。根据不同实施例，导电材料250包括铝或钨。形成导电材料的方法可包括物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体辅助化学气相沉积(PECVD)、等离子体辅助原子层沉积(PEALD)或旋涂金属。之后，可实施一化学机械研磨(CMP)工艺，以移除多余的功函数金属与导电材料，形成金属栅极，如图9所示。
也可选择性地以一n金属的一功函数金属248沉积栅极沟槽，之后，以导电材料250填入栅极沟槽，形成一n型场效应晶体管(nFET)的一栅极。n金属包括以一金属为主体具有一与n型场效应晶体管(nFET)相容功函数的导电材料。在一实施例中，n金属具有一大约或小于4.2eV的功函数。在一实施例中，n金属包括钽(Ta)。在另一实施例中，n金属包括钛铝(TiAl)、氮化钛铝(TiAlN)或其组合。在其他实施例中，n金属包括钽(Ta)、钛铝(TiAl)、氮化钛铝(TiAlN)或其组合。n金属248可包括不同以金属为主体的膜作为一最适化元件效能与工艺相容性的堆叠。可借由一适当工艺形成n金属层，例如物理气相沉积(PVD)。之后，可实施一化学机械研磨(CMP)工艺以移除多余的功函数金属与导电材料。在一实施例中，元件区214同时包括n型场效应晶体管(nFET)与p型场效应晶体管(pFET)。在此实施例中，借由一适当程序分别形成n型场效应晶体管(nFET)与p型场效应晶体管(pFET)的金属栅极。举例来说，于移除元件区中伪栅极的硅后，借由一p金属层沉积、导电层沉积与一用来移除多余p金属层与导电层的化学机械研磨(CMP)工艺而形成p型场效应晶体管(pFET)的金属栅极，同时以一图案化光致抗蚀剂层保护n型场效应晶体管(nFET)。之后，借由一n金属层沉积、导电层沉积与一用来移除多余n金属层与导电层的化学机械研磨(CMP)工艺而形成n型场效应晶体管(nFET)的金属栅极。当沉积p型场效应晶体管(pFET)的一p金属层时，同时以一图案化光致抗蚀剂层保护n型场效应晶体管(nFET)，而当沉积n型场效应晶体管(nFET)的一n金属层时，则同时以另一图案化光致抗蚀剂层保护p型场效应晶体管(pFET)。之后，沉积一导电层，以填入n型场效应晶体管(nFET)与p型场效应晶体管(pFET)的栅极沟槽。对基板实施一化学机械研磨(CMP)工艺，以移除多余的n金属层、p金属层与导电层，形成n型场效应晶体管(nFET)与p型场效应晶体管(pFET)的金属栅极。
图12为根据另一实施例中本发明的不同观点，一具有一金属栅极堆叠与一多晶硅电阻的半导体元件制造方法300的流程图。图13～图15为根据另一实施例中本发明的不同观点，于不同工艺阶段，一具有一金属栅极堆叠与一多晶硅电阻的半导体结构的剖面图。除了将图1对电阻区212的电阻进行第一离子注入工艺232的步骤108提前至图1形成栅极堆叠与电阻的步骤106之外，方法300类似图1的方法100。在此实施例中，于第一离子注入工艺232后，于多晶硅层222上，形成硬掩模层224。在另一实施例中，借由一临场(in-situ)工艺以硼掺杂多晶硅层222。例如以临场(in-situ)硼掺质形成多晶硅层222。方法300进一步描述于后，请参阅图12、图2、图13～图15、图4与图6～图9。
方法300包括步骤102，提供一半导体基板210，如图2所示。方法300之后进行步骤104，于半导体基板210上，形成高介电常数介电材料层220与多晶硅层222，如图13所示。于此阶段，于多晶硅层222上，不形成硬掩模层。方法300进行步骤302，实施第一离子注入工艺232，如图14所示。特别是于多晶硅层222上，形成图案化光致抗蚀剂层230并覆盖元件区214。利用图案化光致抗蚀剂层230作为一注入掩模，对电阻区212的多晶硅层222实施第一离子注入工艺232。
之后，方法300进行步骤304，形成电阻与栅极堆叠。首先，于第一离子注入工艺232后，于多晶硅层222上，形成硬掩模层224，如第15图所示。最后，对栅极材料层进行一图案化工艺，以形成一或多个电阻，例如电阻226与228，以及一或多个栅极堆叠(或伪栅极)，例如一栅极堆叠229，如图4所示。此处的图案化工艺类似图1步骤106的图案化工艺。
之后，方法300进行步骤110，借由离子注入236，于元件区214中，形成源/漏极结构，如图6所示。之后，方法300类似图1的方法100。特别是方法300进行步骤112，实施第二离子注入工艺244，如图7所示，以及进行步骤114，于元件区214中，形成金属栅极，如图8与图9所示。
此处虽未描述，然而其他选择、特征与工艺步骤也可实施，以形成不同结构。在一实施例中，电阻区212中的一或多个电阻(例如226、228或两者)可适当地设置与选择性地使用作为一多晶硅熔丝(polysilicon fuse)(或非晶硅熔丝)的其他应用。在另一实施例中，电阻设置成一阵列，每一电阻位于浅沟槽隔离(STI)上，邻近为有源区所分离的无源元件。半导体结构200为一集成电路的一部分，此集成电路同时具有多个电阻与不同场效应晶体管，每一场效应晶体管具有一高介电常数介电质的栅极堆叠与金属电极。在另一实施例中，多晶硅层222可进行临场(in-situ)硼掺杂。在另一实施例中，调整临场(in-situ)掺杂，以使多晶硅层222获得一预期阻率(resistivity)，以致可省略第一离子注入工艺232。
借由导入掺杂物种至电阻以调整电阻阻值(resistance)的第一离子注入工艺(图1步骤108)可以一不同顺序步骤进行。在一实施例中，于图案化多晶硅层222前，实施第一离子注入工艺。请参阅图1，于沉积多晶硅层的步骤104后与图案化形成电阻与栅极堆叠的步骤106前，实施第一离子注入工艺。更详细叙述请参阅第3图，于沉积多晶硅层222与硬掩模层224后，实施第一离子注入工艺，以导入掺杂物种至多晶硅层。在一图3的特定实施例中，于沉积多晶硅层222与硬掩模层224后，于硬掩模层224上，形成一图案化光致抗蚀剂层，此图案化光致抗蚀剂层包括于电阻区212中定义的一或多个开口，其并同时覆盖元件区214。之后，利用图案化光致抗蚀剂作为一离子注入掩模(ion implant mask)，对半导体结构200实施第一离子注入工艺。此实施例的第一离子注入工艺类似图1步骤108的第一离子注入工艺。
在另一实施例中，以不同顺序形成p金属层与n金属层，使得n金属层先形成，p金属层后形成。在另一实施例中，一p型场效应晶体管(pFET)具有一增加载流子迁移率与提升元件效能的应变结构。在另一实施例中，于p型场效应晶体管(pFET)的源/漏极区中，形成硅锗(SiGe)，以达到一适当的应力效果。在一形成此类一应变p型场效应晶体管(pFET)的实施例中，借由一或多个蚀刻步骤，对p型场效应晶体管(pFET)源/漏极区内的硅基板进行凹槽制作。之后，于凹槽区中，外延成长硅锗(SiGe)，并于外延成长的硅锗(SiGe)结构中，形成重掺杂源/漏极。在另一实施例中，于形成轻掺杂漏极(LDD)结构后，形成一伪间隙壁。于形成硅锗(SiGe)结构后，移除伪间隙壁。之后，于相关的栅极堆叠侧壁上，形成一具有一不同厚度的主要间隙壁，以使重掺杂源/漏极与硅锗(SiGe)结构具有一偏移距离。例如主要间隙壁较伪间隙壁厚，使得重掺杂源/漏极形成于硅锗(SiGe)结构中。
在另一实施例中，一n型场效应晶体管(nFET)具有一增加载流子迁移率与提升元件效能的应变结构。在另一实施例中，于n型场效应晶体管(nFET)的源/漏极区中，形成碳化硅(SiC)，以于步骤104中达到一适当的应力效果。应变n型场效应晶体管(nFET)的形成类似应变p型场效应晶体管(pFET)的形成。在另一实施例中，每一n金属层与p金属层可包括其他适合的金属或金属合金。在另一实施例中，每一n金属层与p金属层具有一多层结构，以具有最适化功函数与较低门槛电压。
于形成电阻(例如226与228)、n型场效应晶体管(nFET)与p型场效应晶体管(pFET)前、中及/或后，可进行其他工艺步骤。举例来说，于步骤114后，进一步形成多层内连线(multilayer interconnection)。多层内连线包括例如传统介层窗(via)或接触窗(contact)的垂直内连线与例如金属导线的水平内连线。不同内连线结构可实施不同导电材料，包括铜、钨与硅化物。在一实施例中，以一镶嵌工艺形成铜相关的多层内连线结构。在另一实施例中，以钨形成接触孔中的钨插栓。
在一实施例中，可借由例如金属有机化学气相沉积(MOCVD)或原子束外延(MBE)的其他适当工艺形成高介电常数介电层。在一实施例中，高介电常数介电材料包括氧化铪(HfO2)。在另一实施例中，高介电常数介电材料包括氧化铝(Al2O3)。高介电常数介电材料层可选择性地包括金属氮化物、金属硅化物或其他金属氧化物。在另一实施例中，借由一热氧化、原子层沉积(ALD)、紫外光(UV)-臭氧氧化或其他适当方法形成例如氧化硅的界面层218。在另一实施例中，可于高介电常数介电层与n金属(或p金属)层之间插入一覆盖层。
在另一选择实施例中，于移除栅极堆叠229的伪多晶硅层后，于元件区214的栅极堆叠229中，可形成一高介电常数介电材料层。举例来说，图1步骤104形成的介电材料层220仅包括作为一伪氧化层的氧化硅层。之后，借由一同时将一高介电常数介电材料层与金属层填入栅极沟槽的高介电常数最终程序形成高介电常数金属栅极(HKMG)堆叠。因此，形成的高介电常数金属栅极(HKMG)堆叠也称为完整的后栅极(replacement gate)。在高介电常数最终程序的实施例中，自栅极堆叠229移除伪多晶硅层222与伪氧化层220，于元件区214中，形成一栅极沟槽。之后，于栅极沟槽中，同时形成高介电常数介电材料层与金属层。之后，可实施一化学机械研磨(CMP)工艺，以移除多余的高介电常数介电材料层与金属层并平坦化半导体结构200表面。此实施例中，电阻区212中电阻(226与228)的多晶硅层直接位于氧化硅层上。可借由其他后栅极(gate-last)工艺(或部分后栅极)或其他高介电常数最终工艺形成高介电常数金属栅极(HKMG)堆叠的高介电常数介电材料层。
在另一实施例中，浅沟槽隔离(STI)的形成可包括于一基板中蚀刻一沟槽，以及以例如氧化硅、氮化硅或氮氧化硅的绝缘材料填入沟槽。填满的沟槽可具有一多层结构，例如以氮化硅填入沟槽的一热氧化垫层(thermal oxideliner layer)。在一实施例中，可借由一连续工艺制作浅沟槽隔离(STI)结构，例如成长一垫氧化层，形成一低压化学气相沉积(LPCVD)氮化层，利用光致抗蚀剂与掩模图案化一浅沟槽隔离(STI)开口，于基板中蚀刻一沟槽，选择性地成长一热氧化沟槽榇垫(thermal oxide trench liner)以改善沟槽界面，以化学气相沉积(CVD)氧化物填入沟槽，以及利用化学机械研磨(CMP)进行回蚀刻。
不同图案化工艺可包括借由一光光刻工艺形成一图案化光致抗蚀剂层。一典型的光光刻工艺可包括光致抗蚀剂旋转涂布、软烤、光掩模对准、曝光、曝光后烘烤、光致抗蚀剂显影与硬烤的工艺步骤。光光刻曝光工艺也可借由其他例如无光掩模光光刻、电子束书写、离子束书写、热光刻与分子拓印的适当方法实施或代替。
本发明不限定包括一场效应晶体管(FET)(例如金属氧化物半导体(MOS)晶体管)与一多晶硅电阻(或多晶硅熔丝)的半导体结构的应用，其可延伸至其他具有一金属栅极堆叠的集成电路。举例来说，半导体结构可包括一动态随机存取存储器(DRAM)单元、一图像传感器、一电容及/或其他微电子元件(此处全部称为微电子元件)。在另一实施例中，半导体结构包括鳍式场效应晶体管(FinFET)。当然，本发明观点也可应用及/或适合于其他类型的晶体管，包括单栅极晶体管、双栅极晶体管与其他多栅极晶体管，其可使用于多种不同应用中，包括感测单元、存储单元、逻辑单元与其他单元。
虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种集成电路的制造方法，包括：
形成一多晶硅层于一基板上；
图案化该多晶硅层，以形成一多晶硅电阻与一多晶硅栅极；
对该多晶硅层实施一第一离子注入，以调整该多晶硅电阻的阻值；
对该多晶硅电阻的一顶部实施一第二离子注入，以使该顶部具有一高抗蚀刻力；以及
实施一蚀刻工艺，以移除该多晶硅栅极，同时以经注入的该顶部保护该多晶硅电阻。
2.如权利要求1所述的集成电路的制造方法，其中实施一第二离子注入包括以硼与二氟化硼其中之一注入该多晶硅电阻。
3.如权利要求1所述的集成电路的制造方法，其中实施一第一离子注入包括以二氟化硼与硼其中之一注入该多晶硅电阻。
4.如权利要求1所述的集成电路的制造方法，其中该多晶硅电阻的该顶部包括硼作为掺质，具有一掺杂浓度，大于1019/cm3。
5.如权利要求1所述的集成电路的制造方法，其中对该多晶硅层实施一第一离子注入包括于图案化该多晶硅层前，对该多晶硅层实施该第一离子注入。
6.一种集成电路，包括：
一半导体基板；
一场效应晶体管，设置于该半导体基板的一第一区中，该场效应晶体管包括一栅极堆叠、一金属层与一导电层，该栅极堆叠具有一高介电常数介电材料层，该金属层具有一适当功函数并设置于该高介电常数介电材料层上，该导电层于该金属层上；以及
一无源多晶硅元件，设置于该半导体基板的一第二区中，该无源多晶硅元件包括：
一多晶硅柱状结构，具有一含硼掺质与一第一掺杂浓度；以及
一多晶硅顶部，设置于该多晶硅柱状结构上，其中该多晶硅顶部包括该含硼掺质与一第二掺杂浓度，该第二掺杂浓度大于该第一掺杂浓度，该多晶硅顶部具有一厚度，低于10纳米。
7.如权利要求6所述的集成电路，其中该第一掺杂浓度小于5x1018/cm3。
8.如权利要求6所述的集成电路，其中该第二掺杂浓度介于1019/cm3至1022/cm3之间。
9.一种集成电路，包括：
一半导体基板；以及
一无源多晶硅元件，设置于该半导体基板上，该无源多晶硅元件具有一阶梯式掺杂方式：
一第一掺杂浓度，于该无源多晶硅元件的一底部多晶硅区；以及
一第二掺杂浓度，于该无源多晶硅元件的一顶部多晶硅区，其中该顶部多晶硅区具有一厚度，低于10纳米，该第二掺杂浓度大于该第一掺杂浓度。
10.如权利要求9所述的集成电路，还包括：
一场效应晶体管，设置于该半导体基板的一第一区中，该场效应晶体管包括一栅极堆叠、一金属层与一导电层，该栅极堆叠具有一高介电常数介电材料层，该金属层具有一适当功函数并设置于该高介电常数介电材料层上，该导电层于该金属层上；以及
一无源多晶硅元件，设置于该半导体基板的一第二区中，该无源多晶硅元件包括：
该底部多晶硅区，具有一含硼掺质与该第一掺杂浓度；以及
该顶部多晶硅区，设置于该底部多晶硅区上，其中该顶部多晶硅区包括该含硼掺质与该第二掺杂浓度。
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