CN101728273A - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体元件及其制造方法，该方法包含在一半导体基材上形成一高介电常数介电层；在该介电常数介电层上形成一盖层；在该盖层上形成一金属层；该金属层上形成一半导体层；在该半导体层上进行注入工艺，其使用包含氟的杂质；图案化该高介电常数介电层、该盖层、该金属层及该半导体层，以形成一栅极结构。本发明可增强同时拥有NMOS和PMOS的半导体元件的性能和可靠度，可轻易的和现有的CMOS技术工艺和半导体设备做整合，使用该含氟杂质掺杂物的注入工艺和进行活化的退火工艺对于现有的半导体工艺来说合适且容易。

Description

半导体元件及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，尤其涉及以注入方法降低半导体装置中金属栅极元件的临界电压的方法。
背景技术
半导体集成电路(IC)产业已经历过快速的成长。IC材料和设计的技术进步使得IC的生产世代不停地推新，每个世代都较前个世代有更小及更复杂的电路。然而，这些进步也增加了制造IC工艺的复杂性，因此IC工艺也需要有同样的进展才能实现更先进的集成电路IC工艺。
在集成电路的革新过程中，功能密度(也即每个芯片区域上互连装置的数量)已普遍的增加且几何图案尺寸(也即在工艺中所能创造的最小元件或线)越来越小。这些尺度下降的工艺通常能增加产品效能和提供较低的相关成本。但某些尺度的下降也产生一相对较高的功率消耗(power dissipation)值，其可用低功率消耗的元件例如互补型金属氧化物半导体(CMOS)元件来处理。
依照元件缩小化的趋势，各种材料被应用在CMOS的栅极电极(gateelectrode)和栅极介电层(gate dielectric)。例如，可使用一金属材料当栅极电极和一高介电常数介电质当栅极介电层。然而，n型MOS(NMOS)元件和p型MOS(PMOS)元件需要不同的功函数(work function)来对应它们的栅极电极。目前已有许多同时达成金属栅极的n和p的功函数。然而可以观察到，由于有效功函数(effective work function)不足及p型金属热稳定性不佳，在PMOS元件的半导体工艺中，临界电压(threshold voltage)可能会增大且载流子(carrier)移动率变差。
因此，业界需要的是运用注入的方法来降低一高介电常数金属栅极元件的临界电压。
发明内容
本发明为了解决现有技术的问题而提供一种半导体元件的制造方法，包含：在一半导体基材上形成一高介电常数介电层；在该高介电常数介电层上形成一盖层(capping layer)；在该盖层上形成一金属层；在该金属层上形成一半导体层；在该半导体层上进行一注入工艺，该注入工艺使用包含氟的杂质；及图案化该高介电常数介电层、该盖层、该金属层和该半导体层以形成一栅极结构。
本发明也提供一种半导体元件的制造方法，包含：在一半导体基材上形成一界面层；在该界面层上形成一盖层；在该盖层上形成一高介电常数介电层；在该高介电常数介电层上形成一金属层；在该金属层上形成一多晶硅层；在该多晶硅层上进行一注入工艺，该注入工艺使用一含氟的掺杂物(dopant)；及图案化该界面层、该盖层、该高介电常数介电层、该金属层及该多晶硅层，以形成一栅极结构。
另外，本发明提供一种半导体元件，包含一半导体基材和一晶体管于该基材中，该晶体管具有一栅极堆叠，包含：一界面层，形成于该半导体基材上；一高介电常数介电层，形成于该界面层上；一金属层，形成于该高介电常数介电层上；一盖层，形成于该界面层和高介电常数介电层之间或该高介电常数介电层和该金属层之间；一掺杂层(doped layer)，形成于该金属层上，该掺杂层至少包含氟。
本发明的方法提供了一简单且节省的方法来减少PMOS元件的临界电压并且增进了载流子(carrier)的移动率。因此，可增强同时拥有NMOS和PMOS的半导体元件的性能和可靠度。另外，本发明的方法和元件可轻易的和现有的CMOS技术工艺和半导体设备做整合，使用该含氟杂质掺杂物的注入工艺和进行活化的退火工艺对于现有的半导体工艺来说合适且容易。
附图说明
图1为本发明制造一半导体元件的流程示意图，用来说明本发明的高介电常数金属栅极的工艺。
图2为依照图1的方法制造一半导体元件的剖面图。
图3为本发明一实施例的一半导体元件的剖面图。
其中，附图标记说明如下：
200～半导体元件；202～半导体基材；204～PMOS元件；210～界面层；212～高介电常数介电层；216～盖层；220～金属层；222～半导体层；230～注入工艺；314～介于界面层和高介电常数介电层之间的盖层。
具体实施方式
本发明提供一含高介电常数介电层和金属栅极的半导体元件的制造方法100，其流程如图1所示。图2为依图1方法100制造该半导体元件的剖面示意图。图1和图2已经过简化来强调PMOS元件的栅极结构，以更清楚的说明本实施例的发明概念。本方法100可借由通过复晶层(poly layer)的注入工艺使PMOS元件的平带电压(flat band voltage)移向一p型功函数金属(p-metal)来改善效能。
本方法100首先为提供一半导体基材，如步骤110。该半导体元件200可包含一半导体基材202例如硅基材。该基材202可替换为硅化锗(silicongermanium)、镓化砷(gallium arsenic)或其他合适的半导体材料。该基材202可进一步包含其他特征像是各种掺杂区域，例如p阱(p-well)或n阱(n-well)、深埋层(buried layer)及/或外延层(epitaxy layer)。更进一步的，该基材202可为一在绝缘体上的半导体，例如绝缘层上覆硅(Silicon on Insulator；SOI)。在其他实施例中，该半导体基材202可包含一掺杂的外延层(epi layer)、一梯度半导体层(gradient semiconductor)及/或还可包含一半导体层叠在另一不同型态的半导体层上，例如一硅层叠在硅化锗层上。在其他例子中，一化合物半导体基材可包含多层硅结构或一硅基材可包含多层化合物半导体结构。
该半导体元件200可进一步包含一隔离结构(图中未显示)像是在该基材202中形成浅沟槽隔离(STI)以隔离有源区。该隔离结构可由公知的二氧化硅、氮化硅(silicon nitride)、氟掺杂硅酸盐(FSG)及/或一高介电常数介电层形成。有源区可形成像是NMOS元件和PMOS元件，虽然图2只显示PMOS元件204。
该半导体元件200可进一步包含一界面层210，形于在该基材202上。界面层210可包含厚度约为6-8埃
Figure G2009101348158D0000031
的二氧化硅层。界面层210可由原子层沉积(ALD)、化学气相沉积(CVD)或其他适合的工艺形成。接着，在基材上形成一高介电常数介电层，如步骤120。半导体元件200可进一步包含一高介电常数介电层，形成于界面层210上。高介电常数介电层212可由原子层沉积(ALD)、化学气相沉积(CVD)、有机金属气相沉积(MOCVD)、物理气相沉积(PVD)或前述的组合或其他各种适合的沉积技术形成。高介电常数介电层212的厚度范围约从5到25埃
Figure G2009101348158D0000041
高介电常数介电层可包含例如二氧化铪(HfO2)的铪化合物材料。或者，高介电常数介电层可选择性的包含其他高介电常数介电材料像是HfSiO、HfSiON、HfTaO、HfTaTiO、HfTiO、HfZrO、HfAlON或前述的组合。
接着，在高介电常数介电层上形成一盖层，如步骤130。半导体元件200可进一步包含一盖层以调控功函数(对栅极电极)使NMOS元件(图中未显示)或PMOS元件204有适当的效能。例如，一盖层216像是氧化铝可形成在PMOS元件204中的高介电常数介电层212上。或者，盖层216可选择性的包含氮化铝(AlN)、铝、铝氧化物或前述的组合。盖层216厚度约为2-10埃
Figure G2009101348158D0000042
盖层216可由原子层沉积(ALD)、化学气相沉积(CVD)、有机金属气相沉积(MOCVD)、物理气相沉积(PVD)或前述的组合或其他各种适合的沉积技术形成。
接着，在盖层上形成一金属层，如步骤140。半导体元件100可进一步包含一金属层220，形成于盖层216上。金属层220可包含各种金属例如TiN、TiAlN、TaN、WN或其他适合的金属。金属层220的厚度约从20到200埃
Figure G2009101348158D0000043
金属层220可由各种沉积技术例如原子层沉积(ALD)、化学气相沉积(CVD)或溅镀(sputtering)、电镀(plating)或其他适合的沉积技术形成。
接着，用一适当的工艺使多晶硅(或复晶)层(polysilicon or poly layer)222形成在金属层220上，如步骤150。多晶硅层的厚度约为200-1000埃
接着，在多晶硅层上进行含氟杂质(species)的注入工艺(implantationprocess)，如步骤160。注入工艺230含一氟掺杂物，可在多晶硅(或复晶)层222上进行。例如，该掺杂物可包含氟、二氟化硼(BF2)、氟化硼(BF)、含氟的杂质或前述的组合。注入工艺230可包含下列工艺参数：能量范围为约从2到20Kev(在复晶层厚度为800埃时，能量为15KeV较佳)和剂量范围约从1E14到1E16atoms/cm2(1E15atoms/cm2较佳)。另外，注入工艺230可包含一等离子体技术或浸入式离子注入技术。值得注意的是在PMOS元件204中的复晶层222上进行注入工艺230的期间，可借由一图案化的光致抗蚀剂层保护NMOS元件(图中未显示)中的复晶层。该图案化的光致抗蚀剂层可由光刻技术(photolithography)、浸入式光刻技术(immersion photolithography)或其他合适的工艺形成。
接着，使用一退火工艺(annealing process)来进行活化，如步骤170。在进行完注入工艺230后，使用一退火工艺来进行活化。在退火期间，该含氟杂质(species)的掺杂物可扩散进入金属栅极层和高介电常数介电层。该退火工艺的温度范围从约从600到1100℃(1000℃较佳)。
接着，在各层形成栅极堆叠，如步骤180。使栅极结构图案化的示范方法描述如下。借由一合适的工艺例如旋转涂布使光致抗蚀剂层形成在多晶硅层上，接着利用一适当的光刻成形(lithography patterning)方法来形成一图案化的光致抗蚀剂。经过一连串的工艺步骤及各种适当程序，该光致抗蚀剂层的图案可借由干式或湿式蚀刻工艺转移到底下的复晶层222、金属层220、高介电常数介电层212和界面层210。之后，使用公知适当的工艺来剥除该光致抗蚀剂层。在其他实施例中，可在复晶层222上形成并使用一硬掩模层(hard mask)。图案化的光致抗蚀剂层形成在硬掩模层上。先将光致抗蚀剂层的图案转移到硬掩模层再转移到底下的材料层以形成栅极结构。硬掩模层可包含氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、碳化硅(siliconcarbide)及/或其他适合的介电材料。硬掩模层可利用化学气相沉积(CVD)或物理气相沉积(PVD)的方法来形成。在PMOS元件204中的栅极堆积可包含界面层、高介电常数介电层、盖层、金属栅极层和多晶硅层。
之后，半导体元件200可继续进行CMOS的工艺流程来形成各种结构，像是轻掺杂漏极(lightly doped drain regions；LDD)、栅极堆积上的侧壁间隔物(sidewall spacers)、源/漏极区域(包含硅化锗)、金属硅化物(silicide)、接触点(contacts)/通孔(vias)、内连线层(interconnect layers)、金属层、内层介电质(interlayer dielectric)、钝化层(passivation layer)等等。例如，在该基材上可用离子注入工艺和可用(自我对准)栅极堆积形成轻掺杂源/漏极区域(light dopedsource/drain regions)。在PMOS元件的栅极堆积的两侧形成p型的轻掺杂漏极区域(使用p型掺杂物例如硼)。在NMOS元件的栅极堆积的两侧形成n型的轻掺杂漏极区域(使用n型掺杂物例如磷或砷)也为已公知的。在另一个例子中，侧壁或栅极间隔物均可在该PMOS和NOMOS元件中栅极堆积的两侧形成。侧壁间隔物可选择性的包含氮化硅(silicon nitride)、碳化硅(siliconcarbide)、氮氧化硅(silicon oxynitride)或前述的组合，在某些实施例中，该侧壁间隔物可包含一多层结构。该侧壁间隔物可用沉积与蚀刻(非等向性蚀刻技术；anisotropic etching technique)的方式来形成。
值得注意的是借由注入一含氟杂质的掺杂物到复晶层222中，该栅极结构的平带电压(flat band)可移向一p功函数金属(p型金属)。也就是说PMOS元件的有效功函数可由注入工艺来做调整。因此，可降低PMOS的临界电压Vt和增加载流子(carrier)移动率并增加元件的效能和可靠度。虽然上述的例子中描述注入工艺230是在复晶层222沉积之后、栅极图案化或蚀刻之前进行，但也可在栅极图案化或蚀刻之后进行。
本发明另一实施例的含高介电常数和金属栅极的半导体元件300的剖面图如图3所示。半导体元件300除了盖层外，其余的配置均近似于图2的半导体元件200。为了简化起见，图2和图3会有许多相同的元件使用同样的符号。半导体元件300可包含在界面层210和高介电常数介电层212之间形成一盖层314，而非如图2中所示，在高介电常数介电层212和金属层220之间。半导体元件300的制造方法类似于图1中的方法100，除了在界面层210上形成盖层314，然后再于高介电常数介电层210上形成金属层220，之后进行的工艺均与图1中步骤150-180相同。
在众多实施例中，本发明达到了不同的优点。例如，本发明的方法提供了一简单且节省的方法来减少PMOS元件的临界电压并且增进了载流子(carrier)的移动率。因此，可增强同时拥有NMOS和PMOS的半导体元件的效能和可靠度。另外，本发明的方法和元件可轻易的和现有的CMOS技术工艺和半导体设备做整合，使用该含氟杂质掺杂物的注入工艺和进行活化的退火工艺对于现有的半导体工艺来说合适且容易。
虽然本发明已以数个优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (15)

1.一种半导体元件的制造方法，包含如下步骤：
在一半导体基材上形成一高介电常数介电层；
在该高介电常数介电层上形成一盖层；
在该盖层上形成一金属层；
在该金属层上形成一半导体层；
在该半导体层上进行一注入工艺，该注入工艺使用包含氟的杂质；及
图案化该高介电常数介电层、该盖层、该金属层和该半导体层以形成一栅极结构。
2.如权利要求1所述的半导体元件的制造方法，其中该杂质包含氟、二氟化硼、氟化硼或前述的组合。
3.如权利要求1所述的半导体元件的制造方法，其中该注入工艺的能量范围为约2到20KeV及剂量范围约从1E14到1E16atoms/cm2。
4.如权利要求1所述的半导体元件的制造方法，注入工艺包含等离子体技术和浸入式离子注入技术其中之一。
5.如权利要求1所述的半导体元件的制造方法，还包含在进行注入工艺之后，使用一快速热退火、炉管退火、闪灯退火、激光瞬间退火或前述的组合来进行活化；及
其中该退火工艺的温度范围约从600到1100℃。
6.如权利要求1所述的半导体元件的制造方法，还包含在该基材和该高介电常数介电层之间形成一界面层。
7.一种半导体元件的制造方法，包含如下步骤：
在一半导体基材上形成一界面层；
在该界面层上形成一盖层；
在该盖层上形成一高介电常数介电层；
在该高介电常数介电层上形成一金属层；
在该金属层上形成一多晶硅层；
在该多晶硅层上进行一注入工艺，该注入工艺使用一含氟的掺杂物；及
图案化该界面层、该盖层、该高介电常数介电层、该金属层及该多晶硅层，以形成一栅极结构。
8.如权利要求7所述的半导体元件的制造方法，其中该掺杂物包含氟、二氟化硼、氟化硼或前述的组合。
9.如权利要求7所述的半导体元件的制造方法，其中该注入工艺的能量范围约从2到20KeV及剂量范围约从1E14到1E16atoms/cm2。
10.如权利要求7所述的半导体元件的制造方法，注入工艺包含等离子体技术和浸入式离子注入技术其中之一。
11.如权利要求7所述的半导体元件的制造方法，还包含在进行注入工艺之后，使用一快速热退火、炉管退火、闪灯退火、激光瞬间退火或前述的组合来进行活化；及
其中该退火工艺的温度范围约从600到1100℃。
12.一种半导体元件，包含一半导体基材和一晶体管于该基材中，该晶体管具有一栅极堆叠，包含：
一界面层，形成于该半导体基材上；
一高介电常数介电层，形成于该界面层上；
一金属层，形成于该高介电常数介电层上；
一盖层，形成于该界面层和高介电常数介电层之间或该高介电常数介电层和该金属层之间；
一掺杂层，形成于该金属层上，该掺杂层至少包含氟。
13.如权利要求12所述的半导体元件，其中该盖层包含氮化铝、铝、铝氧化物其中之一或前述的组合。
14.如权利要求12所述的半导体元件，其中该掺杂层的掺杂物包含氟、二氟化硼、氟化硼或前述的组合。
15.如权利要求12所述的半导体元件，其中该界面层包含二氧化硅。
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