CN104752202A - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件的制造方法，包括：提供衬底，所述衬底上形成倒梯形伪栅结构；移除伪栅结构，以形成倒梯形开口；部分填充所述开口，以形成高k栅介质、金属层和离子缓冲层；进行离子注入，使注入离子分布在金属层或高k栅介质层，实现金属栅功函数调节；去除离子缓冲层；填满所述开口，以形成替代栅极结构。在后栅工艺中，采用离子注入工艺改变金属栅功函数，满足器件对金属栅功函数的要求，工艺简单且易于调节功函数的大小，离子缓冲层一方面可以控制注入离子在金属层或高k栅介质层的分布，另一方面有利于N型与P型半导体器件的集成。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体器件的制造方法。
背景技术
集成电路技术按摩尔定律持续发展，特征尺寸不断缩小，集成度不断提高，功能越来越强。目前，MOSFET（金属氧化物半导体场效应晶体管）的特征尺寸已进入亚50nm。伴随器件特征尺寸的不断减小，如果仍采用传统的氧化硅栅介质/多晶硅形成的栅堆叠，栅介质漏电会成指数规律急剧增加，多晶硅耗尽效应越来越严重，多晶硅电阻也会随之增大。
为了克服以上困难，工业界开始采用高k栅介质和金属栅电极（高k/金属栅结构）形成新型栅堆叠结构代替传统的栅堆叠。对于高k/金属栅结构的器件通常采用“先栅”制备工艺或“后栅”制备工艺。后栅制备工艺是先形成伪栅结构，在完成源/漏注入与激活工艺后，去掉伪栅结构，形成开口，然后重新淀积金属栅。这种后栅工艺的优点是金属栅电极在源/漏激活热退火工艺之后形成，避免了高温工艺对金属栅特性的影响，使器件获得很高的稳定性和一致性，有利于形成高性能的高k栅介质/金属栅半导体器件和电路，在现今小尺寸半导体器件制备工艺中被广泛采用。
然而，“后栅”制备工艺相对复杂，而集成电路中通常是N型半导体器件和P型半导体器件集成在一起的，而由于N型器件和P型器件的器件特性不同，在集成工艺中通常N型器件和P型器件采用不同的功函数金属层，以调节不同类型器件的功函数，这使得工艺集成的复杂度提高。
发明内容
本发明的目的旨在解决上述技术缺陷，提供一种半导体器件的制造方法，实现金属层功函数调整的均匀性。
为此，本发明提出了一种半导体器件的制造方法，包括：
提供衬底，所述衬底上形成倒梯形的伪栅结构；
移除伪栅结构，以形成倒梯形的开口；
在所述开口的内壁上依次形成高k栅介质层、金属层以及离子缓冲层；
进行离子注入，以使得注入离子分布在金属层和/或高k栅介质层；
去除离子缓冲层；
填满所述开口，以形成替代栅。
可选地，所述离子缓冲层的厚度为1-50nm，所述离子注入的能量为10-50keV。
可选地，倒梯形的腰与衬底表面的倾角范围在30°～60°。
可选地，注入角度变化范围为-30°～+30°。
此外，本发明还提供了应用上述方法进行期间集成的方法，包括步骤：
提供衬底，所述衬底上形成N型器件与P型器件，其中，N型器件与P型器件形成有倒梯形伪栅结构；
移除N型器件与P型器件的伪栅结构，以形成倒梯形开口；
在所述开口的内壁上依次形成高k栅介质、金属层和离子缓冲层；
掩盖P型器件，对N型器件进行N型离子注入，以使得注入离子分布在金属层和/或高k栅介质层；
掩盖N型器件，对P型器件进行P型离子注入，以使得注入离子分布在金属层和/或高k栅介质层；
去除离子缓冲层；
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可选地，所述离子缓冲层的厚度为1-50nm，所述离子注入的能量为10-50keV。
可选地，倒梯形的腰与衬底表面的倾角范围在30°～60°。
可选地，所述离子注入为变角度离子注入。
可选地，注入角度变化范围为-30°～+30°。
本发明实施例提供的半导体器件的制造方法，在后栅工艺中，采用离子注入工艺改变金属栅结构中金属栅的功函数，满足器件对金属栅功函数的要求，工艺简单且易于调节功函数的大小。同时，倒梯形伪栅结构和变角度注入工艺相结合有利于保证注入离子在金属层或高k栅介质层中的均匀分布，从而保证金属层功函数调整的均匀性。另外，离子缓冲层的应用一方面可以控制注入离子在金属层或高k栅介质层的分布，另一方面有利于N型与P型半导体器件的集成。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1-图12示出了本发明实施例的单个半导体器件的各个形成阶段的截面示意图。
图13-图21示出了本发明实施例的N型半导体器件与P型半导体器件集成工艺中各个阶段的截面示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
本发明提供了一种半导体器件的制造方法，包括步骤：
提供衬底，所述衬底上形成倒梯形伪栅结构；
移除伪栅结构，以形成倒梯形开口；
在所述开口的内壁上依次形成高k栅介质层、金属层以及离子缓冲层；
进行离子注入，以使得注入离子分布在金属层和/或高k栅介质层；
去除离子缓冲层；
填满所述开口，以形成替代栅。
在后栅工艺中，通过采用离子注入工艺改变金属栅结构中金属栅的功函数，满足器件对金属栅功函数的要求，工艺简单且易于调节功函数的大小。同时，在本发明中，在去除伪栅结构后形成了开口大底部小的倒梯形的开口，倒梯形的开口和变角度注入工艺相结合有利于保证注入离子在金属层或高k栅介质层中的均匀分布，从而保证金属层功函数调整的均匀性，避免垂直沟槽结构中底部拐角部分由于金属层厚而导致的注入不均匀和不充分的情况发生，离子缓冲层可以控制注入离子在金属层或高k栅介质层的分布，同时有利于在N型器件与P型器件的集成工艺中避免去除抗刻蚀剂等其他工艺对金属栅的影响。
为了更好的理解本发明，以下将结合附图对具体的实施例进行详细的描述。
首先，如图1所示，提供衬底1000。
在本发明中，所述衬底1000可以包括任何的半导体材料，例如单晶硅、多晶硅、非晶硅、锗、硅锗、碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其他化合物半导体，所述衬底1000还可以为叠层半导体结构，例如Si/SiGe、绝缘体上硅（SOI）或绝缘体上硅锗（SGOI）。此处仅为示例，本发明并不限于此。本实施例中，所述衬底为硅衬底。
此外，所述衬底1000可以已经经过清洗，并具有隔离区1036，所述隔离区1036可以为包括二氧化硅或其他可以分开器件的有源区的材料，例如STI（浅沟槽隔离）。
接着，在半导体衬底中形成阱区，如图2所示。
可以通过离子注入并进行退火激活来形成阱区，对于N型器件，例如注入P型杂质B或BF2等，退火后形成P阱1002；对于P型器件，例如注入N型离子As或P等，退火后形成N阱1003。
而后，在衬底1000上形成伪栅结构，如图3所示。
所述伪栅结构可以为包括伪栅介质层1006、伪栅极1008以及帽层1009的三层结构，在其他实施例中，所述伪栅结构还可以为其他合适的结构。
具体的，在本实施例中，首先，经过常规清洗，采用HF+IPA+H2O溶液去除自然氧化层，然后采用干氧氧化方式形成伪SiO2栅介质层，伪SiO2栅介质层厚度是1nm至3nm。
而后，可以采用LPCVD（Low-Pressure Chemical Vapor Deposition，低压化学气相淀积）方式形成伪多晶硅层，伪多晶硅层的厚度可以是150nm至190nm。
接着，可以采用低温氧化工艺（Low Temperature Oxide，LTO）方式形成SiO2硬掩膜层，SiO2硬掩膜层厚度是40-70nm，厚度的选择根据多晶硅栅和侧墙的刻蚀而定，要求在经过栅堆叠和侧墙的刻蚀后，SiO2硬掩膜层厚度需要剩余10-20nm，以防止伪多晶硅层在源/漏硅化物形成工艺中被硅化。
而后，旋涂抗刻蚀剂，对抗刻蚀剂进行图案化，以抗刻蚀剂为掩蔽刻蚀SiO2硬掩膜层，去除抗刻蚀剂，以SiO2硬掩膜层为掩蔽刻蚀多晶硅层和SiO2栅介质层，在刻蚀多晶硅层时，可以通过过刻蚀工艺形成顶部宽底部窄的倒梯形伪栅结构，使得伪栅结构的倒梯形的腰与硅衬底表面的倾角范围在30°～60°。
接着，如图4所示，在伪栅结构的侧壁上形成侧墙1010和1014。
所述侧墙可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。
在本实施例中，所述侧墙包括氮化硅和氧化硅形成的两层侧墙。具体地，首先，可以采用PECVD（Plasma-Enhanced Chemical Vapor Deposition，等离子增强化学气相淀积）方式形成Si3N4层，厚度可以为50-90nm，然后采用干法刻蚀工艺，例如是RIE（Reactive-Ion Etching，反应离子刻蚀）反刻形成Si3N4侧墙，接着采用离子注入形成源/漏延伸区，对于N型器件，可以注入As或Sb，形成N型源/漏延伸区1012；对于P型器件，可以注入B或BF2等，形成P型源/漏延伸区1013。
接着，可以采用LTO（Low-Temp Oxidation，低温氧化）方式形成SiO2层，厚度可以为80-120nm，然后采用干法刻蚀工艺反刻形成SiO2侧墙。
接着，采用离子注入形成源漏区，对于N型器件，可以注入As或Sb，形成N型源/漏区1016；对于P型器件，可以注入B或BF2等，形成P型源/漏区1017。
接着，在源/漏区1016上形成金属硅化物层1018。
在本实施例中，淀积金属材料Ni等，进行热退火，温度可以为300-500℃，金属材料与其直接接触的硅反应形成了金属硅化物层1018。
而后，覆盖所述器件，形成层间介质层1020，如图5-6所示。
具体地，在本实施例中，可以采用LTO的方式淀积SiO2介质层，SiO2介质层厚度在500至700nm，如图5所示。接着，采用化学机械研磨（CMP）研磨SiO2介质层，直至伪栅极1008暴露，以形成层间介质层1020，如图6所示。
接着，去除伪栅极1008和伪栅介质层1006，如图7所示。
在本实施例中，采用TMAH溶液去除伪多晶硅栅电极，并采用HF+IPA+H2O溶液（其中HF的体积百分比含量是10%至15%，IPA的体积百分比含量是0.01%至1%）腐蚀伪SiO2栅介质，在器件区域侧墙内形成开口。
接着，如图8所示，在所述开口中形成替代栅介质层1022以及金属层1024。
具体地，在本实施例中，将半导体衬底进行清洗，采用HF+IPA+H2O溶液去除自然氧化层，接着，采用快速热退火工艺在衬底表面形成5至的SiO2界面层（图未示出），而后，采用原子层淀积技术在SiO2界面层上淀积HfO2高k栅介质层1022，对HfO2高k栅介质层进行快速热退火处理，退火温度为400℃至450℃；接着，在HfO2高k栅介质层上形成TiN金属栅极层1024；而后，在TiN金属栅极层上形成多晶硅层1026，该多晶硅层为离子缓冲层，厚度范围为1-50nm。
接着，如图9所示，进行离子注入1028，使注入离子分布在金属层或高k栅介质层，实现金属栅功函数的调节。
对于N型器件，可以注入P、As或Sb等N型杂质；对于P型器件，可以注入B、Ga或In等P型杂质；所述离子注入的能量为10-50keV，以使得注入离子穿过多晶硅的离子缓冲层到达金属层和/或高k栅介质层，注入剂量为1e13-1e15。优选地，为了实现注入的离子在金属层或高k栅介质层中的均匀分布，采用变角度离子注入工艺，如图9所示，注入的角度变化范围为-30°-30°。
接着，如图10所示，去除多晶硅层1026。
在本实施例中，用TMAH溶液去除多晶硅层。
而后，填满所述开口，以形成替代栅极结构，如图12所示。
在本实施例中，可以采用溅射工艺或原子层淀积工艺进行另一金属层W的淀积，如图11所示。接着，采用化学机械研磨（CMP）去除部分W金属层，直至暴露层间介质层1020，至此，形成了填满开口的替代栅极结构，如图12所示。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
以上对本发明形成半导体器件的实施例进行了详细的描述，本发明的制造方法可以应用于N型与P型器件的集成工艺中，以下详细描述去具体实施方式。
首先，在半导体衬底中形成P阱1002和N阱1003，如图13所示；
接着，在P阱1002中形成具有倒梯形伪栅结构的NMOS器件，在N阱1003中形成具有倒梯形伪栅结构的PMOS器件，如图14所示。
接着，淀积层间介质层，经化学机械研磨（CMP）研磨层间介质层，至伪栅极1008暴露，去除PMOS器件和NMOS器件的伪栅极1008和伪栅介质层1006，以形成倒梯形开口，如图15所示。
接着，在所述开口中形成高k栅介质1022、金属层1024和多晶硅层1026，如图16所示；
具体地，在本实施例中，将半导体衬底进行清洗，采用HF+IPA+H2O溶液去除自然氧化层，接着，采用快速热退火工艺在衬底表面形成5至的SiO2界面层（图未示出），而后，采用原子层淀积技术在SiO2界面层上淀积HfO2高k栅介质层1022，对HfO2高k栅介质层进行快速热退火处理，退火温度为400℃至450℃；接着，在HfO2高k栅介质层上形成TiN功函数金属栅极层1024；而后，在TiN金属栅极层上形成多晶硅层1026，该多晶硅层为离子缓冲层，厚度范围为1-50nm。
接着，采用抗刻蚀剂1027遮蔽P型器件，对N型器件栅堆叠进行N型离子注入，实现N型金属栅功函数调节，如图17所示。
具体地，在本实施例中，旋涂抗刻蚀剂，对抗刻蚀剂进行图案化，采用抗刻蚀剂掩蔽P型器件，对N型器件替代栅堆叠注入P、As或Sb等N型杂质，所述离子注入的能量为10-50keV，注入剂量为1e13-1e15。优选地，为了实现注入的离子在金属层中的均匀分布，采用变角度离子注入工艺，注入的角度变化范围为-30°-30°。
接着，去除抗刻蚀剂1027。
具体地，在本实施例中，采用硫酸和双氧水溶液或正胶去膜剂去除抗刻蚀1027，由于有多晶硅层1026作为离子缓冲层进行保护，可以避免去除抗刻蚀工艺对金属栅的影响。
接着，采用抗刻蚀剂1027遮蔽N型器件，对P型器件替代栅堆叠进行P型离子注入，实现P型金属栅功函数调节，如图18所示。
具体地，在本实施例中，旋涂抗刻蚀剂，对抗刻蚀剂进行图案化，采用抗刻蚀剂掩蔽N型器件，对P型器件替代栅堆叠注入B、Ga或In等P型杂质，所述离子注入的能量为10-50keV，注入剂量为1e13-1e15。优选地，为了实现注入的离子在金属层中的均匀分布，采用变角度离子注入工艺，注入的角度变化范围为-30°-30°。
接着，去除抗刻蚀剂1027，去除多晶硅层1026，如图19所示。
在本实施例中，用TMAH溶液去除多晶硅层。
而后，填满所述开口，以形成替代栅极结构，如图21所示。
在本实施例中，可以采用溅射工艺或原子层淀积工艺进行另一金属层W的淀积，如图20所示。接着，采用化学继续研磨（CMP）去除部分W金属层，直至暴露层间介质层1020，至此，形成了填满开口的替代栅极结构，如图21所示。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成倒梯形的伪栅结构；
移除伪栅结构，以形成倒梯形的开口；
在所述开口的内壁上依次形成高k栅介质层、金属层以及离子缓冲层；
进行离子注入，以使得注入离子分布在金属层和/或高k栅介质层；
去除离子缓冲层；
填满所述开口，以形成替代栅。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述离子缓冲层的厚度为1-50nm，所述离子注入的能量为10-50keV。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，倒梯形的腰与衬底表面的倾角范围在30°～60°。
4.根据权利要求1-3中任一项所述的半导体器件的制造方法，其特征在于，所述离子注入为变角度离子注入。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，注入角度变化范围为-30°～+30°。
6.一种半导体器件的制造方法，其特征在于，包括步骤：
提供衬底，所述衬底上形成N型器件与P型器件，其中，N型器件与P型器件形成有倒梯形伪栅结构；
移除N型器件与P型器件的伪栅结构，以形成倒梯形开口；
在所述开口的内壁上依次形成高k栅介质、金属层和离子缓冲层；
掩盖P型器件，对N型器件进行N型离子注入，以使得注入离子分布在金属层和/或高k栅介质层；
掩盖N型器件，对P型器件进行P型离子注入，以使得注入离子分布在金属层和/或高k栅介质层；
去除离子缓冲层；
填满所述开口，以形成替代栅。
7.根据权利要求6所述的制造方法，其特征在于，所述离子缓冲层的厚度为1-50nm，所述离子注入的能量为10-50keV。
8.根据权利要求6所述的制造方法，其特征在于，倒梯形的腰与衬底表面的倾角范围在30°～60°。
9.根据权利要求6-8中任一项所述的制造方法，其特征在于，所述离子注入为变角度离子注入。
10.根据权利要求9所述的制造方法，其特征在于，注入角度变化范围为-30°～+30°。
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