CN103531453A - 半导体集成器件及其制作方法 - Google Patents

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Abstract

本发明的实施例公开了一种半导体集成器件及其制作方法，该方法包括：提供半导体衬底，在衬底表面上形成第一栅介质层；在第一栅介质层表面上形成替代栅电极层和源/漏极、与替代栅电极层顶部齐平的层间介质层；以层间介质层为掩膜，去除替代栅电极层，形成第一沟槽和第二沟槽；覆盖第一沟槽底部的第一栅介质层，去除第二沟槽底部的第一栅介质层材料；在第二沟槽底部形成第二栅介质层，第二栅介质层的厚度小于第一栅介质层的厚度；形成金属栅极。本发明在衬底表面得到了厚度较大的第一栅介质层和厚度较小的第二栅介质层，满足了不同器件对栅介质层厚度的要求，从而可将IO器件的制作工艺与核心器件的HKMG工艺集成。

Description

半导体集成器件及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体集成器件及其制作方法。
背景技术
随着半导体工艺技术节点的降低，传统的二氧化硅栅介质层和多晶硅栅电极层的MOS器件出现了漏电量增加和栅电极层损耗等问题，为解决该问题，现有技术中提出了采用高K材料代替二氧化硅制作栅介质层，采用金属材料代替多晶硅制作栅电极层（简称高K金属栅，HKMG）。
下面以美国专利US6664195中提供的“后栅极”工艺形成金属栅极的方法为例，说明HKMG的形成过程，包括：提供半导体衬底，所述半导体衬底上形成有替代栅结构、及位于所述半导体衬底上覆盖所述替代栅结构的层间介质层；以所述替代栅结构作为停止层，对所述层间介质层进行化学机械研磨工艺（CMP）；除去所述替代栅结构后形成沟槽；在沟槽底部形成界面层，在界面层表面上形成高K介质层，所述界面层一般为氧化硅；再通过PVD方法在所述沟槽内的高K介质层上形成金属层，且将金属层填充满沟槽，以形成栅金属层；用化学机械研磨法研磨栅金属层至露出层间介质层，形成金属栅极。
采用HKMG工艺解决了传统MOS器件的漏电量高等问题，但是将HKMG工艺制作的半导体器件整合到整个芯片的制作工艺中时，就会出现各种问题，例如将核心器件区（core device）的HKMG工艺与位于芯片外围的输入输出器件区（input/output device，简称IO device）的制作工艺的集成时，就会出现问题，最终使二者的制作工艺难以集成，因此，业界亟需一种方法将IO器件的制作工艺与核心器件的HKMG工艺集成。
发明内容
为解决上述技术问题，本发明实施例提供了一种半导体集成器件及其制作方法，将IO器件的制作工艺与核心器件HKMG的“后栅极”工艺集成。
为解决上述问题，本发明实施例提供了如下技术方案：
一种半导体集成器件制作方法，包括：提供半导体衬底，在所述衬底表面内形成第一有源区、第二有源区和隔离区，在所述衬底表面上形成第一栅介质层；在所述第一栅介质层表面上形成替代栅电极层；以替代栅电极层为掩膜，在衬底表面内形成源/漏极；在衬底表面上形成层间介质层，且所述层间介质层表面与替代栅电极层顶部齐平；以所述层间介质层为掩膜，去除所述替代栅电极层，形成沟槽，位于所述第一有源区上方的沟槽为第一沟槽，位于第二有源区上方的沟槽为第二沟槽；在所述第一沟槽上方形成第一阻挡层，以所述第一阻挡层为掩膜，去除第二沟槽底部的第一栅介质层材料；在第二沟槽底部形成第二栅介质层，所述第二栅介质层的厚度小于所述第一栅介质层的厚度；在所述第一沟槽和第二沟槽区域形成金属栅极。
优选的，所述第一有源区为IO器件的有源区，所述第二有源区为采用HKMG工艺制作的器件的有源区。
优选的，所述第一栅介质层的厚度为1nm-6nm。
优选的，所述第二栅介质层的厚度为0.1nm-1nm。
优选的，所述在所述衬底表面上形成第一栅介质层的工艺为热氧化工艺，所述在衬底表面上形成第二栅介质层的工艺为热氧化工艺、化学氧化工艺或ALD工艺。
优选的，所述第一阻挡层材料为光刻胶。
优选的，所述在衬底表面上形成第二栅介质层之前，还包括：去除所述第一阻挡层。
优选的，在去除所述第一阻挡层之后还包括：对所述衬底进行化学清洗。
优选的，所述在衬底表面上形成层间介质层之前，还包括：在所述衬底表面上形成第二阻挡层。
优选的，所述第二阻挡层材料为氮化硅。
优选的，所述填充所述沟槽，形成金属栅极的过程为：在所述沟槽的底部和侧壁形成高K介质层；在所述高K介质层表面形成栅金属层，所述栅金属层填满所述沟槽；去除所述层间介质层表面上的栅金属层材料和高K介质层材料，使所述层间介质层表面齐平，得到所述金属栅极。
优选的，所述高K介质层材料为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌中的至少一种。
优选的，所述栅金属层为单一覆层或多层堆叠结构。
优选的，所述栅金属层为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。
优选的，所述栅金属层为多层堆叠结构时，所述栅金属层包括：位于所述栅介质层表面上的功函数层；位于所述功函数层表面上的第二栅金属层，所述第二栅金属层材料可以为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。
优选的，所述功函数层材料为钛、氮化钛、铊、钛铝或氮化铊。
本发明实施例还公开了一种采用上述方法制作的半导体集成器件，该半导体集成器件包括：半导体衬底，位于该半导体衬底表面内的第一有源区、第二有源区和隔离区；位于所述第一有源区表面上的第一栅介质层；位于所述第二有源区表面上的第二栅介质层，所述第二栅介质层的厚度小于所述第一栅介质层的厚度；位于所述第一栅介质层和第二栅介质层上的金属栅极；位于所述衬底表面上的层间介质层，所述层间介质层与所述金属栅极顶部齐平。
优选的，所述第一有源区为IO器件的有源区，所述第二有源区为HKMG结构型器件的有源区，所述第一栅介质层的厚度为1nm-6nm，所述第二栅介质层的厚度为0.1nm-1nm。
优选的，所述IO器件的栅介质层为第一栅介质和第二栅介质层的叠层。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例所提供的技术方案，通过先形成较厚的第一栅介质层，再形成源漏，避免了形成第一栅介质层时较高的热预算对源漏的影响，从而可采用热氧化工艺形成较厚的第一栅介质层，使第一栅介质层的厚度满足IO器件的要求，进而解决了采用化学氧化工艺形成的第一栅介质层厚度不足的问题，之后再覆盖第一沟槽底部的第一栅介质层，去除第二沟槽底部的第一栅介质层材料后，在第二有源区上形成较薄的第二栅介质层，从而满足了HKMG结构的核心器件对界面层（即第二栅介质层）厚度的要求，即同时满足了IO器件对栅介质层厚度的要求，以及HKMG结构的核心器件对界面层厚度的要求。
并且，由于HKMG工艺中形成的高K介质层和金属栅极对高温很敏感，因此，若在形成源漏之前形成高K介质层，则形成源漏后退火过程的较高的热预算会影响高K介质层和金属栅的性能，因此，本实施例在形成源漏后再形成高K介质层和金属栅极，即将IO器件的制作工艺与核心器件的HKMG工艺中的“后栅极”工艺集成，即可在确保能够形成IO器件较厚的栅介质层和核心器件中较薄的界面层的同时，保证高K介质层和金属栅极的质量。
附图说明
图1-8为本发明实施例公开的半导体集成器件制作方法各步骤的剖面图。
具体实施方式
正如背景技术部分所述，很难直接将IO器件区的制作工艺与核心器件区的HKMG工艺集成，出现这种问题的原因在于，在HKMG工艺中，为了保证由界面层和高K介质层组成的叠层的介电常数符合器件要求，核心器件中位于高K介质层和下层衬底之间的界面层要求很薄，而位于芯片外围的IO器件区的栅介质层的厚度则要求较厚，以开启电压为1.8V的器件为例，IO器件区的栅介质层厚度约为2nm-4nm，开启电压为2.5V的器件，IO器件区的栅介质层厚度甚至达到5nm，而核心器件界面层的厚度一般为0.1nm-1nm。
现有技术中制作核心器件界面层多采用热氧化或化学氧化工艺，且一般是在去除替代栅后，在沟槽内形成界面层，而在去除替代栅之前必然要先在衬底表面内形成源和漏，若是在形成源漏之后，再采用热氧化工艺形成IO器件区的栅介质层，则因为生成IO器件区的栅介质层所需的热预算较高，而较高的热预算又破坏了源和漏的原有结构，导致最终产品不合格，而降低热预算，又无法形成较厚的栅介质层，因此，无法采用热氧化工艺同时形成IO器件区栅介质层和核心器件区的界面层。
若采用化学氧化工艺形成IO器件区栅介质层，由于化学氧化本身存在饱和度的限制，即形成一定厚度的氧化层后，就不能继续氧化，从而无法满足IO器件区栅介质层厚度的要求，因此，无法采用化学氧化工艺同时形成IO器件区栅介质层和核心器件区的界面层。
基于以上描述，本发明实施例提供了一种半导体集成器件制作方法，其各步骤的剖面图如图1-图5所示，下面结合各步骤的剖面图对该制作方法进行详细描述。
如图1所示，提供半导体衬底100，在所述半导体衬底100表面内形成隔离区101及位于隔离区101之间的有源区，其中，隔离区101可以是采用等离子体化学气相沉积工艺（HDP）形成的浅沟槽隔离（STI）区，也可以是LOCOS隔离区，所述有源区包括第一有源区102a和第二有源区102b。
本实施例中的第一有源区102a和第二有源区102b分属于不同类型的器件，位于第一有源区102a上方器件及位于第二有源区102b上方器件对栅介质层厚度的要求不同，优选的，本实施例中所述第一有源区102a为IO器件的有源区，所述第二有源区102b为采用HKMG工艺制作的器件的有源区，但第一有源区102a和第二有源区102b的掺杂类型可以相同，也可以不同，若为P型掺杂，则掺杂粒子为硼离子等三价元素离子，若为N型掺杂，则掺杂粒子为磷离子或砷离子等五价元素离子。
本实施例中的半导体衬底100中可以包括单晶、多晶或非晶结构的硅或硅锗（SiGe），也可以包括混合的半导体结构，例如碳化硅（SiC）、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅（SOI）。此外，半导体衬底还可以包括其它的材料，例如外延层或埋氧层的多层结构。本实施例中仅以硅衬底为例进行说明。
继续参考图1，采用热氧化工艺在该半导体衬底100表面上形成第一栅介质层103，第一栅介质层103覆盖整个有源区表面，该第一栅介质层103材料为氧化硅、氮氧化硅、氮化硅之一或任意组合，本实施例中优选为氧化硅。在其它实施例中，还可采用化学气相沉积（简称CVD）工艺或物理气相淀积（PVD）工艺形成第一栅介质层103。
该步骤是为了形成IO器件的栅介质层，因此第一栅介质层103较厚，优选为1nm-6nm，对于开启电压为1.8V的IO器件，第一栅介质层103的厚度优选为1nm-4nm，包括两端点数值，对于开启电压为2.5V的IO器件，第一栅介质层103的厚度优选为5nm左右，如4.5nm、5.5nm，甚至可以达到6nm。
本实施例中优选采用热氧化工艺形成第一栅介质层103，由于热氧化工艺本身可用于形成较厚的氧化层，因此可满足IO器件对栅介质层厚度的要求，并且，由于形成第一栅介质层的步骤是在形成源漏之前，因此可以不必考虑形成较厚的第一栅介质层时较高的热预算对后续源漏的影响。
以上所述“半导体衬底100表面上”是指由半导体衬底100表面向上的区域，该区域不属于半导体衬底100本身；所述“半导体衬底100表面内”是指由半导体衬底100表面向下的区域，该区域属于半导体衬底100本身。
如图2所示，在第一栅介质层103表面上形成替代栅电极层104，得到替代栅结构，本实施例中在第一有源区上方和第二有源区上方均形成替代栅电极层104，其中，第一栅介质层103充当了替代栅结构中位于替代栅电极层104下方的替代栅介质层。
具体形成替代栅电极层的工艺为，在第一栅介质层103表面上形成多晶硅层，在多晶硅层上旋涂光刻胶层，为了保证曝光精度，还可在光刻胶层和多晶硅层之间形成抗反射层，以减少不必要的反射；之后采用具有替代栅电极层图形的掩膜版对光刻胶层进行曝光，在所述光刻胶层表面上形成替代栅电极层图案，显影之后得到具有替代栅电极层图形的光刻胶层，以该具有替代栅电极层图形的光刻胶层为掩膜，采用干法刻蚀或湿法刻蚀工艺，去除未被光刻胶层覆盖的多晶硅层材料，得到替代栅电极层104。
本实施例中，所述多晶硅层可以采用化学气相沉积工艺形成，其沉积厚度决定了替代栅电极层104的高度，即后续形成的金属栅极的高度。
本实施例中采用二次侧墙工艺进行浅掺杂漏LDD注入和源漏注入，具体的，先在衬底表面和替代栅电极层104周围形成较薄的第一侧墙氧化硅层（图中未示出），在该第一侧墙氧化硅层上沉积第一侧墙氮化硅层（图中未示出），之后采用回刻工艺刻蚀第一侧墙氮化硅层，形成第一侧墙106a（参见图2），在对第一侧墙氮化硅层进行刻蚀后，在衬底表面上仍保留有第一侧墙氧化硅层，即在替代栅电极层104的侧壁保留了第一侧墙氧化硅层材料和部分第一侧墙氮化硅层材料，在替代栅电极层104的顶部保留第一侧墙氧化硅层材料（图中未示出），换句话说，第一侧墙106为替代栅电极层104侧壁的第一侧墙氧化硅层和第一侧墙氮化硅层的叠层。
继续参见图2，以替代栅电极层104和第一侧墙106a为掩膜，对所述半导体衬底100进行浅掺杂区注入，形成轻掺杂漏极105，之后，对所述半导体衬底100进行热处理，使轻掺杂漏极105中的注入离子发生纵向与横向的均匀扩散。本实施例中，此步骤的热处理工艺可与制作源/漏极完成后的退火工艺一起进行。
参考图3，在半导体衬底100上形成第二侧墙106b，具体形成过程如下：用化学气相沉积工艺在半导体衬底上及第一侧墙周围形成第二侧墙氧化硅层，在第二侧墙氧化硅层上形成第二侧墙氮化硅层，即第二侧墙氧化硅层和第二侧墙氮化硅层的叠层作为第二侧墙介质层；用回刻蚀工艺刻蚀第二侧墙氮化硅层，保留第二侧墙氧化硅层，形成第二侧墙106b，第二侧墙和第一侧墙统称为侧墙，下同。形成侧墙后，衬底表面的第一栅介质层103仍完整保留。本实施例中，所述侧墙的层次结构由内到外依次为第一侧墙氧化硅层-第一侧墙氮化硅层-第二侧墙氧化硅层-第二侧墙氮化硅层，在其他实施例中，所述侧墙的形成工艺还可以为一次侧墙工艺，即所述侧墙可仅包括氮化硅层或氧化硅层。
再参考图3，以替代栅极结构和替代栅极结构两侧的侧墙为掩膜，向所述半导体衬底100进行重掺杂区注入，形成源极107a和漏极107b，所述源极和漏极的深度深于轻掺杂漏极105。在注入离子之后，对所述半导体衬底100进行热处理，使源极107a和漏极107b中的注入离子发生纵向与横向的均匀扩散。
本实施例在轻掺杂漏极注入和源极漏极注入过程中，在形成PMOS晶体管区域，向半导体衬底100中注入的是p型离子，如硼离子等。在形成NMOS晶体管区域，向半导体衬底100中注入的是n型离子，如磷离子或砷离子等。
如图4所示，采用PVD或CVD工艺在半导体衬底100上形成第二阻挡层108，所述第二阻挡层108覆盖替代栅电极层104表面，之后，再采用PVD或CVD工艺在第二阻挡层108上形成层间介质层109；采用化学机械研磨（CMP）工艺研磨层间介质层109和第二阻挡层108直至暴露出替代栅电极层104顶部，此时，通过CMP过程去除了侧墙形成后保留在替代栅电极层顶部的第一侧墙氧化硅层和第二侧墙氧化硅层材料，使所述层间介质层109表面与替代栅电极层104顶部齐平。本实施例中，所述第二阻挡层108材料为氮化硅，所述层间介质层109材料为氧化硅或氮氧化硅等，这里的层间介质层109为第零层间介质层ILD0层。
本实施例中的第二阻挡层108的存在，可避免在后续CMP过程中过度损伤替代栅电极层104表面，以保证替代栅电极层104厚度的准确性，并且，该第二阻挡层108还可作为后续形成通孔和金属互连时的应力层，以保护衬底。具体的，在层间介质层109和第二阻挡层108的CMP过程中，可先以较快的速率对层间介质层109材料进行磨抛，当磨抛到第二阻挡层108表面时，减小CMP的速度，即以较慢的速率磨抛第二阻挡层108表面，直至暴露出替代栅电极层104的表面。
为保证完全暴露替代栅电极层104表面，还可对第二阻挡层108进行过抛，由于此时的CMP速率已经很慢了，因此过抛对替代栅电极层104表面的损伤很小。
在CMP过程中采用的研磨液可以是以氧化硅或者氧化铈为主要成分的研磨液，所述研磨液对氧化硅与氮化硅的平坦化速率选择比大于1。其中，所述氧化硅研磨液的颗粒尺寸为1nm~100nm，采用氧化硅研磨液的优点是：研磨颗粒分散性好、化学性质活泼、后清洗过程容易；所述氧化铈研磨液的颗粒尺寸为10nm~20nm，采用氧化铈研磨液的优点是：具有抛光速率高、材料的去除率高、对被抛光表面的损伤较小。选择CMP的研磨液对氧化硅和氮化硅的选择比大于1的工艺参数能够保证高于替代栅电极层的氮化硅阻挡层与氧化硅ILD0层能一起被去除。
由于层间介质层109的材料与替代栅电极层104的材料不同，因此，在本发明其它实施例中，还可不设置第二阻挡层108，此时，可根据CMP的时间，来控制CMP的磨抛速率，即在CMP前期，可以较快的速率进行ILD0层材料的磨抛，当CMP时间超过一预设时间时，开始减小CMP磨抛速率，即以较慢的磨抛速率去除替代栅电极层表面剩余的ILD0层材料，为保证完全暴露替代栅电极层表面，还可对替代栅电极层表面上的ILD0层材料进行过抛，由于此时的CMP速率已经很慢了，因此过抛对替代栅电极层表面的损伤也很小。并且，还可选择对多晶硅和该ILD0层材料（如氧化硅）选择比大于1的研磨液。
如图5所示，以所述层间介质层109为掩膜，去除图4中的替代栅电极层104，形成沟槽，位于所述第一有源区102a上方的沟槽为第一沟槽110a，位于第二有源区102b上方的沟槽为第二沟槽110b。该过程仅去掉替代栅电极层材料，但仍保留替代栅电极层下方的第一栅介质层103。
本实施例中，优选采用湿法刻蚀工艺去除替代栅电极层，所述湿法刻蚀过程可选用四甲基氢氧化铵溶液，质量百分比浓度为2%~4%，温度为50℃～90℃，刻蚀速率为100~3000埃/分钟，刻蚀多晶硅与氧化硅的速率比大于100:1，从而可以在对第一栅介质层材料损伤较小的情况下，完全去除替代栅电极层材料。采用湿法刻蚀的优点是操作简便、对设备要求低、易于大批量生产。
在另一实施例中，还可采用干法刻蚀工艺去除替代栅电极层，所述干法刻蚀法过程可采用反应离子刻蚀法，采用的气体可以选择溴基气体（如Br2或HBr），或者氯气、氦气或者氦气和氧气的混合物，以免损伤第一栅介质层材料。采用干法刻蚀的优点是，各向异性、刻蚀效率高，并对多晶硅与氧化硅、多晶硅与氮化硅的刻蚀选择比很高，甚至大于100：1，刻蚀过程中溴基气体的流量为50sccm-1000sccm，刻蚀偏压为0V-250V，腔室压力为1mTorr-100mTorr，刻蚀温度为20℃-100℃，刻蚀时间为1s-100s。
如图6所示，采用第一阻挡层111覆盖第一沟槽110a底部的第一栅介质层103，以第一阻挡层111为掩膜，去除第二沟槽110b底部的第一栅介质层材料。
具体的，在所述第一沟槽110a上方形成第一阻挡层111，所述第一阻挡层111至少覆盖所述第一沟槽110a底部，本实施例中优选第一阻挡层111填满第一沟槽110a，进一步的，因沟槽的关键尺寸CD很小，本实施例中为了减小工艺难度，所述第一阻挡层111同时覆盖第一沟槽110a周边的ILD0层材料，只要能够完全暴露出第二沟槽110b即可。
为了减少工艺步骤和工艺成本，本实施例中所述第一阻挡层111材料优选为光刻胶。该过程为，在衬底表面旋涂光刻胶层，以具有第一阻挡层111图形的掩膜版对光刻胶层进行曝光，之后显影得到第一阻挡层111。
之后，以所述第一阻挡层111为掩膜，去除所述第二沟槽110b底部的第一栅介质层材料。本实施例中优选采用湿法刻蚀工艺去除第二沟槽110b底部的第一栅介质层材料，选择的刻蚀溶液可以为HF与HCl的混合溶液、或HF与NH3的混合溶液、或HF溶液，该化学清洗过程采用的HF溶液优选为稀HF溶液，其中H2O：HF的质量比为50:1。
在其它实施例中，还可采用干法刻蚀工艺去除第二沟槽110b底部的第一栅介质层材料，此时刻蚀气体可以为氟碳的化合物或氟化的碳氢化合物，携带气体可选择氩气或氦气，当采用氩气作携带气体时，其流量选择比在氩气：刻蚀气体≈1：1时，刻蚀结果比较好；当选择氦气作携带气体时，其流量选择在氦气：刻蚀气体≈2：1时，刻蚀结果较好。本实施例中更优选为氩气作为携带气体。刻蚀过程中刻蚀气体的流量为10sccm-1000sccm，携带气体的流量为5sccm-1000sccm，刻蚀偏压为0V-250V，腔室压力为1mTorr-100mTorr，刻蚀温度为20℃-100℃，刻蚀时间为1s-100s。
需要说明的是，采用干法刻蚀工艺去除第二沟槽110b底部的第一栅介质层材料过程中，对氧化硅和光刻胶的刻蚀选择比优选为大于1:1，以避免完全去除掉第一栅介质层材料之前过度损伤第一阻挡层111。并且由于第二阻挡层的存在，可避免刻蚀粒子损伤沟槽顶角，确保高K介质层和金属栅极质量。
如图7所示，去除图6中的第一阻挡层111，本实施例中可采用等离子刻蚀工艺去除光刻胶阻挡层，并且为了去除刻蚀后的光刻胶残留及位于第二沟槽110b底部的杂质颗粒和自然氧化层，还可对去除第一阻挡层111之后的衬底表面进行化学清洗，以保证衬底表面的清洁，以保证后续形成的第二栅介质层的质量。其中，可采用灰化工艺去除残留的光刻胶，再依次经过采用稀HF、超纯水或去离子水对衬底表面进行冲洗，用异丙醇溶液进行浸泡等步骤去除光刻胶残留。当然，在其它实施例中还可采用其它方式去除第一阻挡层111，本发明对此不做过多限定，只要能将第一阻挡层材料去除干净即可。
继续参照图7，在第二沟槽底部形成第二栅介质层112，所述第二栅介质层的厚度小于所述第一栅介质层的厚度，本实施例中的第二栅介质层112即为HKMG结构的器件（即核心器件）中高K介质层和衬底之间的界面层，其材料可以为氧化硅、氮化硅、氮氧化硅中任一种或组合，所述第二栅介质层的厚度为0.1nm-2nm，更优选为0.1nm-1nm，更优选为0.5nm-1.5nm。
由于第二栅介质层112的存在有助于保持界面态特性并形成良好电气性质的界面，且由于第二栅介质层112与晶体管的沟道密切相连，因此，第二栅介质层112的厚度和质量会影响器件的性能。
以第二栅介质层112材料为氧化硅为例，本实施例中优选采用化学氧化工艺形成第二栅介质层112，具体可将衬底置于具有氧化性溶液中进行氧化，该氧化性溶液包括硝酸溶液、过氯酸溶液、硫酸溶液、双氧水、盐酸与双氧水的混合溶液、臭氧溶解水、硫酸与双氧水的混合溶液、氨水与双氧水的混合溶液、硫酸与硝酸的混合溶液、王水以及沸水等，以臭氧溶解水为例，具体的，可将衬底置于含有去离子水（DI水）和臭氧的水浴中氧化，从而形成较薄的氧化层，之后将衬底从水溶液中取出并干燥，如采用异丙醇和离心脱水的方式。其中，化学氧化过程中，臭氧的浓度为1%-70%，水浴时温度在200℃以下，优选为50℃-180℃。
由于第二栅介质层112形成的位置主要是在沟槽底部，尤其是第二沟槽底部，采用化学氧化工艺可保证沟槽底部均匀且完整的接触水浴液体，从而确保沟槽底部的任意角落都能够形成氧化层，且形成的氧化层厚度均匀，并且，由于化学氧化工艺本身存在饱和度的限制，因此能够确保形成的氧化层的厚度较薄，从而满足第二栅介质层对厚度的要求，并且，采用化学氧化工艺形成第二栅介质层112，所采用的温度很低，低于200℃，因此，该化学氧化过程对衬底表面内的源极和漏极的结构和质量没有任何影响。
在其它实施例中，还可采用原子层沉积（Atomic Layer Deposition，ALD）工艺形成第二栅介质层112。
由于形成源极和漏极后，再进行高温工艺会影响源极和漏极的质量，因此，本实施例中形成第二栅介质层的工艺选择中，不能使用到高温（一般为500℃以上），即若采用ALD工艺形成第二栅介质层，则反应温度不能超过500℃，也就是说，本实施例中更优选采用化学氧化工艺形成第二栅介质层。
由于在刻蚀替代栅电极层时很难确保完全不损伤第一沟槽底部的第一栅介质层表面，因此，本实施例在去除第一阻挡层后再形成第二栅介质层，即在第二沟槽底部形成第二栅介质层的同时，在第一沟槽的第一栅介质层上也会形成第二栅介质层，以补偿在刻蚀替代栅电极层时损伤的微量的第一栅介质层材料，从而进一步保证了第一栅介质层的厚度和质量。
当然，若刻蚀替代栅电极层时对第一栅介质层的损伤很小，不足以影响器件的性能，在本发明其它实施例中，在形成第二栅介质层时，还可保留第一阻挡层，只需在形成高K介质层之前去除第一阻挡层即可。
如图8所示，填充图7中的第一沟槽110a和第二沟槽110b，形成金属栅极。该过程具体为：先采用CVD或PVD等工艺在第一沟槽和第二沟槽的底部和侧壁形成高K介质层113，之后，采用CVD或PVD工艺在层间介质层109上形成栅金属层，所述栅金属层填充满第一沟槽110a和第二沟槽110b；用化学机械研磨工艺平坦化栅金属层和高K介质层，直至暴露出层间介质层109，即使所述层间介质层109表面齐平，形成金属栅极114。
本实施例中高K介质层113的厚度为
Figure BDA00001842867900141
其中高K介质层的材料包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌中的至少一种。
本实施例中的所述栅金属层可以为单一覆层或多层堆叠结构。
当所述栅金属层为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。
当所述栅金属层为多层堆叠结构时，所述栅金属层包括：位于栅介质层表面上的功函数层和位于所述功函数层表面上的第二栅金属层。其中，在IO器件区域，该栅介质层包括第一栅介质层和第二栅介质层的叠层，在核心器件区域，该栅介质层仅包括第二栅介质层。
本实施例中所述功函数层材料可以为钛、氮化钛、铊、钛铝或氮化铊。所述第二栅金属层材料可以为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。
形成金属栅极之后，即可继续执行后续的CMOS工艺步骤，如进行金属互连的过程，这里不再赘述。
本实施例中先采用热氧化工艺形成较厚的第一栅介质层，再形成源漏，因此形成第一栅介质层时较高的热预算对后续源漏形成过程没有任何影响，从而在不影响源漏质量的前提下，使第一栅介质层的厚度满足IO器件的要求，同时，不需采用化学氧化工艺形成的第一栅介质层，进而避免了采用化学氧化工艺带来的第一栅介质层厚度不足的问题；之后再去除第二沟槽底部的第一栅介质层材料，在第二有源区上单独形成较薄的第二栅介质层，保证了HKMG结构的核心器件对界面层厚度和质量，即同时满足了IO器件和HKMG结构的核心器件对栅介质层厚度的不同要求，从而可将IO器件的制作工艺与核心器件的HKMG工艺集成。
由于高温（一般为500℃以上）能影响HKMG结构中的高K介质层和金属栅极的质量，因此在形成高K介质层之后就不能再进行高温工艺，如形成源漏时的退火工艺，因此，本实施例中将IO器件的制作工艺与“后栅极”工艺结合，既保证了高K介质层和金属栅极的质量，又能够将可将IO器件的制作工艺与核心器件的HKMG工艺集成。
与上述方法实施例相对应，本发明另一实施例还公开了采用上述方法步骤形成的半导体集成器件，该半导体集成器件的结构图可参照图8，包括：
半导体衬底100，该半导体衬底100表面内形成有隔离区101及位于隔离区101之间的有源区，有源区包括第一有源区102a和第二有源区102b，第一有源区102a为IO器件的有源区，第二有源区102b为HKMG结构型器件（即核心器件）的有源区；位于第一有源区102a表面上的第一栅介质层103，位于第二有源区102b表面上的第二栅介质层112，其中，第一栅介质层的厚度为1nm-6nm，所述第二栅介质层的厚度为0.1nm-1nm；位于IO器件的栅介质层及核心器件的第二栅介质层上方由高K介质层113和位于高K介质层上的金属栅极114组成的HKMG结构；覆盖除HKMG结构外的衬底表面的第二阻挡层108，以及覆盖第二阻挡层108的层间介质层109，层间介质层109表面与金属栅极114顶部齐平。
本实施例中的IO器件的栅介质层为第一栅介质层和第二栅介质层的叠层，进一步保证了IO器件的栅介质层厚度。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (19)

1.一种半导体集成器件制作方法，其特征在于，包括：
提供半导体衬底，在所述衬底表面内形成第一有源区、第二有源区和隔离区，在所述衬底表面上形成第一栅介质层；
在所述第一栅介质层表面上形成替代栅电极层；
以替代栅电极层为掩膜，在衬底表面内形成源/漏极；
在衬底表面上形成层间介质层，且所述层间介质层表面与替代栅电极层顶部齐平；
以所述层间介质层为掩膜，去除所述替代栅电极层，形成沟槽，位于所述第一有源区上方的沟槽为第一沟槽，位于第二有源区上方的沟槽为第二沟槽；
在所述第一沟槽上方形成第一阻挡层，以所述第一阻挡层为掩膜，去除第二沟槽底部的第一栅介质层材料；
在第二沟槽底部形成第二栅介质层，所述第二栅介质层的厚度小于所述第一栅介质层的厚度；
在所述第一沟槽和第二沟槽区域形成金属栅极。
2.根据权利要求1所述的半导体集成器件制作方法，其特征在于，所述第一有源区为IO器件的有源区，所述第二有源区为采用HKMG工艺制作的器件的有源区。
3.根据权利要求2所述的半导体集成器件制作方法，其特征在于，所述第一栅介质层的厚度为1nm-6nm。
4.根据权利要求3所述的半导体集成器件制作方法，其特征在于，所述第二栅介质层的厚度为0.1nm-1nm。
5.根据权利要求2所述的半导体集成器件制作方法，其特征在于，所述在所述衬底表面上形成第一栅介质层的工艺为热氧化工艺，所述在衬底表面上形成第二栅介质层的工艺为热氧化工艺、化学氧化工艺或ALD工艺。
6.根据权利要求2所述的半导体集成器件制作方法，其特征在于，所述第一阻挡层材料为光刻胶。
7.根据权利要求6所述的半导体集成器件制作方法，其特征在于，所述在衬底表面上形成第二栅介质层之前，还包括：去除所述第一阻挡层。
8.根据权利要求7所述的半导体集成器件制作方法，其特征在于，在去除所述第一阻挡层之后还包括：对所述衬底进行化学清洗。
9.根据权利要求2所述的半导体集成器件制作方法，其特征在于，所述在衬底表面上形成层间介质层之前，还包括：在所述衬底表面上形成第二阻挡层。
10.根据权利要求9所述的半导体集成器件制作方法，其特征在于，所述第二阻挡层材料为氮化硅。
11.根据权利要求2所述的半导体集成器件制作方法，其特征在于，所述填充所述沟槽，形成金属栅极的过程为：
在所述沟槽的底部和侧壁形成高K介质层；
在所述高K介质层表面形成栅金属层，所述栅金属层填满所述沟槽；
去除所述层间介质层表面上的栅金属层材料和高K介质层材料，使所述层间介质层表面齐平，得到所述金属栅极。
12.根据权利要求11所述的半导体集成器件制作方法，其特征在于，所述高K介质层材料为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌中的至少一种。
13.根据权利要求11所述的半导体集成器件制作方法，其特征在于，所述栅金属层为单一覆层或多层堆叠结构。
14.根据权利要求13所述的半导体集成器件制作方法，其特征在于，所述栅金属层为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。
15.根据权利要求13所述的半导体集成器件制作方法，其特征在于，所述栅金属层为多层堆叠结构时，所述栅金属层包括：
位于所述栅介质层表面上的功函数层；
位于所述功函数层表面上的第二栅金属层，所述第二栅金属层材料可以为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。
16.根据权利要求15所述的半导体集成器件制作方法，其特征在于，所述功函数层材料为钛、氮化钛、铊、钛铝或氮化铊。
17.一种半导体集成器件，其特征在于，包括：
半导体衬底，位于该半导体衬底表面内的第一有源区、第二有源区和隔离区；
位于所述第一有源区表面上的第一栅介质层；
位于所述第二有源区表面上的第二栅介质层，所述第二栅介质层的厚度小于所述第一栅介质层的厚度；
位于所述第一栅介质层和第二栅介质层上的金属栅极；
位于所述衬底表面上的层间介质层，所述层间介质层与所述金属栅极顶部齐平。
18.根据权利要求17所述的半导体集成器件，其特征在于，所述第一有源区为IO器件的有源区，所述第二有源区为HKMG结构型器件的有源区，所述第一栅介质层的厚度为1nm-6nm，所述第二栅介质层的厚度为0.1nm-1nm。
19.根据权利要求18所述的半导体集成器件，其特征在于，所述IO器件的栅介质层为第一栅介质和第二栅介质层的叠层。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104851800A (zh) * 2014-02-13 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105097467A (zh) * 2014-05-15 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN106876335A (zh) * 2015-12-11 2017-06-20 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN107046056A (zh) * 2016-02-05 2017-08-15 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其制造方法
CN107591365A (zh) * 2016-07-06 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US9960161B2 (en) 2016-01-12 2018-05-01 International Business Machines Corporation Low resistive electrode for an extendable high-k metal gate stack
CN105097467B (zh) * 2014-05-15 2018-06-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN108811517A (zh) * 2017-02-28 2018-11-13 桑迪士克科技有限责任公司 具有横向延伸的栅极电介质的高电压场效应晶体管及其制造方法
CN109585448A (zh) * 2017-09-29 2019-04-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN109755132A (zh) * 2017-11-07 2019-05-14 联华电子股份有限公司 半导体装置以及其制作方法
CN110634735A (zh) * 2019-09-26 2019-12-31 上海华力集成电路制造有限公司 双重栅极氧化层生长方法及半导体器件的制造方法
CN110854075A (zh) * 2019-11-13 2020-02-28 上海华力集成电路制造有限公司 Cmos器件制造方法
CN111564495A (zh) * 2020-04-08 2020-08-21 中国科学院微电子研究所 双沟道mosfet、掩埋沟道晶体管及制造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196542B2 (en) * 2013-05-22 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor devices
JP6402017B2 (ja) * 2013-12-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
US9378968B2 (en) * 2014-09-02 2016-06-28 United Microelectronics Corporation Method for planarizing semiconductor device
US9419139B2 (en) * 2014-12-04 2016-08-16 Globalfoundries Inc. Nitride layer protection between PFET source/drain regions and dummy gate during source/drain etch
CN105826264B (zh) * 2015-01-09 2019-08-27 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US10361213B2 (en) 2016-06-28 2019-07-23 Sandisk Technologies Llc Three dimensional memory device containing multilayer wordline barrier films and method of making thereof
US10355139B2 (en) 2016-06-28 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device with amorphous barrier layer and method of making thereof
US9972540B2 (en) * 2016-08-07 2018-05-15 International Business Machines Corporation Semiconductor device having multiple thickness oxides
US10164063B2 (en) * 2016-12-14 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with protection layer
US10115735B2 (en) 2017-02-24 2018-10-30 Sandisk Technologies Llc Semiconductor device containing multilayer titanium nitride diffusion barrier and method of making thereof
CN109427681B (zh) * 2017-08-31 2020-12-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10229931B1 (en) 2017-12-05 2019-03-12 Sandisk Technologies Llc Three-dimensional memory device containing fluorine-free tungsten—word lines and methods of manufacturing the same
US11217532B2 (en) 2018-03-14 2022-01-04 Sandisk Technologies Llc Three-dimensional memory device containing compositionally graded word line diffusion barrier layer for and methods of forming the same
CN111180507B (zh) * 2018-11-09 2024-05-14 长鑫存储技术有限公司 一种埋入式栅极结构及其制造方法
TWI685978B (zh) * 2019-01-04 2020-02-21 力晶積成電子製造股份有限公司 半導體元件及其製造方法
US11049715B2 (en) * 2019-05-15 2021-06-29 Nanya Technology Corporation Method for manufacturing a semiconductor structure
CN111627810B (zh) * 2020-06-05 2022-10-11 合肥晶合集成电路股份有限公司 一种半导体结构及其制造方法
US12051594B2 (en) * 2021-03-05 2024-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device structure with gate
CN115347047A (zh) * 2021-05-13 2022-11-15 联华电子股份有限公司 半导体结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6368923B1 (en) * 2000-04-20 2002-04-09 United Microelectronics Corp. Method of fabricating a dual metal gate having two different gate dielectric layers
CN1420548A (zh) * 2001-11-15 2003-05-28 株式会社日立制作所 半导体集成电路器件的制造方法
US20050148130A1 (en) * 2003-12-29 2005-07-07 Doczy Mark L. Method for making a semiconductor device that includes a metal gate electrode
US20050153493A1 (en) * 2003-12-31 2005-07-14 Lee Sang G. Method for forming dual gate electrodes using damascene gate process

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100372647B1 (ko) 2000-10-13 2003-02-19 주식회사 하이닉스반도체 다마신 금속게이트 형성방법
JPWO2008078363A1 (ja) * 2006-12-22 2010-04-15 株式会社ルネサステクノロジ 半導体装置の製造方法および半導体装置
US8377769B2 (en) * 2011-06-30 2013-02-19 Institute of Microelectronics, Chinese Academy of Sciences Method for integrating replacement gate in semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6368923B1 (en) * 2000-04-20 2002-04-09 United Microelectronics Corp. Method of fabricating a dual metal gate having two different gate dielectric layers
CN1420548A (zh) * 2001-11-15 2003-05-28 株式会社日立制作所 半导体集成电路器件的制造方法
US20050148130A1 (en) * 2003-12-29 2005-07-07 Doczy Mark L. Method for making a semiconductor device that includes a metal gate electrode
US20050153493A1 (en) * 2003-12-31 2005-07-14 Lee Sang G. Method for forming dual gate electrodes using damascene gate process

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104851800A (zh) * 2014-02-13 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104851800B (zh) * 2014-02-13 2018-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105097467A (zh) * 2014-05-15 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105097467B (zh) * 2014-05-15 2018-06-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN106876335A (zh) * 2015-12-11 2017-06-20 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
US9960161B2 (en) 2016-01-12 2018-05-01 International Business Machines Corporation Low resistive electrode for an extendable high-k metal gate stack
CN107046056A (zh) * 2016-02-05 2017-08-15 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其制造方法
CN107046056B (zh) * 2016-02-05 2022-10-04 台湾积体电路制造股份有限公司 鳍式场效应晶体管制造方法
CN107591365A (zh) * 2016-07-06 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN108811517A (zh) * 2017-02-28 2018-11-13 桑迪士克科技有限责任公司 具有横向延伸的栅极电介质的高电压场效应晶体管及其制造方法
CN108811517B (zh) * 2017-02-28 2021-06-15 桑迪士克科技有限责任公司 具有横向延伸的栅极电介质的高电压场效应晶体管及其制造方法
CN109585448B (zh) * 2017-09-29 2021-04-20 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US10804367B2 (en) 2017-09-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stacks for stack-fin channel I/O devices and nanowire channel core devices
US11152481B2 (en) 2017-09-29 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stacks for stack-fin channel I/O devices and nanowire channel core devices
CN109585448A (zh) * 2017-09-29 2019-04-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN109755132A (zh) * 2017-11-07 2019-05-14 联华电子股份有限公司 半导体装置以及其制作方法
CN109755132B (zh) * 2017-11-07 2022-10-21 联华电子股份有限公司 半导体装置以及其制作方法
CN110634735A (zh) * 2019-09-26 2019-12-31 上海华力集成电路制造有限公司 双重栅极氧化层生长方法及半导体器件的制造方法
CN110854075A (zh) * 2019-11-13 2020-02-28 上海华力集成电路制造有限公司 Cmos器件制造方法
US11398410B2 (en) 2019-11-13 2022-07-26 Shanghai Huali Integrated Circuit Corporation Method for manufacturing a CMOS device
CN111564495A (zh) * 2020-04-08 2020-08-21 中国科学院微电子研究所 双沟道mosfet、掩埋沟道晶体管及制造方法

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CN103531453B (zh) 2016-12-21
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