CN106876335A - 半导体结构的制造方法 - Google Patents

半导体结构的制造方法 Download PDF

Info

Publication number
CN106876335A
CN106876335A CN201510923234.8A CN201510923234A CN106876335A CN 106876335 A CN106876335 A CN 106876335A CN 201510923234 A CN201510923234 A CN 201510923234A CN 106876335 A CN106876335 A CN 106876335A
Authority
CN
China
Prior art keywords
pseudo
layer
gate oxide
fin
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510923234.8A
Other languages
English (en)
Other versions
CN106876335B (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510923234.8A priority Critical patent/CN106876335B/zh
Publication of CN106876335A publication Critical patent/CN106876335A/zh
Application granted granted Critical
Publication of CN106876335B publication Critical patent/CN106876335B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Abstract

一种半导体结构的制造方法，包括：形成包括第一区域和第二区域的衬底、凸出于第一区域衬底的第一鳍部和凸出于第二区域衬底的第二鳍部；在第一鳍部形成第一伪栅结构，包括栅氧化层和第一伪栅电极层，在第二鳍部形成第二伪栅结构，包括伪栅氧化层和第二伪栅电极层；去除第一伪栅电极层和第二伪栅电极层后对栅氧化层和伪栅氧化层进行第一退火工艺；对栅氧化层和伪栅氧化层进行掺氮工艺及第二退火工艺；分别在第一鳍部、第二鳍部表面形成第一栅极结构和第二栅极结构。本发明先对栅氧化层进行第一退火工艺，再对栅氧化层进行掺氮工艺，避免被氮化的部分所述栅氧化层因所述第一退火工艺再次被氧化，进而提高半导体器件的电学性。

Description

半导体结构的制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构的制造方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
鳍式场效应管按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。按照鳍式场效应管的电性类型区分，核心器件可分为核心NMOS器件和核心PMOS器件，周边器件可分为周边NMOS器件和周边PMOS器件。
通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。
但是，现有技术形成的半导体器件的电学性能较差。
发明内容
本发明解决的问题是提供一种半导体结构的制造方法，提高半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法。包括如下步骤：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出部分栅氧化层并在所述介质层内形成第一开口，去除所述第二伪栅电极层，暴露出部分伪栅氧化层并在所述介质层内形成第二开口；对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行第一退火工艺；第一退火工艺后，对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行掺氮工艺；所述掺氮工艺之后，去除所述第二开口底部的伪栅氧化层，暴露出所述第二鳍部的部分表面；去除所述第二开口底部的伪栅氧化层之后，对所述第一鳍部和第二鳍部进行第二退火工艺；第二退火工艺后，在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的栅氧化层、栅介质层和金属层用于构成第一栅极结构，位于所述第二开口中的栅介质层和金属层用于构成第二栅极结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在去除所述第一伪栅电极层和第二伪栅电极层之后，先对所述栅氧化层和伪栅氧化层进行第一退火工艺，以修复形成所述第一伪栅结构和第二伪栅结构的刻蚀工艺对所述栅氧化层和伪栅氧化层造成的损伤；然后再对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行掺氮工艺，使部分所述栅氧化层和伪栅氧化层被氮化。由于所述掺氮工艺在所述第一退火工艺之后进行，可以避免被氮化的部分所述栅氧化层和伪栅氧化层因所述第一退火工艺再次被氧化，提高对所述栅氧化层和伪栅氧化层的掺氮效果，从而更好地降低所述栅氧化层的电性厚度，进而提高半导体器件的TDDB可靠性性能。
附图说明
图1至图5是现有技术一种半导体结构的制造方法各步骤对应的结构示意图；
图6至图20是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
具体实施方式
现有技术的半导体器件的电性能较差，结合现有技术半导体结构制造方法分析其原因。参考图1至图5，示出了现有技术半导体结构的制造方法各步骤对应的结构示意图。所述半导体结构的制造方法包括以下步骤：
参考图1，形成半导体基底，所述半导体基底包括衬底100、凸出于所述衬底100的鳍部；所述衬底100包括第一区域Ⅰ和第二区域Ⅱ，凸出于所述第一区域Ⅰ衬底100的鳍部为第一鳍部110，凸出于所述第二区域Ⅱ衬底100的鳍部为第二鳍部120。所述第一区域Ⅰ衬底用于形成周边器件，所述第二区域Ⅱ衬底用于形成核心器件。
具体地，所述半导体基底还包括位于所述第一区域Ⅰ的第一伪栅结构(未标示)、位于所述第二区域Ⅱ的第二伪栅结构(未标示)、位于所述第一伪栅结构两侧的第一区域源、漏区113以及位于所述第二伪栅结构两侧的第二区域源、漏区123。其中，所述第一伪栅结构包括位于所述第一鳍部110表面的栅氧化层111以及位于所述栅氧化层111表面的第一伪栅电极层112，所述第二伪栅结构包括位于所述第二鳍部120表面的伪栅氧化层121以及位于所述伪栅氧化层121表面的第二伪栅电极层122。所述半导体基底还包括覆盖所述第一伪栅结构和第二伪栅结构的介质层130。
需要说明的是，形成所述栅氧化层111和伪栅氧化层121的工艺还包括：对所述栅氧化层111和伪栅氧化层121进行掺氮工艺，并在掺氮工艺后对所述栅氧化层111和伪栅氧化层121进行氮化后热退火处理。
参考图2，刻蚀去除所述第一伪栅电极层112(如图1所示)，暴露出部分所述栅氧化层111表面并在所述介质层130内形成第一开口200；去除所述第二伪栅电极层122(如图1所示)，暴露出部分所述伪栅氧化层121表面并在所述介质层130内形成第二开口210。
需要说明的是，去除所述第一伪栅电极层112和第二伪栅电极层122后，对所述栅氧化层111和伪栅氧化层121进行热退火处理，以修复形成所述第一伪栅结构和第二伪栅结构的工艺对所述栅氧化层111和伪栅氧化层121造成的损伤。
参考图3，形成覆盖所述第一区域Ⅰ的第一图形层300，所述第一图形层300覆盖所述第一区域Ⅰ的介质层130并填充满所述第一开口200(如图2所示)，暴露出所述第二开口210底部的伪栅氧化层121(如图2所示)；以所述第一图形层300为掩膜，刻蚀去除所述第二开口210底部的伪栅氧化层121；刻蚀去除所述伪栅氧化层121后，去除所述第一图形层300。
参考图4，在所述第一开口200(如图2所示)底部的栅氧化层111表面形成第一界面层115，在所述第二开口210(如图2所示)底部形成第二界面层125；在所述第一界面层115表面、第一开口200侧壁、第二界面层125表面以及第二开口210侧壁形成栅介质层150，所述栅介质层150还覆盖所述介质层130表面；在所述栅介质层150表面形成功函数层160。
参考图5，分别在所述第一鳍部110和第二鳍部120表面形成第一栅极结构(图未示)和第二栅极结构(图未示)。
其中，所述第一栅极结构包括栅氧化层111、位于所述栅氧化层111表面的第一界面层115、位于所述第一界面层115表面和第一开口200(如图4所示)侧壁的第一栅介质层116、位于所述第一栅介质层116表面的第一功函数层117以及位于所述第一功函数层117表面的第一栅电极层114；所述第二栅极结构包括第二界面层125、位于所述第二界面层125表面和第二开口210(如图2所示)侧壁的第二栅介质层126、位于所述第二栅介质层126表面的第二功函数层127以及位于所述第二功函数层127表面的第二栅电极层124。
现有技术对栅氧化层进行掺氮工艺使部分所述栅氧化层氮化，从而在不影响栅氧化层物理厚度的同时降低栅氧化层的电性厚度，进而可以避免因栅氧化层减薄引起的与时间相关电介质击穿(Time Dependent DielectricBreakdown，TDDB)可靠性性能降低的问题，提高半导体器件的性能。但在形成栅极结构的工艺过程中，为了修复形成伪栅的工艺对栅氧化层造成的损伤，去除伪栅电极层之后还需对所述栅氧化层进行热退火处理，所述热退火处理容易使被氮化的栅氧化层再次被氧化，从而降低了对栅氧化层进行掺氮工艺的效果，进而降低对半导体器件的TDDB可靠性性能的改善效果。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出部分栅氧化层并在所述介质层内形成第一开口，去除所述第二伪栅电极层，暴露出部分伪栅氧化层并在所述介质层内形成第二开口；对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行第一退火工艺；第一退火工艺后，对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行掺氮工艺；所述掺氮工艺之后，去除所述第二开口底部的伪栅氧化层，暴露出所述第二鳍部的部分表面；去除所述第二开口底部的伪栅氧化层之后，对所述第一鳍部和第二鳍部进行第二退火工艺；第二退火工艺后，在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的栅氧化层、栅介质层和金属层用于构成第一栅极结构，位于所述第二开口中的栅介质层和金属层用于构成第二栅极结构。
本发明在去除所述第一伪栅电极层和第二伪栅电极层之后，先对所述栅氧化层和伪栅氧化层进行第一退火工艺，以修复形成所述第一伪栅结构和第二伪栅结构的刻蚀工艺对所述栅氧化层和伪栅氧化层造成的损伤；然后再对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行掺氮工艺，使部分所述栅氧化层和伪栅氧化层被氮化。由于所述掺氮工艺在所述第一退火工艺之后进行，可以避免被氮化的部分所述栅氧化层和伪栅氧化层因所述第一退火工艺再次被氧化，提高对所述栅氧化层和伪栅氧化层的掺氮效果，从而更好地降低所述栅氧化层的电性厚度，进而提高半导体器件的TDDB可靠性性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图20是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
结合参考图6和图7，分别是半导体结构的立体结构示意图以及图6沿AA1方向的剖面结构示意图。形成半导体基底，所述半导体基底包括衬底400、凸出于所述衬底400的鳍部，所述衬底400包括第一区域Ⅰ(如图7所示)和第二区域Ⅱ(如图7所示)，凸出于所述第一区域Ⅰ衬底400的鳍部为第一鳍部410，凸出于所述第二区域Ⅱ衬底400的鳍部为第二鳍部420。
本实施例中，所述第一区域Ⅰ用于形成周边器件(例如：I/O器件)，所述第二区域Ⅱ用于形成核心器件。所述第一区域Ⅰ可以为N型区或P型区，所述第二区域Ⅱ可以为N型区或P型区，所述第一区域Ⅰ和第二区域Ⅱ类型相同
所述衬底400的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底400还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部410和第二鳍部420的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底400为硅衬底，所述第一鳍部410和第二鳍部420的材料为硅。
具体地，形成所述半导体基底的步骤包括：提供初始基底，在所述基底上形成图形化的硬掩膜层500；以所述硬掩模层500为掩膜，刻蚀所述初始基底，形成若干分立的凸起；所述凸起为鳍部，刻蚀后的初始基底作为衬底400，所述衬底400包括第一区域Ⅰ和第二区域Ⅱ，位于所述第一区域Ⅰ的鳍部为第一鳍部110，位于所述第二区域Ⅱ的鳍部为第二鳍部120。
本实施例中，所述第一鳍部410和所述第二鳍部420的顶部尺寸小于底部尺寸。在其他实施例中，所述第一鳍部410和第二鳍部420的侧壁还能够与衬底表面相垂直，即所述第一鳍部410和第二鳍部420的顶部尺寸等于底部尺寸。
本实施例中，所述硬掩膜层500的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层500表面能够作为平坦化工艺的停止位置，且所述硬掩膜层500还能够起到保护所述第一鳍部410顶部、第二鳍部420顶部的作用。
结合参考图8，需要说明的是，形成所述半导体基底之后，还包括：在所述第一鳍部410和第二鳍部420表面形成线性氧化层401，用于修复所述第一鳍部410和第二鳍部420。
在氧化处理过程中，由于第一鳍部410和第二鳍部420凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述线性氧化层401之后，不仅第一鳍部410和第二鳍部420表面的缺陷层被去除，且凸出棱角部分也被去除，使所述第一鳍部410和第二鳍部420的表面光滑，晶格质量得到改善，避免第一鳍部410和第二鳍部420顶角尖端放电问题，有利于改善鳍式场效应管的性能。
所述氧化处理还会对所述衬底400表面进行氧化，因此，所述线性氧化层401还位于所述衬底400表面。本实施例中，所述第一鳍部410和第二鳍部420的材料为硅，相应的，所述线性氧化层401的材料为氧化硅。
结合参考图9，需要说明的是，在所述第一鳍部410和第二鳍部420表面形成所述线性氧化层401之后，还包括：在所述衬底400表面形成隔离层402。
所述隔离层402作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离层402的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层402的材料为氧化硅。
需要说明的是，本实施例中，所述隔离层402是浅沟槽隔离层，但不限于浅沟槽隔离层。
具体地，形成所述隔离层402的步骤包括：在所述线性氧化层401表面形成隔离膜，所述隔离膜的顶部高于所述硬掩膜层500顶部；研磨去除高于所述硬掩膜层500顶部的隔离膜；去除部分厚度的隔离膜以形成隔离层402；去除所述硬掩膜层500(如图8所示)。
为了提高形成隔离膜工艺的填孔(gap-filling)能力，采用流动性化学气相沉积(FCVD，Flowable CVD)或高纵宽比化学气相沉积工艺(HARP CVD)，形成所述隔离膜。
本实施例中，采用化学机械研磨工艺研磨去除高于所述硬掩膜层500顶部的隔离膜；采用干法刻蚀工艺、湿法刻蚀工艺，或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺，去除部分厚度的隔离膜以形成所述隔离层402。
还需要说明的是，在去除部分厚度的隔离膜的过程中还去除部分鳍部表面的线性氧化层401。
参考图10，图10是沿BB1(如图6所示)方向的剖面结构示意图，在所述第一鳍部410表面形成第一伪栅结构(未标示)，在所述第二鳍部420表面形成第二伪栅结构(未标示)。
所述第一伪栅结构和第二伪栅结构为后续形成的第一栅极结构和第二栅极结构占据空间位置。
本实施例中，所述第一伪栅结构横跨所述第一鳍部410表面且覆盖所述第一鳍部410部分顶部表面和侧壁表面，包括栅氧化层411和第一伪栅电极层412，所述第二伪栅结构横跨所述第二鳍部420表面且覆盖所述第二鳍部420部分顶部表面和侧壁表面，包括伪栅氧化层421和第二伪栅电极层422。
所述栅氧化层411和伪栅氧化层421的材料为氧化硅，所述第一伪栅电极层412和第二伪栅电极层422的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述第一伪栅电极层412和第二伪栅电极层422的材料为多晶硅。
具体地，形成所述第一伪栅结构和第二伪栅结构的步骤包括：形成覆盖所述第一鳍部410和第二鳍部420的伪栅氧化膜；在所述伪栅氧化膜表面形成伪栅电极膜；对所述伪栅电极膜进行平坦化处理；在所述伪栅电极膜表面形成第一图形层510；以所述第一图形层510为掩膜，图形化所述伪栅电极膜和伪栅氧化膜，在所述第一鳍部410表面形成栅氧化层411，在所述栅氧化层411表面形成第一伪栅电极层412，所述第一伪栅电极层412横跨所述第一鳍部410，在所述第二鳍部420表面形成伪栅氧化层421，在所述伪栅氧化层421表面形成第二伪栅电极层422，所述第二伪栅电极层422横跨所述第二鳍部420，所述栅氧化层411和第一伪栅电极层412构成第一伪栅结构，所述伪栅氧化层421和第二伪栅电极层422构成第二伪栅结构；刻蚀去除所述第一图形层510。
本实施例中，所述第一图形层510为硬掩膜层，所述第一图形层510的材料为氮化硅。
本实施例中，形成所述栅氧化层411和伪栅氧化层421的工艺为ISSG(原位蒸汽生成，In-situ Stream Generation)氧化工艺。所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。
结合参考图11，需要说明的是，形成所述第一伪栅结构和第二伪栅结构之后，还包括：在所述第一伪栅结构侧壁形成第一区域第一侧壁层413，在所述第二伪栅结构侧壁形成第二区域第一侧壁层423。
所述第一区域第一侧壁层413和第二区域第一侧壁层423的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一区域第一侧壁层413和第二区域第一侧壁层423可以为单层结构或叠层结构。本实施例中，所述第一区域第一侧壁层413和第二区域第一侧壁层423为单层结构，所述第一区域第一侧壁层413和第二区域第一侧壁层423的材料为氮化硅。
结合参考图12，还需要说明的是，形成所述第一区域第一侧壁层413和第二区域第一侧壁层423之后，还包括：在所述第一区域第一侧壁层413表面形成第一区域第二侧壁层415，在所述第二区域第一侧壁层423表面形成第二区域第二侧壁层425；在所述第一伪栅结构两侧的第一鳍部410内形成第一区域应力层414，在所述第二伪栅结构两侧的第二鳍部420内形成第二区域应力层424；在所述第一伪栅结构两侧的第一区域应力层414内形成第一区域源、漏区(图未示)，在所述第二伪栅结构两侧的第二区域应力层424内形成第二区域源、漏区(图未示)。
所述第一区域第二侧壁层415和第二区域第二侧壁层425的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一区域第二侧壁层415和第二区域第二侧壁层425可以为单层结构或叠层结构。本实施例中，所述第一区域第二侧壁层415和第二区域第二侧壁层425为单层结构，所述第一区域第二侧壁层415和第二区域第二侧壁层425的材料为氮化硅。
参考图13，在所述半导体基底表面形成介质层460，所述介质层460与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层412和第二伪栅电极层422。
本实施例中，所述介质层460位于所述隔离层402表面以及部分第一鳍部410表面和部分第二鳍部420表面，所述介质层460还覆盖所述第一区域源、漏区(图未示)和第二区域源、漏区(图未示)表面，且所述介质层460顶部与所述第一伪栅电极层412和第二伪栅电极层422顶部齐平。
本实施例中，所述介质层460为叠层结构，包括位于所述半导体基底表面第一介质层440，以及位于所述第一介质层440表面的第二介质层450。
所述第一介质层440作为后续形成的鳍式场效应管的隔离结构；所述第二介质层450的致密度大于所述第一介质层440的致密度，所述第二介质层450的电绝缘性能优于所述第一介质层440的电绝缘性能，从而使得后续形成的隔离结构具有良好的电绝缘性能。
本实施例中，由于所述第一介质膜所需填充的开口深宽比较大，为了提高所述第一介质层440的填孔(gap-filling)能力，使得所述第一介质层440具有较好的粘附性，且避免形成的第一介质层440内形成空洞，采用流动性化学气相沉积(FCVD)工艺形成所述第一介质层440。此外，为了提高所述第二介质层450的致密度，本实施例中，采用高纵宽比(HARP)沉积工艺形成所述第二介质层450。
所述第一介质层440和所述第二介质层450的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述第一介质层440和所述第二介质层450的材料为氧化硅。
需要说明的是，在形成所述介质层460之前，先在所述半导体基底表面形成刻蚀阻挡层430，所述刻蚀阻挡层430还覆盖所述第一伪栅结构表面和第二伪栅结构表面。所述刻蚀阻挡层430用于作为后续接触孔刻蚀工艺中的刻蚀停止层，且作为后续平坦化工艺的停止位置。本实施例中，所述刻蚀阻挡层430的材料为氮化硅。
具体地，形成所述介质层460的步骤包括：在所述半导体基底表面形成刻蚀阻挡层430后，在所述鳍部与鳍部之间的半导体基底上填充满第一介质膜，所述第一介质膜还覆盖所述第一伪栅结构和第二伪栅结构，且所述第一介质膜顶部高于所述第一伪栅电极层412顶部和第二伪栅电极层422顶部；平坦化所述第一介质膜直至露出所述刻蚀阻挡层430顶部表面；回刻蚀去除部分厚度的第一介质膜以形成第一介质层440；在所述第一介质层440表面形成第二介质膜，所述第二介质膜还覆盖所述第一伪栅结构和第二伪栅结构表面，且所述第二介质膜顶部高于所述第一伪栅电极层412顶部和第二伪栅电极层422顶部；平坦化所述第二介质膜直至露出所述第一伪栅电极层412顶部和第二伪栅电极层422顶部表面，以形成第二介质层450。
需要说明的是，在平坦化所述第二介质膜的同时，去除位于所述第一伪栅电极层412顶部和第二伪栅电极层422顶部的刻蚀阻挡层430，使形成的所述第二介质层450顶部与所述第一伪栅电极层412和第二伪栅电极层422顶部齐平。
本实施例中，平坦化所述第一介质膜和第二介质膜的工艺为化学机械研磨工艺；采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺和湿法刻蚀相结合的工艺回刻蚀去除部分厚度的第一介质膜。
参考图14，去除所述第一伪栅电极层412(如图13所示)，暴露出部分栅氧化层411并在所述介质层460内形成第一开口600，去除所述第二伪栅电极层422(如图13所示)，暴露出部分伪栅氧化层421并在所述介质层460内形成第二开口610。
本实施例中，在同一道工艺步骤中，刻蚀去除所述第一伪栅电极层412和第二伪栅电极层422。具体地，采用无掩膜刻蚀工艺刻蚀去除所述第一伪栅电极层412和第二伪栅电极层422。
本实施例中，采用干法刻蚀工艺刻蚀去除所述第一伪栅电极层412和第二伪栅电极层422，由于所述刻蚀工艺对所述第一伪栅电极层412和第二伪栅电极层422具有较高刻蚀选择比，从而在刻蚀去除所述第一伪栅电极层412和第二伪栅电极层422的同时，保证所述介质层460不受损耗。
参考图15，对所述第一开口600底部的栅氧化层411以及所述第二开口610底部的伪栅氧化层421进行第一退火工艺620。
所述第一伪栅结构和所述第二伪栅结构通过刻蚀工艺形成，所述刻蚀工艺容易对所述栅氧化层411和伪栅氧化层421造成损伤，而所述栅氧化层411作为后续形成的第一栅极结构的一部分，所述栅氧化层411的损伤容易引起第一栅极结构的质量下降，从而引起半导体器件的电学性能下降。为此，本实施例中，为了修复刻蚀工艺对所述栅氧化层411和伪栅氧化层421造成的损伤，去除所述第一伪栅电极层412(如图13所示)和第二伪栅电极层422(如图13所示)之后，对所述第一开口600底部的栅氧化层411以及所述第二开口610底部的伪栅氧化层421进行第一退火工艺620。
具体地，所述第一退火工艺620为快速热退火工艺。所述快速热退火工艺的工艺参数包括：退火温度为700摄氏度至1000摄氏度，工艺时间为5秒至20秒，压强为50托至300托，反应气体为氧气，辅助气体为氮气，氧气与氮气的气体流量比值为1：20至1：5。
需要说明的是，所述快速热退火工艺的温度问题不宜过低，也不宜过高。如果所述快速热退火工艺的工艺温度过低，对所述栅氧化层411和伪栅氧化层421的修复效果不佳；如果所述快速热退火工艺的工艺温度过高，所述快速热退火工艺具有氧化作用，过高的温度容易氧化第一区域第一侧壁层413和第二区域第一侧壁层423，影响所述第一区域第一侧壁层413和第二区域第一侧壁层423的质量。为此，本实施例中，所述快速热退火工艺的温度为700摄氏度至1000摄氏度。
参考图16，对所述第一开口600底部的栅氧化层411以及所述第二开口610底部的第二栅氧化层421进行掺氮工艺630。
所述掺氮工艺用于氮化部分所述栅氧化层411和第二栅氧化层421，从而在不影响所述栅氧化层411和第二栅氧化层421物理厚度的同时，降低所述栅氧化层411和第二栅氧化层421的电性厚度，进而提高半导体器件的与时间相关电介质击穿(Time Dependent Dielectric Breakdown，TDDB)可靠性性能。
具体地，所述掺氮工艺630为等离子体氮化工艺。所述等离子体氮化工艺的工艺参数包括：功率为600瓦至1000瓦，压强为10毫托至30毫托，工艺时间为10秒至30秒，反应气体为氮气，辅助气体为氦气，氮气的气体流量为50每分钟标准毫升至120每分钟标准毫升，氦气的气体流量为80每分钟标准毫升至150每分钟标准毫升。
参考图17，去除所述第二开口610底部的伪栅氧化层421(如图16所示)，暴露出所述第二鳍部420的部分表面。
所述第一区域Ⅰ用于形成周边器件，所述第二区域Ⅱ用于形成核心器件，核心器件的工作电压比周边器件的工作电压小，为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，也就是说，后续形成的核心器件的栅介质层的厚度小于周边器件的栅介质层的厚度。为此，本实施例中，在形成栅介质层之前，去除所述第二开口610底部的伪栅氧化层421，保留所述第一开口600(如图16所示)底部的栅氧化层411，所述栅氧化层411作为后续形成的周边器件栅介质层的一部分。
具体地，去除所述第二开口610底部的伪栅氧化层421的步骤包括：形成覆盖所述第一区域Ⅰ的第二图形层520，所述第二图形层520暴露出所述伪栅氧化层421表面；以所述第二图形层520为掩膜，采用干法刻蚀工艺刻蚀去除所述伪栅氧化层421直至暴露出所述第二开口610底部的第二鳍部420表面；去除所述第二图形层520。
本实施例中，所述第二图形层520为深紫外光吸收氧化层(Deep UV LightAbsorbing Oxide，DUO)，具有较好的填充能力。去除所述伪栅氧化层421之后，采用湿法去胶或灰化工艺去除所述第二图形层520。
结合参考图18，需要说明的是，去除所述第二开口610底部的伪栅氧化层421之后，还包括：对所述第一开口600底部的栅氧化层411以及所述第二开口610底部的第二鳍部420表面进行栅氧化层生长表面处理工艺640。
本实施例中，所述栅氧化层生长表面处理工艺640为等离子体氮化工艺。
刻蚀去除所述第二开口610底部的伪栅氧化层421之后，所述第二开口610底部的第二鳍部420表面容易形成杂质或副产物，通过所述栅氧化层生长表面处理工艺640，在对所述第一开口600底部的栅氧化层411再次进行掺氮工艺的同时，去除所述第二开口610底部的第二鳍部420表面的杂质或副产物，提高所述第二开口610底部的第二鳍部420表面的洁净度，进一步提高形成的半导体器件的电学性能。
具体地，所述栅氧化层生长表面处理工艺640的工艺参数包括：功率为300瓦至600瓦，压强为10毫托至30毫托，工艺时间为10秒至30秒，反应气体为氮气，辅助气体为氦气，氮气的气体流量为50每分钟标准毫升至120每分钟标准毫升，氦气的气体流量为80每分钟标准毫升至150每分钟标准毫升。
参考图19，对所述第一鳍部410和第二鳍部420进行第二退火工艺650。
所述第二退火工艺650用于固化掺入所述栅氧化层411以及第二鳍部420的氮离子、改善掺氮工艺后所述栅氧化层411以及第二鳍部420内硅的界面态。
具体地，所述第二退火工艺650为等离子体氮化退火工艺。所述等离子体氮化退火工艺的工艺参数包括：退火温度为950摄氏度至1100摄氏度，工艺时间为10秒至30秒，压强为0.4托至1托，反应气体为氧气，氧气的气体流量为0.5每分钟标准升至2每分钟标准升。
需要说明的是，所述等离子体氮化退火工艺的温度问题不宜过低，也不宜过高。如果所述等离子体氮化退火工艺的工艺温度过低，对掺氮工艺后所述栅氧化层411以及第二鳍部420内硅的界面态的改善效果不佳；如果所述等离子体氮化退火工艺的工艺温度过高，容易引起掺入所述栅氧化层411以及第二鳍部420的氮离子的发生衰退或离子分布发生改变。为此，本实施例中，所述等离子体氮化退火工艺的温度为700摄氏度至1000摄氏度。
需要说明的是，对所述第一鳍部410和第二鳍部420进行第二退火工艺650之前，还包括：在所述第一开口600底部的栅氧化层411表面形成第一界面层416，在所述第二开口610底部的第二鳍部420表面形成第二界面层426。
所述第一界面层416用于提高后续形成的第一栅极结构与所述第一鳍部410之间的界面性能，所述第二界面层426用于提高后续形成的第二栅极结构与所述第二鳍部420之间的界面性能。
本实施例中，所述第二退火工艺650可以提高所述第一界面层416和第二界面层426的致密度，从而改善后续形成的第一栅极结构和第二栅极结构的形成质量，进而提高半导体器件的电学性能。
本实施例中，所述界面层的材料为氧化硅。形成所述第一界面层416和第二界面层426的工艺为化学浸润氧化工艺。所述化学浸润氧化工艺所采用的反应气体为O3，工艺时间为90秒至200秒。
参考图20，在所述栅氧化层411表面、第一开口600(如图19所示)侧壁以及第二开口610(如图19所示)的底部和侧壁上形成栅介质层(未标示)；在所述第一开口600和第二开口610中填充金属层(未标示)，位于所述第一开口600中的栅氧化层411、栅介质层和金属层用于构成第一栅极结构(未标示)，位于所述第二开口610中的栅介质层和金属层用于构成第二栅极结构(未标示)。
本实施例中，所述第一栅极结构横跨所述第一鳍部410，且覆盖所述第一鳍部410的部分顶部表面和侧壁表面，具体地，所述第一栅极结构包括覆盖所述第一鳍部410部分顶部表面和侧壁表面的第一栅介质层417和位于所述第一栅介质层417上的第一栅电极层419；所述第二栅极结构横跨所述第二鳍部420，且覆盖所述第二鳍部420的部分顶部表面和侧壁表面，具体地，所述第二栅极结构包括覆盖所述第二鳍部420部分顶部表面和侧壁表面的第二栅介质层427和位于所述第二栅介质层427上的第二栅电极层429。
所述第一区域Ⅰ用于形成周边器件，所述第二区域Ⅱ用于形成核心器件，因此，所述栅氧化层411与所述第一栅介质层417作为周边器件的栅介质层，所述第二栅介质层427作为核心器件的栅介质层。本实施例中，所述第一栅介质层417的材料为高k栅介质材料，所述第二栅介质层427的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述金属层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述金属层的材料为W。
本实施例中，在所述栅氧化层411表面、第一开口600(如图19所示)侧壁以及第二开口610(如图19所示)的底部和侧壁上形成栅介质层之后，在所述栅介质层上形成金属层之前，形成所述第一栅极结构和第二栅极结构的步骤还包括：在所述栅介质层表面形成功函数层(未标示)。
所述第一栅极结构还包括：位于所述第一栅介质层417和所述第一栅电极层419之间的第一功函数层418，用于调节周边器件的阈值电压；所述第二栅极结构还包括：位于所述第二栅介质层427和所述第二栅电极层429之间的第二功函数层428，用于调节所述核心器件的阈值电压。
本实施例中，所述第一区域Ⅰ和第二区域Ⅱ为N型区时，所述功函数层为N型功函数材料；所述第一区域Ⅰ和第二区域Ⅱ为P型区时，所述功函数层为P型功函数材料。
具体地，所述第一区域Ⅰ和第二区域Ⅱ为N型区，所述功函数层为N型功函数材料，N型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。本实施例中，所述功函数层的材料为TiAl；相应的，所述第一功函数层418和第二功函数层428的材料为TiAl。
或者，所述第一区域Ⅰ和第二区域Ⅱ为P型区，所述功函数层为P型功函数材料，P型功函数材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。本实施例中，所述功函数层的材料为TiN；相应的，所述第一功函数层418和第二功函数层428的材料为TiN。
具体地，形成所述第一栅极结构和第二栅极结构的步骤包括：在所述第一开口600底部的栅氧化层411表面、第一开口600侧壁、第二开口610底部以及第二开口610侧壁形成栅介质层，所述栅介质层还覆盖所述介质层460表面；在所述栅介质层表面形成功函数层；在所述功函数层表面形成金属层，所述金属层填充满所述第一开口600和第二开口610且所述金属层顶部高于所述介质层460顶部；研磨去除高于所述介质层460顶部的金属层，在所述第一区域Ⅰ的功函数层表面形成第一栅电极层419，在所述第二区域Ⅱ的功函数层表面形成第二栅电极层429。
需要说明的是，研磨去除高于所述介质层460顶部的金属层的同时，还研磨去除高于所述介质层460顶部的栅介质层和功函数层，在所述第一区域Ⅰ形成位于所述栅氧化层411表面和第一开口600侧壁的第一栅介质层417，以及位于所述第一栅介质层417表面的第一功函数层418，在所述第二区域Ⅱ形成位于所述第二开口610侧壁及底部的第二栅介质层427，以及位于所述第二栅介质427表面的第二功函数层428。
需要说明的是，为了提高所述第一栅极结构与第一鳍部410之间、所述第二栅极结构与第二鳍部420之间的界面性能，在形成所述第一栅介质层417和第二栅介质层427之前，在所述第一开口600底部的栅氧化层411表面形成第一界面层416，在所述第二开口610底部的第二鳍部420表面形成第二界面层426；因此，形成所述栅介质层的步骤包括：在所述第一开口600底部的第一界面层416表面、第一开口600侧壁、第二开口610底部的第二界面层426表面以及第二开口610侧壁形成所述栅介质层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的制造方法，其特征在于，包括：
形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；
在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；
在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；
去除所述第一伪栅电极层，暴露出部分栅氧化层并在所述介质层内形成第一开口，去除所述第二伪栅电极层，暴露出部分伪栅氧化层并在所述介质层内形成第二开口；
对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行第一退火工艺；
第一退火工艺后，对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行掺氮工艺；
所述掺氮工艺之后，去除所述第二开口底部的伪栅氧化层，暴露出所述第二鳍部的部分表面；
去除所述第二开口底部的伪栅氧化层之后，对所述第一鳍部和第二鳍部进行第二退火工艺；
第二退火工艺后，在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；
在所述第一开口和第二开口中填充金属层，位于所述第一开口中的栅氧化层、栅介质层和金属层用于构成第一栅极结构，位于所述第二开口中的栅介质层和金属层用于构成第二栅极结构。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述栅氧化层和伪栅氧化层的材料为氧化硅。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述栅氧化层和伪栅氧化层的工艺为原位蒸汽生成氧化工艺。
4.如权利要求3所述的半导体结构的制造方法，其特征在于，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一退火工艺为快速热退火工艺。
6.如权利要求5所述的半导体结构的制造方法，其特征在于，所述第一退火工艺的工艺参数包括：退火温度为700摄氏度至1000摄氏度，工艺时间为5秒至20秒，压强为50托至300托，反应气体为氧气，辅助气体为氮气，氧气与氮气的气体流量比值为1：20至1：5。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，所述掺氮工艺为等离子体氮化工艺。
8.如权利要求7所述的半导体结构的制造方法，其特征在于，所述掺氮工艺的工艺参数包括：功率为600瓦至1000瓦，压强为10毫托至30毫托，工艺时间为10秒至30秒，反应气体为氮气，辅助气体为氦气，氮气的气体流量为50每分钟标准毫升至120每分钟标准毫升，氦气的气体流量为80每分钟标准毫升至150每分钟标准毫升。
9.如权利要求1所述的半导体结构的制造方法，其特征在于，去除所述第二开口底部的伪栅氧化层之后，对所述第一鳍部和第二鳍部进行第二退火工艺之前，还包括：对所述第一开口底部的栅氧化层以及第二开口底部的第二鳍部表面进行栅氧化层生长表面处理工艺。
10.如权利要求9所述的半导体结构的制造方法，其特征在于，所述栅氧化层生长表面处理的工艺参数包括：功率为300瓦至600瓦，压强为10毫托至30毫托，工艺时间为10秒至30秒，反应气体为氮气，辅助气体为氦气，氮气的气体流量为50每分钟标准毫升至120每分钟标准毫升，氦气的气体流量为80每分钟标准毫升至150每分钟标准毫升。
11.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第二退火工艺为等离子体氮化退火工艺。
12.如权利要求11所述的半导体结构的制造方法，其特征在于，所述第二退火工艺的工艺参数包括：退火温度为950摄氏度至1100摄氏度，工艺时间为10秒至30秒，压强为0.4托至1托，反应气体为氧气，氧气的气体流量为0.5每分钟标准升至2每分钟标准升。
13.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一区域为N型区或P型区，所述第二区域为N型区或P型区，所述第一区域和第二区域类型相同。
14.如权利要求13所述的半导体结构的制造方法，其特征在于，在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层后，在所述第一开口和第二开口中填充金属层之前，还包括：在所述栅介质层表面形成功函数层；
所述第一区域和第二区域为N型区，所述功函数层为N型功函数材料；
或者，所述第一区域和第二区域为P型区，所述功函数层为P型功函数材料。
15.如权利要求14所述的半导体结构的制造方法，其特征在于，所述第一区域和第二区域为N型区，所述功函数层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种；
或者，所述第一区域和第二区域为P型区，所述功函数层的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。
16.如权利要求14所述的半导体结构的制造方法，其特征在于，形成所述第一栅极结构和第二栅极结构的步骤包括：在所述第一开口底部的栅氧化层表面、第一开口侧壁、第二开口底部以及第二开口侧壁上形成栅介质层，所述栅介质层还覆盖所述介质层表面；
在所述栅介质层表面形成功函数层；
在所述功函数层表面形成金属层，所述金属层填充满所述第一开口和第二开口且所述金属层顶部高于所述介质层顶部；
研磨去除高于所述介质层顶部的金属层，在所述第一区域的功函数层表面形成第一栅电极层，在所述第二区域的功函数层表面形成第二栅电极层。
17.如权利要求16所述的半导体结构的制造方法，其特征在于，研磨去除高于所述介质层顶部的金属层的同时，研磨去除高于所述介质层顶部的栅介质层和功函数层，在所述第一区域形成位于所述栅氧化层表面和第一开口侧壁的第一栅介质层，以及位于所述第一栅介质层表面的第一功函数层；在所述第二区域形成位于所述第二开口底部和侧壁的第二栅介质层以及位于所述第二栅介质层表面的第二功函数层。
18.如权利要求16所述的半导体结构的制造方法，其特征在于，去除所述第二开口底部的伪栅氧化层之后，对所述第一鳍部和第二鳍部进行第二退火工艺之前，还包括：在所述第一开口底部的栅氧化层表面形成第一界面层，在所述第二开口底部的第二鳍部表面形成第二界面层；
在所述第一开口底部的栅氧化层表面、第一开口侧壁、第二开口底部以及第二开口侧壁上形成栅介质层的步骤包括：在所述第一开口底部的第一界面层表面、第一开口侧壁、第二开口底部的第二界面层以及第二开口侧壁上形成栅介质层。
19.如权利要求1所述的半导体结构的制造方法，其特征在于，在同一道工艺步骤中，刻蚀去除所述第一伪栅电极层和第二伪栅电极层。
20.如权利要求19所述的半导体结构的制造方法，其特征在于，刻蚀去除所述第一伪栅电极层和第二伪栅电极层的步骤包括：采用干法刻蚀工艺刻蚀去除所述第一伪栅电极层和第二伪栅电极层。
CN201510923234.8A 2015-12-11 2015-12-11 半导体结构的制造方法 Active CN106876335B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510923234.8A CN106876335B (zh) 2015-12-11 2015-12-11 半导体结构的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510923234.8A CN106876335B (zh) 2015-12-11 2015-12-11 半导体结构的制造方法

Publications (2)

Publication Number Publication Date
CN106876335A true CN106876335A (zh) 2017-06-20
CN106876335B CN106876335B (zh) 2020-03-10

Family

ID=59177336

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510923234.8A Active CN106876335B (zh) 2015-12-11 2015-12-11 半导体结构的制造方法

Country Status (1)

Country Link
CN (1) CN106876335B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170352663A1 (en) * 2016-06-01 2017-12-07 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor device and manufacturing method therefor
CN107591365A (zh) * 2016-07-06 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN111489972A (zh) * 2019-01-28 2020-08-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112185838A (zh) * 2020-10-27 2021-01-05 上海华虹宏力半导体制造有限公司 测试结构的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140001540A1 (en) * 2012-07-02 2014-01-02 Semiconductor Manufacturing International Corp. Integrated semiconductor device and fabrication method
CN104347418A (zh) * 2013-08-05 2015-02-11 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
US20150279744A1 (en) * 2014-03-28 2015-10-01 International Business Machines Corporation Annealing oxide gate dielectric layers for replacement metal gate field effect transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140001540A1 (en) * 2012-07-02 2014-01-02 Semiconductor Manufacturing International Corp. Integrated semiconductor device and fabrication method
CN103531453A (zh) * 2012-07-02 2014-01-22 中芯国际集成电路制造(上海)有限公司 半导体集成器件及其制作方法
CN104347418A (zh) * 2013-08-05 2015-02-11 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
US20150279744A1 (en) * 2014-03-28 2015-10-01 International Business Machines Corporation Annealing oxide gate dielectric layers for replacement metal gate field effect transistors

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170352663A1 (en) * 2016-06-01 2017-12-07 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor device and manufacturing method therefor
US10483263B2 (en) * 2016-06-01 2019-11-19 Semiconductor Manufacturing International (Shanghai) Corp. Semiconductor device and manufacturing method therefor
CN107591365A (zh) * 2016-07-06 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN111489972A (zh) * 2019-01-28 2020-08-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111489972B (zh) * 2019-01-28 2024-02-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112185838A (zh) * 2020-10-27 2021-01-05 上海华虹宏力半导体制造有限公司 测试结构的制造方法

Also Published As

Publication number Publication date
CN106876335B (zh) 2020-03-10

Similar Documents

Publication Publication Date Title
CN106684042B (zh) 半导体结构的制造方法
CN106684144B (zh) 半导体结构的制造方法
US10804381B2 (en) Structure and method for FinFET device with buried sige oxide
CN103311247B (zh) 半导体器件及其制造方法
US10685889B2 (en) Semiconductor structures and fabrication methods thereof
CN106952908B (zh) 半导体结构及其制造方法
CN107591362A (zh) 半导体结构及其形成方法
CN108010884A (zh) 半导体结构及其形成方法
CN105633135A (zh) 晶体管及其形成方法
CN108461544B (zh) 半导体结构及其形成方法
CN106876335A (zh) 半导体结构的制造方法
CN108538724B (zh) 半导体结构及其形成方法
CN105226023A (zh) 半导体器件的形成方法
CN102237277B (zh) 半导体器件及其形成方法
CN107275213A (zh) 半导体结构的制造方法
CN107293488A (zh) 半导体结构及其制造方法
CN106876273B (zh) 半导体结构的制造方法
CN108389905B (zh) 半导体结构及其形成方法
CN107346730A (zh) 改善半导体器件性能的方法
CN106469652A (zh) 半导体器件及其形成方法
CN104979288B (zh) 半导体器件的形成方法
CN107180760A (zh) 半导体结构及其形成方法
CN107919326A (zh) 鳍式场效应管及其形成方法
CN106935550B (zh) 半导体结构及其制造方法
CN109003976B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant