CN108010884A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述方法包括：提供包括NMOS区域和PMOS区域的基底，NMOS区域基底为III－V族化合物基底，PMOS区域基底为含锗基底；在NMOS区域基底上形成第一高K栅介质层；采用氧化工艺在PMOS区域基底上形成界面层；在界面层和第一高K栅介质层上形成第二高K栅介质；在第二高K栅介质层上形成金属层。本发明可以在将第二高K栅介质层厚度调整至足以改善PMOS区域的栅漏电流问题的基础上，通过调整所述第一高K栅介质层的厚度，使所述NMOS区域的等效栅氧厚度也足以改善NMOS区域的栅漏电流问题。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管（MOS晶体管）。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，由半导体器件物理极限所带来的各种二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，如何解决半导体器件漏电流大的问题最具挑战性。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高K栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高K材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高K金属栅的引入，减小了半导体器件的漏电流。
尽管高K金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括NMOS区域和PMOS区域，所述NMOS区域基底为III－V族化合物基底，所述PMOS区域基底为含锗基底；在所述NMOS区域基底上形成第一高K栅介质层；采用氧化工艺，在所述PMOS区域基底上形成界面层；在所述界面层和所述第一高K栅介质层上形成第二高K栅介质层；在所述第二高K栅介质层上形成金属层，其中，所述NMOS区域的第一高K栅介质层、第二高K栅介质层和金属层用于形成第一栅极结构，所述PMOS区域的界面层、第二高K栅介质层和金属层用于形成第二栅极结构。
相应的，本发明还提供半导体结构，包括：基底，所述基底包括NMOS区域和PMOS区域，所述NMOS区域基底为III－V族化合物基底，所述PMOS区域基底为含锗基底；位于所述NMOS区域基底上的第一栅极结构，所述第一栅极结构包括位于所述NMOS区域基底上的第一高K栅介质层、位于所述第一高K栅介质层上的第二高K栅介质层，以及位于所述第二高K栅介质层上的金属层；位于所述PMOS区域基底上的第二栅极结构，所述第二栅极结构包括位于所述PMOS区域基底上的界面层、位于所述界面层上的第二高K栅介质层，以及位于所述第二高K栅介质层上的金属层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在形成界面层时，由于III－V族化合物材料难以被氧化，因此所述界面层仅形成于所述PMOS区域基底上，所述界面层对所述PMOS区域的等效栅氧厚度产生影响，通过调整所述界面层和第二高K栅介质层的厚度，使所述界面层和第二高K栅介质层所构成的叠层结构厚度足以改善PMOS区域的栅漏电流问题；本发明为了同时改善NMOS区域和PMOS区域的栅漏电流问题，在形成所述第二高K栅介质层之前，在所述NMOS区域基底上形成第一高K栅介质层，因此在将所述第二高K栅介质层厚度调整至足以改善PMOS区域栅漏电流问题的基础上，可以通过调整所述第一高K栅介质层的厚度，使所述NMOS区域的等效栅氧厚度也足以改善NMOS区域栅漏电流问题；相比在NMOS区域上仅形成所述第二高K栅介质层、在PMOS区域上形成所述界面层和第二高K栅介质层的方案，本发明可以避免出现使所述第二高K栅介质层厚度满足NMOS区域晶体管性能需求时，对PMOS区域的晶体管电学性能产生不良影响的问题。
本发明提供一种半导体结构，包括位于所述NMOS区域基底上的第一栅极结构和位于所述PMOS区域基底上的第二栅极结构；其中，所述第一栅极结构包括第一高K栅介质层以及位于所述第一高K栅介质层上的第二高K栅介质层，所述第二栅极结构包括界面层以及位于所述界面层上的第二高K栅介质层，所述第一高K栅介质层厚度和第二高K栅介质层厚度影响所述NMOS区域的等效栅氧厚度，所述界面层厚度和第二高K栅介质层厚度影响所述PMOS区域的等效栅氧厚度；因此本发明可以在将所述第二高K栅介质层厚度调整至足以改善PMOS区域的栅漏电流问题的基础上，通过调整所述第一高K栅介质层的厚度，使所述NMOS区域的等效栅氧厚度也足以改善NMOS区域的栅漏电流问题；相比所述第一栅极结构仅包含有所述第二高K栅介质层，所述第二栅极结构包含有所述界面层和第二高K栅介质层的方案，本发明可以避免出现使所述第二高K栅介质层厚度满足NMOS区域晶体管性能需求时，对PMOS区域晶体管的电学性能产生不良影响的问题。
附图说明
图1至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，随着半导体器件技术节点不断减小，目前采用高k栅介质材料代替传统的二氧化硅栅介质材料，以改善半导体栅漏电流（Gate Leakage）和等效栅氧厚度（EOT）等问题。但是，半导体器件的电学性能仍有待提高。结合一种半导体结构的形成方法分析其原因。
所述形成方法包括：提供基底，所述基底包括NMOS区域和PMOS区域，所述NMOS区域基底为III－V族化合物基底，所述PMOS区域基底为含锗基底；采用氧化工艺，在所述基底上形成界面层；在所述界面层上形成高K栅介质层；在所述高K栅介质层上形成金属层。
但是，由于III－V族化合物（例如InGaAs）材料难以被氧化，因此所述界面层仅形成于所述PMOS区域基底上，所述界面层作为半导体结构栅介质层的一部分；也就是说，所述NMOS区域所形成半导体结构的栅介质层仅包括所述高K栅介质层，而所述PMOS区域所形成半导体结构的栅介质层包括所述界面层和高K栅介质层，因此所述NMOS区域的等效栅氧厚度（EOT）仅受到所述高K栅介质层厚度的影响，所述PMOS区域的等效栅氧厚度受到所述界面层厚度和高K栅介质层厚度的影响。
在半导体结构制造过程中，通过调整所述界面层厚度和高K栅介质层的厚度，可以使所述PMOS区域的等效栅氧厚度足以改善PMOS区域的栅漏电流问题；然而为了改善NMOS区域的栅漏电流问题，所需NMOS区域等效栅氧厚度较大，且NMOS区域等效栅氧厚度的调整仅能通过所述高K栅介质层得以实现，从而容易导致增大所述高K栅介质层厚度以满足NMOS性能需求时，PMOS的等效栅氧厚度出现厚度过大的现象，进而容易对PMOS区域的晶体管电学性能产生不良影响。
为了解决所述技术问题，本发明在形成界面层时，由于III－V族化合物材料难以被氧化，因此所述界面层仅形成于所述PMOS区域基底上，所述界面层对所述PMOS区域的等效栅氧厚度产生影响，通过调整所述界面层和第二高K栅介质层的厚度，使所述界面层和第二高K栅介质层所构成的叠层结构厚度足以改善PMOS区域的栅漏电流问题；本发明为了同时改善NMOS区域和PMOS区域的栅漏电流问题，在形成所述第二高K栅介质层之前，在所述NMOS区域基底上形成第一高K栅介质层，因此在将所述第二高K栅介质层厚度调整至足以改善PMOS区域栅漏电流问题的基础上，可以通过调整所述第一高K栅介质层的厚度，使所述NMOS区域的等效栅氧厚度也足以改善NMOS区域栅漏电流问题；相比在NMOS区域上仅形成所述第二高K栅介质层、在PMOS区域上形成所述界面层和第二高K栅介质层的方案，本发明可以避免出现使所述第二高K栅介质层厚度满足NMOS区域晶体管性能需求时，对PMOS区域晶体管的电学性能产生不良影响的问题。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底（未标示），所述基底包括NMOS区域I和PMOS区域II，所述NMOS区域I基底为III－V族化合物基底，所述PMOS区域II基底为锗基底。
所述NMOS区域I基底为形成N型晶体管提供工艺平台，所述PMOS区域II基底为形成P型晶体管提供工艺平台。本实施例中，所述NMOS区域I和PMOS区域II为相邻区域。在其他实施例中，所述NMOS区域和PMOS区域还可以相隔离。
为了提高N型晶体管的载流子迁移率，所述NMOS区域I基底为III－V族化合物基底，例如铟镓砷基底、氮化镓基底或砷化镓基底等。本实施例中，所述NMOS区域I基底的材料为铟镓砷。所述NMOS区域I基底的材料可以选取适宜于工艺需求或易于集成的材料。
为了提高P型晶体管的载流子迁移率，所述PMOS区域II基底为含锗基底。本实施例中，所述PMOS区域II基底为锗基底。在其他实施例中，所述PMOS区域基底的材料还可以为锗化硅，所述PMOS区域基底还能够为绝缘体上的锗基底。所述PMOS区域II基底的材料可以选取适宜于工艺需求或易于集成的材料。
本实施例中，所述基底用于形成鳍式场效应管晶体管，因此提供基底的步骤中，所述基底包括衬底100以及位于所述衬底100上分立的鳍部（未标示），位于所述NMOS区域I衬底100上的鳍部为第一鳍部110，位于所述PMOS区域II衬底100上的鳍部为第二鳍部120。在其他实施例中，所述基底还可以用于形成平面晶体管，所述基底相应为平面基底。
具体地，形成所述衬底100和鳍部的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层（图未示）；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底100，位于所述衬底100表面的凸起作为鳍部。
本实施例中，形成所述衬底100和鳍部后，保留位于鳍部顶部的硬掩膜层。所述硬掩膜层的材料为氮化硅，后续在进行平坦化处理工艺时，所述硬掩膜层顶部表面用于定义平坦化处理工艺的停止位置，并起到保护鳍部顶部的作用。
需要说明的是，形成所述衬底100和鳍部后，所述形成方法还包括：在所述鳍部露出的衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部的部分侧壁，且所述隔离结构101顶部低于所述鳍部顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的工艺步骤包括：在所述鳍部露出的衬底100上填充满隔离膜，所述隔离膜顶部高于所述硬掩膜层（图未示）顶部；研磨去除高于所述硬掩膜层顶部的隔离膜；回刻蚀部分厚度的剩余隔离膜，暴露出鳍部顶部以及部分侧壁，形成所述隔离结构101；去除所述硬掩膜层。
继续参考图1，需要说明的是，形成所述隔离结构101后，所述形成方法还包括：形成横跨所述第一鳍部110的第一伪栅结构111以及横跨所述第二鳍部120的第二伪栅结构121，所述第一伪栅结构111覆盖所述第一鳍部110的部分顶部和侧壁表面，所述第二伪栅结构121覆盖所述第二鳍部120的部分顶部和侧壁表面；在所述第一伪栅结构111两侧的第一鳍部110内形成第一源漏掺杂区112，在所述第二伪栅结构121两侧的第二鳍部120内形成第二源漏掺杂区122；在所述第一伪栅结构111和第二伪栅结构121露出的衬底100上形成层间介质层102，所述层间介质层102暴露出所述第一伪栅结构111和第二伪栅结构121的顶部。
所述第一伪栅结构111为后续形成N型晶体管的栅极结构占据空间位置，所述第二伪栅结构121为后续形成P型晶体管的栅极结构占据空间位置。所述第一伪栅结构111为单层结构或叠层结构，所述第二伪栅结构121为单层结构或叠层结构。所述第一伪栅结构111包括伪栅层，所述第二伪栅结构121包括伪栅层；或者所述第一伪栅结构111包括伪氧化层以及位于所述伪氧化层上的伪栅层，所述第二伪栅结构121包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
具体地，形成所述第一伪栅结构111和第二伪栅结构121的步骤包括：在所述基底上形成伪栅膜；图形化所述伪栅膜，去除位于部分基底上的伪栅膜，形成横跨所述第一鳍部110的第一伪栅结构111以及横跨所述第二鳍部120的第二伪栅结构121。本实施例中，形成所述第一伪栅结构111和第二伪栅结构121后，还在所述第一伪栅结构111的侧壁上和第二伪栅结构121的侧壁上形成侧墙130。
所述侧墙130的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙130可以为单层结构或叠层结构。本实施例中，所述侧墙130为单层结构，所述侧墙130的材料为氮化硅。
本实施例中，所述第一源漏掺杂区112的掺杂离子为N型离子，例如为P、As或Sb，所述第二源漏掺杂区122的掺杂离子为P型离子，例如为B、Ga或In。
本实施例中，所述层间介质层102顶部与所述第一伪栅结构111和第二伪栅结构121顶部齐平。具体地，形成所述层间介质层102的工艺步骤包括：在所述第一伪栅结构111和第二伪栅结构121露出的衬底100上形成层间介质膜，所述层间介质膜的顶部高于所述第一伪栅结构111和第二伪栅结构121的顶部；去除高于所述第一伪栅结构111和第二伪栅结构121顶部的层间介质膜，形成所述层间介质层102。
所述层间介质层102的材料可以为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述层间介质层102的材料与所述第一伪栅结构111和第二伪栅结构121的材料不同，所述层间介质层102的材料为氧化硅。
后续步骤包括：在所述PMOS区域基底上形成界面层（IL，Interfacial Layer）；在所述NMOS区域基底上形成第一高K栅介质层；在所述界面层和第一高K栅介质层上形成第二高K栅介质层。
由于III－V族化合物材料难以被氧化，因此所述界面层仅位于所述PMOS区域II基底上，所以所述第一高K栅介质层和第二高K栅介质层的叠层结构作为所述NMOS区域I器件的栅介质层，所述界面层和第二高K栅介质层的叠层结构作为所述PMOS区域II器件的栅介质层，相应的，所述第一高K栅介质层和第二高K栅介质层的厚度影响所述NMOS区域I栅介质层的等效栅氧厚度（EOT），所述界面层和第二高K栅介质层的厚度影响所述PMOS区域II栅介质层的等效栅氧厚度。
为了改善所形成晶体管的栅漏电流（Gate Leakage）问题，栅介质层的厚度不宜过小，且所述PMOS区域II所需的等效栅氧厚度小于所述NMOS区域I所需的等效栅氧厚度。因此本实施例中，可以通过将所述界面层厚度和第二高K栅介质层厚度调整至满足PMOS区域II晶体管的性能需求后，将所述第一高K栅介质层厚度调整至满足NMOS区域II晶体管的性能需求的方式，以实现同时改善NMOS区域II和PMOS区域II所形成晶体管的栅漏电流问题。
以下将结合附图，对形成所述界面层、第一高K栅介质层和第二高K栅介质层的步骤做详细说明。
结合参考图2至图4，在所述NMOS区域I基底上形成第一高K栅介质层310（如图4所示）。
所述第一高K栅介质层310为后续形成所述NMOS区域I晶体管的栅介质层提供工艺基础。
本实施例中，所述第一高K栅介质层310的材料为高K栅介质材料。其中高K栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料。
形成所述第一高K栅介质层310的工艺可以为化学气相沉积、物理气相沉积或原子层沉积工艺。本实施例中，所述第一高K栅介质层310的材料为Al2O3，形成所述第一高K栅介质层310的工艺为原子层沉积工艺，从而使所述第一高K栅介质层310具有良好的台阶覆盖性。在其他实施例中，所述第一高K栅介质层的材料还可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或ZrO2。
所述第一高K栅介质层310的厚度根据后续所形成NMOS区域I晶体管的性能要求而定。所述第一高K栅介质层310的厚度不宜过小，也不宜过大。如果所述第一高K栅介质层310的厚度过小，为了改善后续所形成NMOS区域I晶体管的栅漏电流问题，相应需增加后续所形成第二高K栅介质层的厚度，则容易对PMOS区域II所形成晶体管的电学性能造成不良影响；如果所述第一高K栅介质层310的厚度过大，虽有利于改善NMOS区域I的栅漏电流问题，但相应会引起NMOS区域I所形成晶体管电学性能的下降问题。为此，本实施例中，所述第一高K栅介质层310的厚度为至
具体地，形成所述第一高K栅介质层310的步骤包括：形成覆盖所述PMOS区域II的第一图形层210（如图2所示）；以所述第一图形层210为掩膜，去除所述第一伪栅结构111（如图1所示），在所述NMOS区域I层间介质层102内形成露出所述第一鳍部110的第一开口141（如图2所示）；去除所述第一图形层210；在所述第一开口141的底部和侧壁上形成第一高K栅介质层310（如图3所示）。
本实施例中，所述第一图形层210的材料为光刻胶。形成所述第一高K栅介质层310后，采用湿法刻蚀工艺或灰化工艺去除所述第一图形层210。
本实施例中，在所述NMOS区域I基底上形成第一高K栅介质层310的步骤中，所述第一高K栅介质层310横跨所述第一鳍部110，且覆盖所述第一鳍部110的部分顶部表面和侧壁表面。需要说明的是，如图3所示，形成所述第一高K栅介质层310后，所述第一高K栅介质层310还覆盖所述层间介质层102顶部、PMOS区域II的侧墙130顶部和第二伪栅结构121顶部。
因此，如图4所示，所述形成方法还包括：形成填充满所述第一开口141的填充层220；在所述填充层220和NMOS区域I的第一高K栅介质层310上形成第二图形层230；以所述第二图形层230为掩膜，去除所述PMOS区域II的第一高K栅介质层310。
所述填充层220为形成所述第二图形层230提供平坦面，所述填充层220的材料与所述第一高K栅介质层310的材料不同，且为易于被去除的材料，使得后续去除所述填充层220的工艺不会对所述第一高K栅介质层310造成损伤。
本实施例中，所述填充层220的材料为ODL（Organic Dielectric Layer）材料，采用旋转涂覆工艺形成所述填充层220，且所述填充层220顶部与所述第一高K栅介质层310顶部齐平。在其他实施例中，所述填充层的材料还可以为BARC（Bottom Anti-ReflectiveCoating）材料或DUO（Deep UV Light Absorbing Oxide）材料。其中，所述DUO材料是一种硅氧烷聚合体材料，包括CH3-SiOX、Si-OH、或SiOH3等。本实施例中，所述第二图形层230的材料为光刻胶。
需要说明的是，本实施例中，去除所述PMOS区域II的第一高K栅介质层310之后，保留所述填充层220和第二图形层230，所述填充层220和第二图形层230作为后续去除所述第二伪栅结构121的刻蚀掩膜。
结合参考图5和图6，采用氧化工艺，在所述PMOS区域II基底上形成界面层320（如图6所示）。
一方面，所述界面层320可作为后续所形成PMOS区域II栅极结构的一部分，与后续所形成第二高K栅介质层构成的叠层结构作为PMOS区域II的栅介质层；另一方面，所述界面层320为后续形成所述第二高K栅介质层提供良好的界面基础，从而提高所形成第二高K栅介质层的质量，减小所述第二高K栅介质层与所述第二鳍部120之间的界面态密度，且避免所述第二高K栅介质层与第二鳍部120直接接触造成的不良影响。
具体地，在所述PMOS区域II基底上形成界面层320的步骤包括：以所述填充层220和第二图形层230为掩膜，去除所述第二伪栅结构121（如图4所示），在所述PMOS区域II层间介质层102内形成露出所述第二鳍部120的第二开口142（如图5所示）；去除所述填充层220和第二图形层230；采用氧化工艺，在所述第二开口142底部形成界面层320。
本实施例中，所述第二图形层230的材料为光刻胶，可以采用湿法刻蚀工艺或灰化工艺去除所述第二图形层230。
本实施例中，采用干法刻蚀工艺刻蚀去除所述填充层220。具体地，所述干法刻蚀工艺采用的刻蚀气体包括CF4或CHF3。在其他实施例中，还可以采用湿法刻蚀工艺刻蚀去除所述填充层。
本实施例中，形成所述界面层320的工艺为氧化工艺。在其他实施例中，还可以采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述界面层。
为了提高所述界面层320与所述第二鳍部120之间的界面性能，采用热氧化（thermal oxidation）工艺，在所述第二开口142底部形成所述界面层320。在其他实施例中，还可以采用湿法氧化工艺形成所述界面层。
具体地，在采用热氧化工艺形成所述界面层320的工艺过程中，向反应腔室内通入氧化气体作为氧源；为了降低所述热氧化工艺对所述基底的氧化速率，还能够向所述反应腔室内通入硅源。本实施例中，所述热氧化工艺的参数包括：所述氧化气体包括O2、H2O、NO或N2O，氧化气体的气体流量为10sccm至100sccm，腔室温度为500℃至850℃。
由于III－V族化合物材料难以被氧化，因此所述界面层320仅形成于所述PMOS区域II基底上；此外，所述热氧化工艺只对暴露出的基底材料进行氧化，因此本实施例中，所述热氧化工艺只对所述第二开口142暴露出的第二鳍部120材料进行氧化，所述界面层320仅形成于所述第二开口142底部。具体地，所述PMOS区域II基底为锗基底，即所述第二鳍部120的材料为锗，所述界面层320的材料相应为氧化锗。
所述界面层320的厚度不宜过薄，否则所述界面层320用于提高界面性能的效果不明显，且所述界面层320的厚度根据工艺需求以及后续所形成第二高K栅介质层的厚度而定。本实施例中，所述界面层320的厚度为至
需要说明的是，本实施例中，先形成所述第一高K栅介质层310，后形成所述界面层320。在其他实施例中，还可以先形成所述界面层，后形成所述第一高K栅介质层。
参考图7，在所述第一高K栅介质层310和界面层320上形成第二高K栅介质层330。
位于所述NMOS区域I基底上的第一高K栅介质层310和第二高K栅介质层330的叠层结构用于作为NMOS区域I的栅介质层；位于所述PMOS区域II基底上的界面层320和第二高K栅介质层330的叠层结构用于作为PMOS区域II的栅介质层。因此，所述NMOS区域I的等效栅氧厚度受到所述第一高K栅介质层310和第二高K栅介质层330影响，所述PMOS区域II的等效栅氧厚度受到所述界面层320和第二高K栅介质层330影响。
本实施例中，第二高K栅介质层330的材料为ZrO2。ZrO2材料的介电常数较高，因此使所述第二高K栅介质层330的等效栅氧厚度满足工艺需求的同时，所述第二高K栅介质层330的物理厚度（Physical Thickness）较小，从而有利于提高所形成半导体结构的集成度，且有利于改善NMOS区域I和PMOS区域II的栅漏电流问题。在其他实施例中，所述第二高K栅介质层的材料还可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3。
所述第二高K栅介质层330的厚度可以根据工艺需求而定。本实施例中，所述第二高K栅介质层330的厚度为至
本实施例中，在所述第一高K栅介质层310和界面层320上形成第二高K栅介质层330的步骤中，所述第二高K栅介质层330横跨所述第二鳍部120，且覆盖所述第二鳍部120的部分顶部表面和侧壁表面，所述第二高K栅介质层330还位于所述第二开口142的侧壁上。
对于所述第二高K栅介质层330的描述，可参考前述第一高K栅介质层310的相关描述，在此不再赘述。
结合参考图8，需要说明的是，形成所述第二高K栅介质层330后，所述形成方法还包括：对所述基底进行退火处理400。
所述退火处理400用于对所述界面层320、第一高K栅介质层310和第二高K栅介质层330进行修复，有利于提高所述界面层320、第一高K栅介质层310和第二高K栅介质层330的致密度。
本实施例中，所述退火处理400可以为尖峰退火处理或激光退火处理。为了达到提高所述界面层320、第一高K栅介质层310和第二高K栅介质层330致密度的工艺效果，且为了避免对所述基底内已掺杂离子的分布产生不良影响，所述退火处理400的参数需控制在合理范围内。本实施例中，所述尖峰退火处理的参数包括：退火温度为850℃至900℃，压强为一个标准大气压；所述激光退火处理的参数包括：退火温度为900℃至1000℃，压强为一个标准大气压。
在其他实施例中，对所述基底进行退火处理的步骤还可以包括：对所述基底进行尖峰退火处理；完成所述尖峰退火处理后，对所述基底进行激光退火。通过先进行温度较低的尖峰退火处理，再进行温度较高的激光退火的方式，可以避免掺杂离子发生钝化的问题。
需要说明的是，形成所述第二高K栅介质层330后，后续步骤包括：在所述NMOS区域I的第二高K栅介质层330上形成N型功函数层；在所述PMOS区域II的第二高K栅介质层330上形成P型功函数层。
本实施例中，以先形成P型功函数层，后形成N型功函数层为例进行说明。在其他实施例中，还可以先形成N型功函数层，后形成P型功函数层。
为了对所述NMOS区域I的栅介质层和PMOS区域II的栅介质层起到保护作用，避免后续P型功函数层或N型功函数层中的金属离子扩散至所述栅介质层中，结合参考图9，形成所述第二高K栅介质层330后，形成所述N型功函数层和P型功函数层之前，所述形成方法还包括：在所述第二高K栅介质层330上形成盖帽层340。
本实施例中，所述盖帽层340的材料为TiN，可以采用原子层沉积工艺形成所述盖帽层340。在其他实施例中，所述盖帽层的材料还可以为TiSiN、TaN或TaSiN，形成工艺还可以为采用物理气相沉积工艺或化学气相沉积工艺。
参考图10，在所述PMOS区域II的第二高K栅介质层330上形成P型功函数层350。
所述P型功函数层350用于调节P型晶体管的阈值电压，所述P型功函数层350的材料为P型功函数材料，P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述P型功函数层350的材料可以为TiN、TaN、TaSiN和TiSiN中的一种或几种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述P型功函数层350。
本实施例中，所述P型功函数层350的材料为TiN，采用原子层沉积工艺形成所述P型功函数层350，从而使所述P型功函数层350具有良好的台阶覆盖性。
需要说明的是，所述PMOS区域II的第二高K栅介质层330上形成有盖帽层340，因此所述P型功函数层350位于所述PMOS区域II的盖帽层340上。
具体地，形成所述P型功函数层350的步骤包括：在所述盖帽层340上形成P型功函数层350，所述P型功函数层350不仅位于PMOS区域II的盖帽层340上，还位于所述NMOS区域I的盖帽层340上；去除所述NMOS区域I的P型功函数层350，保留位于所述PMOS区域II盖帽层340上的所述P型功函数层350。
参考图11，在所述NMOS区域I的第二高K栅介质层330上形成N型功函数层360。
所述N型功函数层360用于调节N型晶体管的阈值电压，所述N型功函数层360的材料为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述N型功函数层360的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述N型功函数层360。
本实施例中，所述N型功函数层360的材料为TiAl，采用原子层沉积工艺形成所述N型功函数层360，所述N型功函数层360还覆盖所述P型功函数层350，且所述N型功函数层360具有良好的台阶覆盖性。
需要说明的是，所述NMOS区域I的第二高K栅介质层330上形成有盖帽层340，因此所述N型功函数层360位于所述NMOS区域I的盖帽层340上。
还需要说明的是，为了降低工艺难度、节约光罩，本实施例中，形成所述N型功函数层360后，保留位于所述P型功函数层350上的N型功函数层360。
此外，形成所述N型功函数层360后，所述形成方法还包括：在所述N型功函数层360上形成阻挡层370。
后续所形成的金属层中通常含有易扩散离子（例如F离子），所述阻挡层370可以阻挡所述易扩散离子向所述N型功函数层360甚至P型功函数层350中扩散，从而可以减小所述N型功函数层360功函数值变大的可能性，同时还可以减小所述P型功函数层350功函数值变大的可能性。
本实施例中，所述阻挡层370的材料为TiN，形成所述阻挡层370的工艺为采用原子层沉积工艺，所形成阻挡层370具有良好的台阶覆盖性。在其他实施例中，所述阻挡层的材料还可以为TiSiN、TaN或TaSiN，形成工艺还可以为采用物理气相沉积工艺或化学气相沉积工艺。
参考图12，在所述第二高K栅介质层330上形成金属层380，其中，所述NMOS区域I的第一高K栅介质层310、第二高K栅介质层330和金属层380用于形成第一栅极结构（未标示），所述PMOS区域II的界面层320、第二高K栅介质层330和金属层380用于形成第二栅极结构（未标示）。
本实施例中，所述金属层380的材料为W。在其他实施例中，所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
具体地，形成所述金属层380的步骤包括：在所述第一开口141（如图11所示）和第二开口142（如图11所示）中填充金属材料，所述金属材料还覆盖所述N型功函数层360顶部；采用平坦化工艺，去除所述层间介质层102顶部的金属材料，剩余所述金属材料形成金属层380，且还去除所述层间介质层102顶部的N型功函数层360、P型功函数层350、第二高K栅介质层330和第一高K栅介质层310。
需要说明的是，所述N型功函数层360顶部形成有阻挡层370，因此填充金属材料的步骤中，所述金属材料覆盖所述阻挡层370顶部；此外，所述第二高K栅介质层330顶部形成有盖帽层340，因此所述平坦化工艺的步骤中，还去除所述层间介质层102顶部的盖帽层340和阻挡层370。本实施例中，所述平坦化工艺为化学机械研磨工艺。
因此，所述第一开口141中的第一高K栅介质层310、第二高K栅介质层330、盖帽层340、N型功函数层360、阻挡层370和金属层380构成所述第一栅极结构，所述第二开口142中的界面层320、第二高K栅介质层330、盖帽层340、P型功函数层350、N型功函数层360、阻挡层370和金属层380构成所述第二栅极结构。
本实施例中，在形成界面层时，由于III－V族化合物材料难以被氧化，因此所述界面层仅形成于所述PMOS区域基底上，所述界面层对所述PMOS区域的等效栅氧厚度产生影响，通过调整所述界面层和第二高K栅介质层的厚度，使所述界面层和第二高K栅介质层所构成的叠层结构厚度足以改善PMOS区域的栅漏电流问题；本发明为了同时改善NMOS区域和PMOS区域的栅漏电流问题，在形成所述第二高K栅介质层之前，在所述NMOS区域基底上形成第一高K栅介质层，因此在将所述第二高K栅介质层厚度调整至足以改善PMOS区域栅漏电流问题的基础上，可以通过调整所述第一高K栅介质层的厚度，使所述NMOS区域的等效栅氧厚度也足以改善NMOS区域栅漏电流问题；相比在NMOS区域上仅形成所述第二高K栅介质层、在PMOS区域上形成所述界面层和第二高K栅介质层的方案，本发明可以避免出现使所述第二高K栅介质层厚度满足NMOS区域晶体管性能需求时，对PMOS区域的晶体管电学性能产生不良影响的问题。
相应的，本发明还提供一种半导体结构。继续参考图12，所述半导体结构包括：
基底，所述基底包括NMOS区域I和PMOS区域II，所述NMOS区域I基底为III－V族化合物基底，所述PMOS区域II基底为含锗基底；
位于所述NMOS区域I基底上的第一栅极结构（未标示），所述第一栅极结构包括位于所述NMOS区域I基底上的第一高K栅介质层310、位于所述第一高K栅介质层310上的第二高K栅介质层330，以及位于所述第二高K栅介质层330上的金属层380；
位于所述PMOS区域II基底上的第二栅极结构（未标示），所述第二栅极结构包括位于所述PMOS区域II基底上的界面层320、位于所述界面层320上的第二高K栅介质层330，以及位于所述第二高K栅介质层330上的金属层380。
本实施例中，位于所述NMOS区域I基底上的半导体结构为N型晶体管，位于所述PMOS区域II基底上的半导体结构为P型晶体管。
本实施例中，所述NMOS区域I和PMOS区域II为相邻区域。在其他实施例中，所述NMOS区域和PMOS区域还可以相隔离。
为了提高N型晶体管的载流子迁移率，所述NMOS区域I基底为III－V族化合物基底，例如铟镓砷基底、氮化镓基底或砷化镓基底等。本实施例中，所述NMOS区域I基底的材料为铟镓砷。所述NMOS区域I基底的材料可以选取适宜于工艺需求或易于集成的材料。
为了提高P型晶体管的载流子迁移率，所述PMOS区域II基底为含锗基底。本实施例中，所述PMOS区域II基底为锗基底。在其他实施例中，所述PMOS区域基底的材料还可以为锗化硅，所述PMOS区域基底还能够为绝缘体上的锗基底。所述PMOS区域II基底的材料可以选取适宜于工艺需求或易于集成的材料。
本实施例中，所述半导体结构为鳍式场效应管晶体管，因此所述基底包括衬底100以及位于所述衬底100上分立的鳍部（未标示），位于所述NMOS区域I衬底100上的鳍部为第一鳍部110，位于所述PMOS区域II衬底100上的鳍部为第二鳍部120。
相应的，所述第一栅极结构横跨所述第一鳍部110，且覆盖所述第一鳍部110的部分顶部表面和侧壁表面；所述第二栅极结构横跨所述第二鳍部120，且覆盖所述第二鳍部120的部分顶部表面和侧壁表面。
在其他实施例中，所述半导体结构还可以为平面晶体管，所述基底相应为平面基底。相应的，所述第一栅极结构和第二栅极结构位于所述平面基底上。
需要说明的是，所述半导体结构还包括：位于所述鳍部之间衬底100上的隔离结构101，所述隔离结构101覆盖所述鳍部的部分侧壁，且所述隔离结构101顶部低于所述鳍部顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
所述半导体结构还包括：位于所述第一栅极结构侧壁和第二栅极结构侧壁的侧墙130；位于所述第一栅极结构两侧第一鳍部110内的第一源漏掺杂区112；位于所述第二栅极结构两侧第二鳍部120内的第二源漏掺杂区122；覆盖所述第一源漏掺杂区112和第二源漏掺杂区122的层间介质层102，所述层间介质层102还覆盖所述第一栅极结构侧壁和第二栅极结构侧壁。
所述侧墙130的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙130可以为单层结构或叠层结构。本实施例中，所述侧墙130为单层结构，所述侧墙130的材料为氮化硅。
本实施例中，所述第一源漏掺杂区112的掺杂离子为N型离子，例如为P、As或Sb，所述第二源漏掺杂区122的掺杂离子为P型离子，例如为B、Ga或In。
本实施例中，所述层间介质层102顶部与所述第一栅极结构和第二栅极结构顶部齐平，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅或碳氮氧化硅。
本实施例中，所述界面层320的作用包括：一方面，所述界面层320作为所述第二栅极结构的一部分，与所述第二高K栅介质层330构成的叠层结构作为PMOS区域II的栅介质层；另一方面，所述界面层320为形成所述第二高K栅介质层330提供良好的界面基础，从而提高所述第二高K栅介质层330的质量，减小所述第二高K栅介质层330与所述第二鳍部120之间的界面态密度，且避免所述第二高K栅介质层330与第二鳍部120直接接触造成的不良影响。
为了提高所述界面层320与所述第二鳍部120之间的界面性能，形成所述界面层320的工艺为氧化工艺，且所述PMOS区域II基底为锗基底，因此界面层320的材料为氧化锗。
所述界面层320的厚度不宜过薄，否则所述界面层320用于提高界面性能的效果不明显，且所述界面层320的厚度可以根据工艺需求以及所述第二高K栅介质层330的厚度而定。本实施例中，所述界面层320的厚度为至
本实施例中，所述第一高K栅介质层310和第二高K栅介质层330的材料为高K栅介质材料。其中高K栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料。
本实施例中，所述第一高K栅介质层310的材料为Al2O3。在其他实施例中，所述第一高K栅介质层的材料还可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或ZrO2。
本实施例中，所述第二高K栅介质层330的材料为ZrO2。ZrO2材料的介电常数较高，因此使所述第二高K栅介质层330的等效栅氧厚度（EOT）满足工艺需求的同时，使所述第二高K栅介质层330的物理厚度（Physical Thickness）较小，从而有利于提高所形成半导体结构的集成度，且有利于改善NMOS区域I和PMOS区域II的栅漏电流问题。在其他实施例中，所述第二高K栅介质层的材料还可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3。
所述第一高K栅介质层310的厚度根所述NMOS区域I晶体管的性能要求而定。所述第一高K栅介质层310的厚度不宜过小，也不宜过大。如果所述第一高K栅介质层310的厚度过小，为了改善NMOS区域I晶体管的栅漏电流问题，相应需增加所述第二高K栅介质层330的厚度，则容易对PMOS区域II晶体管的电学性能造成不良影响；如果所述第一高K栅介质层310的厚度过大，虽有利于改善NMOS区域I晶体管的栅漏电流问题，但相应会引起NMOS区域I晶体管的电学性能的下降问题。为此，本实施例中，所述第一高K栅介质层310的厚度为至
所述第二高K栅介质层330的厚度可以根据工艺需求而定。本实施例中，所述第二高K栅介质层330的厚度为至
本实施例中，所述金属层380的材料为W。在其他实施例中，所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
需要说明的是，本实施例中，所述第一栅极结构还包括位于所述NMOS区域I第二高K栅介质层330和金属层380之间的N型功函数层360；所述第二栅极结构还包括位于所述PMOS区域II第二高K栅介质层330和金属层380之间的P型功函数层350。
所述P型功函数层350用于调节P型晶体管的阈值电压，所述P型功函数层350的材料为P型功函数材料，P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述P型功函数层350的材料可以为TiN、TaN、TaSiN和TiSiN中的一种或几种。本实施例中，所述P型功函数层350的材料为TiN。
所述N型功函数层360用于调节N型晶体管的阈值电压，所述N型功函数层360的材料为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述N型功函数层360的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种。本实施例中，所述N型功函数层360的材料为TiAl。
本实施例中，所述半导体结构包括位于所述NMOS区域基底上的第一栅极结构和位于所述PMOS区域基底上的第二栅极结构；其中，所述第一栅极结构包括第一高K栅介质层以及位于所述第一高K栅介质层上的第二高K栅介质层，所述第二栅极结构包括界面层以及位于所述界面层上的第二高K栅介质层，所述第一高K栅介质层厚度和第二高K栅介质层厚度影响所述NMOS区域的等效栅氧厚度，所述界面层厚度和第二高K栅介质层厚度影响所述PMOS区域的等效栅氧厚度；因此本发明可以在将所述第二高K栅介质层厚度调整至足以改善PMOS区域的栅漏电流问题的基础上，通过调整所述第一高K栅介质层的厚度，使所述NMOS区域的等效栅氧厚度也足以改善NMOS区域的栅漏电流问题；相比所述第一栅极结构仅包含有所述第二高K栅介质层，所述第二栅极结构包含有所述界面层和第二高K栅介质层的方案，本发明可以避免出现使所述第二高K栅介质层厚度满足NMOS区域晶体管性能需求时，对PMOS区域晶体管的电学性能产生不良影响的问题。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括NMOS区域和PMOS区域，所述NMOS区域基底为III－V族化合物基底，所述PMOS区域基底为含锗基底；
在所述NMOS区域基底上形成第一高K栅介质层；
采用氧化工艺，在所述PMOS区域基底上形成界面层；
在所述界面层和所述第一高K栅介质层上形成第二高K栅介质层；
在所述第二高K栅介质层上形成金属层，其中，所述NMOS区域的第一高K栅介质层、第二高K栅介质层和金属层用于形成第一栅极结构，所述PMOS区域的界面层、第二高K栅介质层和金属层用于形成第二栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述NMOS区域基底为铟镓砷基底，所述PMOS区域基底为锗基底。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一高K栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3；所述第二高K栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一高K栅介质层的厚度为至所述界面层的厚度为至所述第二高K栅介质层的厚度为至
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述界面层的步骤中，所述氧化工艺为热氧化工艺或湿法氧化工艺。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，采用热氧化工艺形成所述界面层；所述热氧化工艺的参数包括：氧化气体包括O2、H2O、NO或N2O，氧化气体的气体流量为10sccm至100sccm，腔室温度为500℃至850℃。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述界面层的材料为氧化锗。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二高K栅介质层后，在所述第二高K栅介质层上形成金属层之前，所述形成方法还包括：对所述基底进行退火处理。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，对所述基底进行退火处理的步骤包括：对所述基底进行尖峰退火处理或激光退火处理。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，对所述基底进行退火处理的步骤包括：对所述基底进行尖峰退火处理和激光退火处理。
11.如权利要求9或10所述的半导体结构的形成方法，其特征在于，所述尖峰退火处理的参数包括：退火温度为850℃至900℃，压强为一个标准大气压。
12.如权利要求9或10所述的半导体结构的形成方法，其特征在于，所述激光退火处理的参数包括：退火温度为900℃至1000℃，压强为一个标准大气压。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底包括衬底以及位于所述衬底上分立的鳍部，位于所述NMOS区域衬底上的鳍部为第一鳍部，位于所述PMOS区域衬底上的鳍部为第二鳍部；
提供所述基底后，形成第一高K栅介质层和界面层之前，所述形成方法还包括：形成横跨所述第一鳍部的第一伪栅结构以及横跨所述第二鳍部的第二伪栅结构，所述第一伪栅结构覆盖所述第一鳍部的部分顶部和侧壁表面，所述第二伪栅结构覆盖所述第二鳍部的部分顶部和侧壁表面；在所述第一伪栅结构两侧的第一鳍部内形成第一源漏掺杂区，在所述第二伪栅结构两侧的第二鳍部内形成第二源漏掺杂区；在所述第一伪栅结构和第二伪栅结构露出的衬底上形成层间介质层，所述层间介质层暴露出所述第一伪栅结构和第二伪栅结构顶部；
在所述NMOS区域基底上形成第一高K栅介质层的步骤中，所述第一高K栅介质层横跨所述第一鳍部，且覆盖所述第一鳍部的部分顶部表面和侧壁表面；
在所述界面层和所述第一高K栅介质层上形成第二高K栅介质层的步骤中，所述第二高K栅介质层横跨所述第二鳍部，且覆盖所述第二鳍部的部分顶部表面和侧壁表面。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述第一高K栅介质层、界面层和第二高K栅介质层的步骤包括：去除所述第一伪栅结构，在所述NMOS区域层间介质层内形成露出所述第一鳍部的第一开口；
在所述第一开口的底部和侧壁上形成第一高K栅介质层；
去除所述第二伪栅结构，在所述PMOS区域层间介质层内形成露出所述第二鳍部的第二开口；
在所述第二开口底部形成界面层；
在所述第一高K栅介质层上、界面层上以及第二开口侧壁上形成第二高K栅介质层；
在所述第二高K栅介质层上形成金属层的步骤中，在所述第一开口和第二开口中填充金属层。
15.一种半导体结构，其特征在于，包括：
基底，所述基底包括NMOS区域和PMOS区域，所述NMOS区域基底为III－V族化合物基底，所述PMOS区域基底为含锗基底；
位于所述NMOS区域基底上的第一栅极结构，所述第一栅极结构包括位于所述NMOS区域基底上的第一高K栅介质层、位于所述第一高K栅介质层上的第二高K栅介质层，以及位于所述第二高K栅介质层上的金属层；
位于所述PMOS区域基底上的第二栅极结构，所述第二栅极结构包括位于所述PMOS区域基底上的界面层、位于所述界面层上的第二高K栅介质层，以及位于所述第二高K栅介质层上的金属层。
16.如权利要求15所述的半导体结构，其特征在于，所述NMOS区域基底为铟镓砷基底，所述PMOS区域基底为锗基底。
17.如权利要求15所述的半导体结构，其特征在于，所述第一高K栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3；所述第二高K栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
18.如权利要求15所述的半导体结构，其特征在于，所述第一高K栅介质层的厚度为至所述界面层的厚度为至所述第二高K栅介质层的厚度为至
19.如权利要求15所述的半导体结构，其特征在于，所述界面层的材料为氧化锗。
20.如权利要求15所述的半导体结构，其特征在于，所述基底包括衬底以及位于所述衬底上分立的鳍部，位于所述NMOS区域衬底上的鳍部为第一鳍部，位于所述PMOS区域衬底上的鳍部为第二鳍部；
所述第一栅极结构横跨所述第一鳍部，且覆盖所述第一鳍部的部分顶部表面和侧壁表面；
所述第二栅极结构横跨所述第二鳍部，且覆盖所述第二鳍部的部分顶部表面和侧壁表面。
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