CN113380609A - 金属栅极及其形成方法 - Google Patents

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李欣怡
洪正隆
徐志安
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Abstract

本公开涉及金属栅极及其形成方法。一种方法，包括：在栅极电介质层之上沉积第一导电层；在第一导电层之上沉积第一功函数调整层；从第一导电层的第一区域之上选择性地去除第一功函数调整层；用掺杂剂掺杂第一功函数调整层；以及在掺杂第一功函数调整层之后，执行第一处理工艺以蚀刻第一导电层的第一区域和第一功函数调整层的第二区域。第一处理工艺以与蚀刻第一功函数调整层相比更大的速率蚀刻第一导电层。

Description

金属栅极及其形成方法
技术领域
本公开涉及金属栅极及其形成方法。
背景技术
半导体器件被用于例如各种电子应用中，例如，个人计算机、手机、数码相机和其他电子设备。通常通过以下方式来制造半导体器件：依次在半导体衬底之上沉积材料的绝缘或电介质层、导电层和半导体层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。
发明内容
根据本公开的一个实施例，提供了一种用于形成栅极电极的方法，所述方法包括：在栅极电介质层之上沉积第一导电层；在所述第一导电层之上沉积第一功函数调整层；从所述第一导电层的第一区域之上选择性地去除所述第一功函数调整层；用掺杂剂掺杂所述第一功函数调整层；以及在掺杂所述第一功函数调整层之后，执行第一处理工艺以蚀刻所述第一导电层的所述第一区域和所述第一功函数调整层的第二区域，其中，所述第一处理工艺以与蚀刻所述第一功函数调整层相比更大的速率蚀刻所述第一导电层。
根据本公开的另一实施例，提供了一种晶体管，包括：第一源极/漏极区域；第二源极/漏极区域；以及栅极，在所述第一源极/漏极区域和所述第二源极/漏极区域之间，所述栅极包括：栅极电介质；以及栅极电极，在所述栅极电介质之上，所述栅极电极包括：第一导电材料；第一p型功函数调整金属，在所述第一导电材料之上，所述第一p型功函数调整金属包括硅或铝；n型功函数调整金属，在所述第一p型功函数调整金属之上；以及填充金属，在所述n型功函数调整金属之上。
根据本公开的又一实施例，提供了一种半导体器件，包括：第一栅极电极，所述第一栅极电极包括：第一导电材料，在第一栅极电介质之上；第一n型功函数调整金属，与所述第一导电材料接触；以及第一填充材料，在所述第一n型功函数调整金属之上；以及第二栅极电极，所述第二栅极电极包括：第二导电材料，在第二栅极电介质之上，所述第一导电材料与所述第二导电材料相比更薄；第一p型功函数调整金属，与所述第二导电材料接触，所述第一p型功函数调整金属包括硅或铝；第二n型功函数调整金属，与所述第一p型功函数调整金属接触；以及第二填充材料，在所述第二n型功函数调整金属之上。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1是根据一些实施例的在三维视图中的鳍式场效应晶体管(finFET)的示例。
图2、图3、图4A、图4B、图5A、图5B、图6A、图6B、图6C、图7、图8、图9、图10、图11、图12、图13、图14、图15A、图15B和图15C是根据一些实施例的制造finFET的中间阶段的横截面视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
各个实施例提供了具有掺杂功函数调整层(例如，氮化钛层)的栅极电极。功函数调整层可以掺杂有例如硅、铝等，并且功函数调整层可以进一步包括结合至掺杂剂的氧(例如，SixOy、AlxOy等)。通过调整功函数调整层的组成，功函数调整层与下面的层(例如，氮化钽层)之间的蚀刻选择性可以在基于氯的处理期间增加，该基于氯的处理减少用于阈值电压调整的下面的层的厚度。以这种方式，可以实现器件中不同晶体管的阈值电压之间的更大差异。
图1示出了根据一些实施例的在三维视图中的FinFET的示例。FinFET包括衬底70(例如，半导体衬底)上的鳍72。隔离区域74设置在衬底70中，并且鳍72从相邻的隔离区域74之上和之间突出。虽然将隔离区域74描述/图示为与衬底70分离，但是如本文所使用的，术语“衬底”可以用于指代仅半导体衬底或包括隔离区域的半导体衬底。另外，虽然鳍72被示为与衬底70相同的单一连续材料，但是鳍72和/或衬底70可以包括单一材料或多种材料。在该上下文中，鳍72是指在相邻的隔离区域74之间延伸的部分。
栅极电介质层92沿着鳍72的侧壁并在鳍72的顶表面之上，并且栅极电极120在栅极电介质层92之上。源极/漏极区域84或86设置在鳍72的相对于栅极电介质层92和栅极电极120的相反侧。图1进一步示出了在后面的附图中使用的参考横截面。横截面A-A沿着栅极电极120的纵向轴线，并且在例如与FinFET的源极/漏极区域84/86之间的电流流动方向垂直的方向上。横截面B-B垂直于横截面A-A，并且沿着鳍72的纵向轴线并且在例如FinFET的源极/漏极区域84/86之间的电流流动的方向上。横截面C-C平行于横截面A-A，并且延伸穿过FinFET的源极/漏极区域。为了清楚起见，后续附图参考这些参考横截面。
本文所讨论的一些实施例是在使用后栅极工艺(gate-last process)形成的FinFET的上下文中讨论的。在一些实施例中，可以使用先栅极工艺(gate-first process)。此外，一些实施例考虑了在平面器件(例如，平面场效应晶体管)、纳米结构(例如，纳米片、纳米线、环绕栅极等)场效应晶体管(NSFET)等中使用的方面。
图2至图15C是根据示例性实施例的制造finFET的中间阶段的横截面视图。图2、图3、图4A、图5A和图15A示出了图1所示的参考横截面A-A，除了多个鳍。图4B、图5B、图6A、图7至图14和图15B示出了图1所示的参考横截面B-B，区别只是有多个finFET。图6B、图6C和图15C示出了图1所示的参考横截面C-C，区别只是有多个finFET。
图2示出了衬底70。衬底70可以是半导体衬底，例如，体半导体衬底、绝缘体上半导体(SOI)衬底、多层或梯度衬底等。衬底70可以包括半导体材料，例如，包括Si和Ge的元素半导体；包括SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb和/或GaInAsP的化合物或合金半导体；或其组合。衬底70可以是掺杂的或未掺杂的。在特定示例中，衬底70是体硅衬底。
图3示出了鳍72以及相邻的鳍72之间的隔离区域74的形成。在图3中，鳍72在衬底70中形成。在一些实施例中，鳍72可以通过在衬底70中蚀刻沟槽，来在衬底70中形成。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。
此外，在图3中，在相邻的鳍72之间形成绝缘材料以形成隔离区域74。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积以及后固化以将沉积的材料转换为另一材料，例如，氧化物)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。此外，在图3中，诸如化学机械抛光(CMP)之类的平坦化工艺可以去除任何多余的绝缘材料，并且形成共面的隔离区域74的顶表面和鳍72的顶表面。
虽然未具体示出，但是可以在鳍72和/或衬底70中形成适当的阱。例如，可以在衬底70的在其中将要形成诸如p型finFET之类的p型器件的第一区域200和第四区域500(在图4B和后续附图中示出)中形成n阱，并且可以在衬底70的在其中将要形成诸如n型finFET之类的n型器件的第二区域300和第三区域400(在图4B和后续附图中示出)中形成p阱。
例如，为了在第一区域200和第四区域500中形成n阱，可以在衬底70的第二区域300和第三区域400中的鳍72和隔离区域74之上形成光致抗蚀剂。光致抗蚀剂可以被图案化以暴露衬底70的第一区域200和第四区域500。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在第一区域200和第四区域500中执行n型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止n型杂质被注入到第二区域300和第三区域400。n型杂质可以是注入到第一区域200和第四区域500中的磷、砷等，其浓度等于或小于1018cm-3，例如在约1017cm-3和约1018cm-3之间。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
此外，为了在第二区域300和第三区域400中形成p阱，可以在衬底的第一区域200和第四区域500中的鳍72和隔离区域74之上形成光致抗蚀剂。光致抗蚀剂可以被图案化以暴露衬底70的第二区域300和第三区域400。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在第二区域300和第三区域400中执行p型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止p型杂质被注入到第一区域200和第三区域400。p型杂质可以是注入到第二区域300和第三区域400中的硼、BF2等，其浓度等于或小于1018cm-3，例如在约1017cm-3和约1018cm-3之间。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。在注入之后，可以执行退火以激活注入的p型和n型杂质。注入可以在第一区域200和第四区域400中形成n阱，并且可以在第二区域300和第三区域400中形成p阱。
在图4A和图4B中，隔离区域74被凹陷，例如以形成浅沟槽隔离(STI)区域。隔离区域74被凹陷，使得鳍72从相邻的隔离区域74之间突出。可以使用可接受的蚀刻工艺(例如，对隔离区域74的材料具有选择性的蚀刻工艺)，来使隔离区域74凹陷。可以使用利用
Figure BDA0002829965730000061
蚀刻或应用材料SICONI工具或稀氢氟酸(dHF)酸的化学氧化物去除。
本领域普通技术人员将容易理解，针对图2、图3、图4A和图4B所描述的过程仅仅是鳍如何形成的一个示例。在其他实施例中，可以在衬底70的顶表面之上形成电介质层；可以穿过电介质层蚀刻沟槽；可以在沟槽中外延生长外延鳍；并且可以使电介质层凹陷，使得同质外延和/或异质外延结构从电介质层突出以形成外延鳍。针对n型finFET外延生长与p型finFET的材料或外延鳍结构不同的材料或外延鳍结构可能是有利的。
在图5A和图5B中，在鳍72上形成虚设电介质层。虚设电介质层可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术(例如，化学气相沉积(CVD)、热氧化等)来沉积或热生长。在虚设电介质层之上形成虚设栅极层，并且在虚设栅极层之上形成掩模层。可以例如通过使用CVD等在虚设电介质层之上沉积虚设栅极层，并且然后例如通过CMP来平坦化虚设栅极层。可以例如通过使用CVD等在虚设栅极层之上沉积掩模层。虚设栅极层可以包括例如多晶硅，但也可以使用具有高蚀刻选择性的其他材料。掩模层可以包括例如氮化硅、氮氧化硅、碳氮化硅等。
此外，在图5A和图5B中，可以使用可接受的光刻和蚀刻技术来对掩模层进行图案化以形成掩模80。然后，可以通过可接受的蚀刻技术将掩模80的图案转移至虚设栅极层和虚设电介质层，以分别从虚设栅极层和虚设电介质层形成虚设栅极78和虚设栅极电介质76。蚀刻可以包括可接受的各向异性蚀刻，例如RIE、NBE等。虚设栅极78覆盖鳍72的各个沟道区域。虚设栅极78还可以具有与各个鳍72的长度方向基本上垂直的长度方向。
虽然未具体示出，但是可以执行用于轻掺杂源极/漏极(LDD)区域的注入。与上面讨论的注入类似，可以在(例如，用于n型器件的)第二区域300和第三区域400之上形成掩模(例如，光致抗蚀剂)，同时暴露(例如，用于p型器件的)第一区域200和第四区域500，并且可以将p型杂质注入到第一区域200和第四区域500中经暴露的鳍72。然后可以去除掩模。随后，可以在第一区域200和第四区域500之上形成掩膜(例如，光致抗蚀剂)，同时暴露第二区域300和第三区域400，并且可以将n型杂质注入到第二区域300和第三区域400中经暴露的鳍72中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区域可以具有约1015cm-3至约1016cm-3的杂质浓度。可以使用退火来激活注入的杂质。
此外，在图5A和图5B中，沿着虚设栅极78和虚设栅极电介质76的侧壁形成栅极间隔件82。栅极间隔件82可以通过共形沉积(例如CVD等)材料并且随后各向异性地蚀刻(例如RIE、NBE等)该材料来形成。栅极间隔件82的材料可以是氮化硅、碳氮化硅、其组合等。
在图6A、图6B和图6C中，在鳍72的源极/漏极区域中形成外延源极/漏极区域84和86。在第一区域200和第四区域500中，在鳍72的源极/漏极区域中形成外延源极/漏极区域84，使得每个虚设栅极78设置在每个鳍72中的相应一对外延源极/漏极区域84之间。在第二区域300和第三区域400中，在鳍72的源极/漏极区域中形成外延源极/漏极区域86，使得每个虚设栅极78设置在每个鳍72中的相应一对外延源极/漏极区域86之间。
第一区域200和第四区域500(例如，用于p型器件)中的外延源极/漏极区域84可以通过例如用硬掩模掩蔽第二区域300和第三区域400(例如，用于n型器件)来形成。然后，蚀刻第一区域200和第四区域500中的鳍72的源极/漏极区域以形成凹槽。蚀刻可以是对鳍72具有选择性的任何适当的蚀刻，并且可以是各向异性的。然后在凹槽中外延生长第一区域200和第四区域500中的外延源极/漏极区域84。外延生长可以通过使用金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)等或其组合来执行。外延源极/漏极区域84可以包括任何可接受的材料，例如适合于p型finFET。例如，外延源极/漏极区域84可以包括SiGe、SiGeB、Ge、GeSn等。在一些实施例中，外延源极/漏极区域84可以在鳍72的沟道区域上施加压缩应变，从而改进p型器件性能。外延源极/漏极区域84可以具有从鳍72的相应外表面凸起的表面，并且可以具有小平面(facet)。然后可以例如通过使用对掩模的材料具有选择性的蚀刻来去除掩模。
第二区域300和第三区域400中的外延源极/漏极区域86可以通过例如用硬掩模掩蔽第一区域200和第四区域500来形成。然后，蚀刻第二区域300和第三区域400中的鳍72的源极/漏极区域以形成凹槽。蚀刻可以是对鳍72具有选择性的任何适当的蚀刻，并且可以是各向异性的。然后在凹槽中外延生长第二区域300和第三区域400中的外延源极/漏极区域86。外延生长可以通过使用MOCVD、MBE、LPE、VPE等或其组合来执行。外延源极/漏极区域86可以包括任何可接受的材料，例如适合于n型finFET。例如，外延源极/漏极区域86可以包括硅、SiC、SiCP、SiP等。在一些实施例中，外延源极/漏极区域86可以在鳍72的沟道区域上施加拉伸应变，从而改进n型器件性能。外延源极/漏极区域86可以具有从鳍72的相应外表面凸起的表面，并且可以具有小平面。然后可以例如通过使用对掩模的材料具有选择性的蚀刻来去除掩模。
鳍72的外延源极/漏极区域84和86和/或源极/漏极区域可以被注入掺杂剂，类似于先前讨论的用于形成轻掺杂源极/漏极区域并且然后进行退火的工艺。源极/漏极区域的杂质浓度可以在约1019cm-3和约1021cm-3之间。用于(例如，用于p型器件的)第一区域200和第四区域500中的源极/漏极区域的p型杂质可以是先前讨论的任何p型杂质，并且用于(例如，用于n型器件的)第二区域300和第三区域400中的源极/漏极区域的n型杂质可以是先前讨论的任何n型杂质。在其他实施例中，可以在生长期间原位掺杂外延源极/漏极区域84和86。
作为用于形成外延源极/漏极区域84和86的外延工艺的结果，外延源极/漏极区域84/86的上表面具有小平面，这些小平面横向向外扩展超过鳍72的侧壁。在一些实施例中，这些小平面使得同一FinFET的相邻的源极/漏极区域84/86合并，如图6B所示。在其他实施例中，在外延工艺完成之后，相邻的源极/漏极区域84/86保持分离，如图6C所示。在图6B和图6C所示的实施例中，栅极间隔件82形成为覆盖在STI区域74之上延伸的鳍72的侧壁的一部分，从而阻止外延生长。在一些其他实施例中，用于形成栅极间隔件82的间隔件蚀刻可以被调整以去除间隔件材料，从而允许外延生长的区域延伸到STI区域74的表面。
此外，在图6A、图6B和图6C中，蚀刻停止层(ESL)88共形地形成在外延源极/漏极区域84和86、栅极间隔件82、掩模80和隔离区域74上。在一些实施例中，ESL 88可以包括使用ALD、CVD等或其组合形成的氮化硅、碳氮化硅等。底部层间电介质(ILD)90沉积在ESL 88之上。ILD 90可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等，并且可以通过任何合适的方法来沉积，例如CVD、等离子增强CVD(PECVD)、FCVD等或其组合。
在图7中，执行诸如CMP之类的平坦化工艺以使ILD 90的顶表面与虚设栅极78的顶表面齐平。CMP还可以从虚设栅极78之上去除掩模80和ESL 88。相应地，通过ILD 90暴露虚设栅极78的顶表面。虚设栅极78和虚设栅极电介质76在(一个或多个)蚀刻步骤中被去除，使得穿过ILD 90且由栅极间隔件82限定的开口形成到鳍72。每个开口暴露出相应鳍72的沟道区域。每个沟道区域设置在外延源极/漏极区域84和86的相邻对之间。该(一个或多个)蚀刻步骤可以对虚设栅极78和虚设栅极电介质76的材料具有选择性，蚀刻可以是干法蚀刻或湿法蚀刻。在蚀刻期间，当蚀刻虚设栅极78时，虚设栅极电介质76可以用作蚀刻停止层。然后，在去除虚设栅极78之后，可以蚀刻虚设栅极电介质76。虽然没有具体示出，但是根据ILD90和虚设栅极电介质76所使用的材料的相似性，当去除虚设栅极电介质76时，ILD 90可以被凹陷，并且该凹陷可以使得ESL 88和/或栅极间隔件82的部分突出高于ILD 90的顶表面。
界面电介质92形成在每个开口中以及在鳍72上。界面电介质92可以是例如通过热氧化、化学氧化、ALD等形成的氧化物等。界面电介质92的厚度可以在约0.7nm至约2nm的范围内。在一些实施例中，虚设栅极电介质76没有从一个或多个开口中完全去除，并且不需要在这些开口中沉积单独的界面电介质92。例如，虚设栅极电介质76的剩余部分可以是界面电介质92。
然后，在ILD 90的顶表面上、以及在开口中沿着栅极间隔件82的侧壁、并且在界面电介质层92上共形地形成栅极电介质层94。在一些实施例中，栅极电介质层94包括高k电介质材料，并且在这些实施例中，栅极电介质层94的k值可以大于约7.0，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、及其组合的金属氧化物或硅酸盐。栅极电介质层94的形成方法可以包括ALD、CVD、分子束沉积(MBD)等或其组合。栅极电介质层94的厚度可以在约1.2nm至约3nm的范围内。在其他实施例中，栅极电介质层94可以具有不同的厚度。
然后在栅极电介质层94上共形地形成帽盖层。在所示的实施例中，帽盖层包括第一导电层96和第二导电层98。在一些实施例中，帽盖层可以是单层，或者可以包括附加的导电层。帽盖层可以用作阻挡层，以防止后续沉积的含金属的材料扩散到栅极电介质层94中。此外，如图所示，如果第一导电层96由与功函数调整层相同的材料形成，则第二导电层98可以在形成各个区域200、300、400和500中的功函数调整层期间用作蚀刻停止，这将在随后变得更清楚。第一导电层96可以包括通过ALD、CVD、物理气相沉积(PVD)等而沉积在栅极电介质层94上的氮化钛(TiN)、氮化钛硅(ti-SiN)等。第二导电层98可以包括通过ALD、CVD、PVD等而沉积在第一导电层96上的氮化钽(TaN)等。帽盖层的厚度可以在约0.7nm至约6nm的范围内。在示出的实施例中，第一导电层96的厚度可以在约0.7nm至约3nm的范围内，并且第二导电层98的厚度可以在约1nm至约3nm的范围内。在其他实施例中，其他厚度也是可能的。
然后在帽盖层上(例如，在第二导电层98上)共形地形成第一功函数调整层100。第一功函数调整层100可以是任何可接受的材料以将器件的功函数调整为针对要形成的器件的应用的期望量，并且可以使用任何可接受的沉积工艺来沉积。在一些实施例中，第一功函数调整层100是p型功函数金属，并且可以包括通过ALD，CVD，PVD等沉积的氮化钛(TiN)等。第一功函数调整层100的厚度可以在大约0.7nm至大约2.5nm的范围内。在其他实施例中，其他厚度也是可能的。
然后，在第一功函数调整层100之上沉积掩模102，并且对该掩模102进行图案化。掩模层102可以覆盖第三区域400和第四区域500中的第一功函数调整层100，同时暴露第一区域200和第二区域300中的第一功函数调整层100。在一些实施例中，掩模102是通过使用旋涂技术形成的光致抗蚀剂，并且可以使用可接受的光刻技术来图案化。一旦掩模102被图案化，则执行对第一功函数调整层100具有选择性的蚀刻，以从第一区域200和第二区域300中去除第一功函数调整层100，如图8所示。第一区域200和第二区域300中的第二导电层98可以在该蚀刻期间用作蚀刻停止。如果掩模102是光致抗蚀剂，则然后例如通过使用适当的湿法剥离和/或灰化工艺来去除掩模102。
在图8中，第二功函数调整层104然后共形地形成在第一区域200和第二区域300中的帽盖层上(例如，在第二导电层98上)，并且共形地形成在第三区域400和第四区域500中的第一功函数调整层100上。第二功函数调整层104可以是任何可接受的材料以将器件的功函数调整为针对要形成的器件的应用的期望量，并且可以使用任何可接受的沉积工艺来沉积。在一些实施例中，第二功函数调整层104是p型功函数金属，并且可以包括通过ALD、CVD、PVD等沉积的氮化钛(TiN)等。在一些实施例中，第二功函数调整层104可以具有与第一功函数调整层100相同或不同的材料组成。在一些实施例中，第二功函数调整层104的底表面可以与第一功函数调整层100的顶表面形成界面。第二功函数调整层104的厚度可以在约0.7nm至约2.5nm的范围内。在其他实施例中，其他厚度也是可能的。
在一些实施例中，在形成第一功函数调整层100和形成第二功函数调整层104之间可能发生真空破坏。作为结果，第一功函数调整层100的顶表面可能被氧化。例如，由于第一功函数调整层100的顶表面暴露于含氧环境，氮氧化钛区域可形成在第一功函数调整层100的顶表面处。在这样的实施例中，该氧化区域(例如，氮氧化钛区域)可以沉积在第一功函数调整层100和第二功函数调整层104之间的界面处。
然后，在第二功函数调整层104之上沉积掩模106，并且对该掩模106进行图案化。掩模106可以覆盖第四区域500中的第二功函数调整层104，同时暴露第一区域200、第二区域300和第三区域400中的第二功函数调整层104。在一些实施例中，掩模106是通过使用旋涂技术形成的光致抗蚀剂，并且可以使用可接受的光刻技术来图案化。一旦掩模106被图案化，则执行蚀刻以从第一区域200、第二区域300和第三区域400中去除第二功函数调整层104，如图9所示。在一些实施例中，可以执行定时的和/或选择性的蚀刻工艺，使得在第一区域200、第二区域300和第三区域400中仅基本上去除第二功函数调整层104，而不显著去除这些区域中的下面的层(例如，第二导电层98和第一功函数调整层100)。如果掩模106是光致抗蚀剂，则然后例如通过使用适当的湿法剥离和/或灰化工艺来去除掩模106。
通过使用图6至图9中描述的工艺，可以在区域200、300、400和500中的每个区域中形成一个或多个p型功函数调整层至期望的累积厚度(例如，每个开口中的第一功函数调整层100和/或第二功函数调整层104的厚度)，并且可以在区域200、300、400和500中的每个区域中形成具有不同阈值电压的晶体管。
如图9进一步所示，然后在第二导电层98、第一功函数调整层100和第二功函数调整层104之上沉积掩模108，并且对该掩模108进行图案化。掩模108覆盖第一区域200和第二区域300中的第二导电层98，同时暴露第三区域400中的第一功函数调整层100并且暴露第四区域500中的第二功函数调整层104。在一些实施例中，掩模108是光致抗蚀剂，其可以通过旋涂技术来形成，并且可以使用可接受的光刻技术进行图案化。
一旦掩模108被图案化，则执行掺杂工艺110以掺杂第一功函数调整层100的暴露部分(例如，第一功函数调整层100在第三区域400中的部分)和第二功函数调整层104的暴露部分(例如，第二功函数调整层104在第四区域500中的部分)。掺杂工艺110可以包括用硅掺杂第一功函数调整层100和第二功函数调整层104的暴露部分。在实施例中，掺杂工艺110是使用SiH4等作为掺杂气体的ALD工艺。在掺杂工艺110中使用的掺杂气体的硅浓度可以在约5％至约25％的范围内。在一些实施例中，掺杂工艺110可以在以下各项条件下执行：在约250℃至约475℃的范围内的温度下；持续约1秒至约10分钟；在约0.5托至约50托的压力下；以及使用诸如Ar等之类的载气。在其他实施例中，可以使用如上所述的一种或多种不同的工艺条件来执行掺杂工艺110。
作为掺杂工艺110的结果，第三区域400中的第一功函数调整层100和第四区域500中的第二功函数调整层104都可以包括硅。例如，第三区域400中的第一功函数调整层100和第四区域500中的第二功函数调整层104可以包括氮化钛硅等。第三区域400中的第一功函数调整层100中的硅浓度可以在约0.5％至约10％的范围内，并且第四区域500中的第二功函数调整层104中的硅浓度可以在约0.5％至约10％的范围内。已经观察到，通过将第一功函数调整层100和第二功函数调整层104掺杂为具有上述范围内的硅，可以实现期望的蚀刻选择性。此外，在掺杂工艺110期间，第一功函数调整层100在第四区域500中的部分可以被第二功函数调整层104掩蔽，并且第四区域500中的第一功函数调整层100可以基本上不被掺杂并且不含硅。替代地，硅可以从第二功函数调整层104扩散到第四区域500中的下面的第一功函数调整层100中，并且因此，第四区域500中的第一功函数调整层100也可以包括硅。在这样的实施例中，第四区域500中的第一功函数调整层100可以具有比第三区域400中的第一功函数调整层100更低的硅浓度。可以通过在掺杂工艺110之后执行的一个或多个退火工艺来增强硅到第四区域500中的第一功函数调整层100的扩散。在这样的实施例中，第二导电层98可以充当扩散阻挡层，其阻止硅大量扩散到下面的层中。
在另一实施例中，可以用不同的掺杂工艺来代替掺杂工艺110。例如，图10示出了在第一功函数调整层100和第二功函数调整层104上执行掺杂工艺111(替代掺杂工艺110)的替代实施例。掺杂工艺111可以包括用铝掺杂第一功函数调整层100的暴露部分(例如，第一功函数调整层100在第三区域400中的部分)和第二功函数调整层104的暴露部分(例如，第二功函数调整层104在第四区域500中的部分)。在实施例中，掺杂工艺111是使用AlCl3、三甲基铝(TMA)等作为掺杂气体的ALD工艺。在掺杂工艺111中使用的掺杂气体的铝浓度可以在约5％至约25％的范围内。在一些实施例中，掺杂工艺111可以在以下各项条件下执行：在约250℃至约475℃的范围内的温度下；持续约1秒至约10分钟；在约0.5托至约50托的压力下；以及使用诸如Ar等之类的载气。在其他实施例中，可以使用如上所述的一种或多种不同的工艺条件来执行掺杂工艺111。
作为掺杂工艺111的结果，第三区域400中的第一功函数调整层100和第四区域500中的第二功函数调整层104都可以包括铝。例如，第三区域400中的第一功函数调整层100和第四区域500中的第二功函数调整层104可以包括氮化钛铝等。第三区域400中的第一功函数调整层100中的铝浓度可以在约2.5％至约40％的范围内，并且第四区域500中的第二功函数调整层104中的铝浓度可以在约2.5％至约40％的范围内。已经观察到，通过将第一功函数调整层100和第二功函数调整层104掺杂为具有上述范围内的铝，可以实现期望的蚀刻选择性。此外，在掺杂工艺111期间，第一功函数调整层100在第四区域500中的部分可以被第二功函数调整层104掩蔽，并且第四区域500中的第一功函数调整层100可以基本上不被掺杂并且不含铝。替代地，铝可以从第二功函数调整层104扩散到第四区域500中的下面的第一功函数调整层100中，并且因此，第四区域500中的第一功函数调整层100也可以包括铝。在这样的实施例中，第四区域500中的第一功函数调整层100可以具有比第三区域400中的第一功函数调整层100更低的铝浓度。可以通过在掺杂工艺111之后执行的一个或多个退火工艺来增强铝的扩散。在这样的实施例中，第二导电层98可以充当扩散阻挡层，其阻止铝大量扩散到下面的层中。
如果掩模108是光致抗蚀剂，则在掺杂工艺110或111之后，可以通过使用适当的湿法剥离和/或灰化工艺来去除掩模108。在一些实施例中，作为掺杂工艺110或111、去除掩模108、和/或暴露于诸如自然环境之类的含氧环境的结果，诸如氢氧化物和/或氧之类的端接物质(terminating species)可以端接第二导电层98、第一功函数调整层100和第二功函数调整层104的表面。当这些物质是氢氧化物和/或氧时，其可以在这些层98、100和104上形成氧化物，例如天然氧化物。作为结果，第一功函数调整层100和第二功函数调整层104的暴露部分可以氧化，并且包括氮氧化钛硅等。具体地，氧化可以使得在第三区域400中的第一功函数调整层100和第四区域500中的第二功函数调整层104中形成硅-氧键(例如，SixOy)或铝-氧键(AlxOy)。通过在栅极电极中包括SixOy，可以改善所得晶体管的平带电压(VFB)。此外，如下面将更详细说明的，通过用硅、铝和/或氧掺杂第一功函数调整层100和第二功函数调整层104的部分，第二导电层98(例如，包括氮化钽)与第一和第二功函数调整层100和104(例如，包括钛、硅和氮)之间的蚀刻选择性可以增加，从而改进工艺控制并且允许在器件的不同区域中形成具有更大阈值电压差的不同晶体管。
接下来，在图11中，在第二导电层98、第一功函数调整层100和第二功函数调整层104的顶表面上执行基于氯的处理112。在一些实施例中，基于氯的处理112包括将第二导电层98、第一功函数调整层100和第二功函数调整层104的顶表面暴露于氯基流体。该氯基流体可以进一步是金属-氯流体，例如TiClx、TaClx、WClx等或其组合。在一些实施例中，氯基流体(更具体地，金属-氯流体)是气体。可以在处理中使用氯基气体或金属-氯气体，而无需使用等离子体。在一些实施例中，第二导电层98、第一功函数调整层100和第二功函数调整层104的顶表面暴露于氯基气体(例如，WCL5)的热浸，例如在约200℃至约600℃的范围内的温度下，氯基气体的流速在约100sccm至约10000sccm的范围内，持续时间在约10秒至约300秒的范围内(例如，约30秒至约120秒)。
基于氯的处理112可以从第二导电层98、第一功函数调整层100和第二功函数调整层104的顶表面去除或剥离端接物质，并且诸如氯(Cl)之类的氯基物质可以重新端接第二导电层98、第一功函数调整层100和第二功函数调整层104的顶表面。基于氯的处理112还可以蚀刻暴露的层(例如，第二导电层98、第一功函数调整层100和第二功函数调整层104)的顶表面。例如，第一区域200和第二区域300中的第二导电层98的厚度可以小于第三区域400和第四区域500中的第二导电层98的厚度。此外，第三区域400中的第一功函数调整层100的厚度可以小于第四区域500中的第一功函数调整层100的厚度。通过调节第二导电层98、第一功函数调整层100和第二功函数调整层104的厚度，可以调节在第一区域200、第二区域300、第三区域400和第四区域500中的每个区域中形成的晶体管的阈值电压。例如，导电层98、第一功函数调整层100和/或第二功函数调整层104的较小累积厚度可以对应于较低阈值电压。
然而，在一些实施例中，由于在经处理的第一功函数调整层100和第二功函数调整层104中存在氧结合的掺杂剂(例如，硅或铝)，基于氯的处理112将不会显著蚀刻经处理的第一功函数调整层100和第二功函数调整层104。例如，由于存在SixOy或AlxOy，基于氯的处理112可能不会显著蚀刻经处理的第一功函数调整层100和第二功函数调整层104。因此，与第一功函数调整层100或第二功函数调整层104相比，基于氯的处理112将更显著且以更大的速率蚀刻第二导电层98。例如，第一功函数调整层100和第二功函数调整层104的蚀刻厚度(例如，通过基于氯的处理112蚀刻掉的第一功函数调整层100和第二功函数调整层104的相应厚度)小于第二导电层98的蚀刻厚度(例如，通过基于氯的处理112蚀刻掉的第二导电层98的厚度)。在一些实施例中，第一功函数调整层100和第二功函数调整层104的蚀刻厚度可以为约
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或更小。在一些实施例中，第一功函数调整层100和第二功函数调整层104的蚀刻厚度可以小于未根据上述掺杂工艺110/111掺杂的相似功函数调整层的蚀刻厚度的一半。因此，与经处理的第一功函数调整层100和第二功函数调整层104相比，掺杂工艺110和111可以增加第二导电层98的蚀刻选择性。例如，第二导电层98的蚀刻厚度与第一功函数调整层100和第二功函数调整层104的蚀刻厚度的比率可以增加。通过增加这些层的蚀刻选择性，可以增加不同区域200、300、400和500中的不同晶体管的增加的阈值电压间隔。具体地，可以针对第一区域200和第二区域300中的晶体管实现较低的阈值电压，而针对第三区域400和第四区域500中的晶体管维持较高的阈值电压。各种实施例在替换金属栅极工艺期间允许更大的阈值电压间隔灵活性。
在图12中，在基于氯的处理112之后，在第一区域200和第二区域300中在第二导电层98上、在第三区域400中在第一功函数调整层100上、并且在第四区域500中在第二功函数调整层104上，共形地形成第三功函数调整层114。第三功函数调整层114可以是任何可接受的材料以将器件的功函数调整为针对要形成的器件的应用的期望量，并且可以使用任何可接受的沉积工艺来沉积。在一些实施例中，第三功函数调整层114是n型功函数金属，并且可以包括通过ALD、CVD、PVD等而沉积的铝(Al)、氮化铝(AlN)、钛铝(TiAl)、钽铝(TaAl)等。第三功函数调整层114的厚度可以在约1.5nm至约4nm的范围内。
在图13中，在第一区域200、第二区域300、第三区域400和第四区域500中的第三功函数调整层114上共形地形成粘附层或胶层116。胶层116可以包括通过ALD等沉积的氮化钛(TiN)等。胶层116的厚度可以在约2nm至约4nm的范围内。
同样在图13中，导电材料118沉积在胶层116上。导电材料118可以包括金属，例如钨(W)、铝(Al)、钴(Co)、钌(Ru)、其组合等。可以使用CVD、PVD等或其组合来沉积导电材料118。导电材料118至少填充开口的剩余部分，例如，未被第一导电层96、第二导电层98、第一功函数调整层100、第二功函数调整层104、第三功函数调整层114和胶层116填充的部分。
接下来，如图14所示，可以执行诸如CMP之类的平坦化工艺以去除第一导电层96、第二导电层98、第一功函数调整层100、第二功函数调整层104、第三功函数调整层114、胶层116和导电材料118的多余部分(这些多余部分在ILD 90的顶表面之上)，以分别在第一区域200、第二区域300、第三区域400和第四区域500中形成栅极电介质材料94A、94B、94C和94D(例如，来自栅极电介质层94的剩余部分，参见图13)和栅极电极120A、120B、120C和120D(包括第一导电层96、第二导电层98、第三区域400和第四区域500中的第一功函数调整层100、第四区域500中的第二功函数调整层104、第三功函数调整层114、胶层116和导电材料118的剩余部分，参见图13)。具体地，第一区域200中的第一栅极电极120A包括导电材料96A、导电材料98A、功函数调整金属114A、胶合材料116A和填充金属118A。第二区域300中的第二栅极电极120B包括导电材料96B、导电材料98B、功函数调整金属114B、胶合材料116B和填充金属118B。第三区域400中的第三栅极电极120C包括导电材料96C、导电材料98C、功函数调整金属100A、功函数调整金属114C、胶合材料116C和填充金属118C。第四区域500中的第四栅极电极120D包括导电材料96D、导电材料98D、功函数调整金属100B、功函数调整金属104A、功函数调整金属114D、胶合材料116D和填充金属118D。导电材料96A、96B、96C和96D可以由第一导电层96的剩余部分形成；导电材料98A、98B、98C和98D可以由第二导电层98的剩余部分形成；功函数金属100A和100B可以由第一功函数调整层100的剩余部分形成；功函数金属104A可以由第二功函数调整层104的剩余部分形成；功函数金属114A、114B、114C和114D可以由第三功函数调整层114的剩余部分形成；胶合材料116A、116B、116C和116D可以由胶层116的剩余部分形成；并且填充金属118A、118B、118C和118D可以由填充金属118的剩余部分形成。作为前述处理步骤的结果，导电材料98A和98B可以比导电材料98C和98D更薄，并且功函数调整金属100B比功函数调整金属100A更薄。因此，包括第一电极120A和第二电极120B的晶体管的阈值电压可以小于包括第三电极120C的晶体管的阈值电压，并且包括第三电极120C的晶体管的阈值电压可以小于包括第四电极120D的晶体管的阈值电压。为了便于参考，以下将栅极电极120A、120B、120C和120D称为栅极电极120。
在图15A、图15B和图15C中，栅极掩模128形成在栅极堆叠(包括栅极电介质层94和相应栅极电极120)之上，并且栅极掩模128可以设置在栅极间隔件82的相反部分之间。在一些实施例中，形成栅极掩模128包括使栅极堆叠凹陷，使得在栅极堆叠正上方和栅极间隔件82的相反部分之间形成凹槽。包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模128被填充在凹槽中，然后进行平坦化工艺以去除电介质材料在第一ILD 90之上延伸的多余部分。
同样如图15A、图15B和图15C所示，第二ILD 124沉积在ILD 90之上。在一些实施例中，第二ILD 124是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 124由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD和PECVD之类的任何合适的方法来沉积。
根据一些实施例，穿过第二ILD 124和ILD 90形成栅极接触件132和源极/漏极接触件130。穿过ILD 90和124形成用于源极/漏极接触件130的开口，并且穿过ILD 124和栅极掩模128形成用于栅极接触件132的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里(未示出)以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从ILD 124的表面去除多余材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件130和栅极接触件132。可以执行退火工艺以在外延源极/漏极区域84/86和源极/漏极接触件130之间的界面处形成硅化物136。源极/漏极接触件130实体耦合且电耦合到外延源极/漏极区域84/86，并且栅极接触件132实体耦合且电耦合到栅极电极120。源极/漏极接触件130和栅极接触件132可以用不同的工艺形成，或者可以用相同的工艺形成。虽然示出为形成在同一横截面中，但是应当理解，源极/漏极接触件130和栅极接触件132中的每一者可以形成在不同的横截面中，这可以避免接触件的短路。
虽然未明确示出，但是本领域普通技术人员将容易理解，可以对图13中的结构执行进一步的处理步骤。例如，可以在ILD 124之上形成各种金属间电介质(IMD)及其相应金属化物。
各个实施例提供了具有掺杂功函数调整层(例如，氮化钛层)的栅极电极。功函数调整层可以掺杂有例如硅、铝等，并且功函数调整层可以进一步包括结合至掺杂剂的氧(例如，SixOy、AlxOy等)。通过调整功函数调整层的组成，功函数调整层与下面的层(例如，氮化钽层)之间的蚀刻选择性可以在基于氯的处理期间增加，该基于氯的处理减少用于阈值电压调整的下面的层的厚度。以这种方式，可以实现器件中不同晶体管的阈值电压之间的更大差异。
在一些实施例中，一种方法，包括：在栅极电介质层之上沉积第一导电层；在第一导电层之上沉积第一功函数调整层；从第一导电层的第一区域之上选择性地去除第一功函数调整层；用掺杂剂掺杂第一功函数调整层；在掺杂第一功函数调整层之后，执行第一处理工艺以蚀刻第一导电层的第一区域和第一功函数调整层的第二区域。第一处理工艺以与蚀刻第一功函数调整层相比更大的速率蚀刻第一导电层。可选地，在一些实施例中，掺杂剂是硅或铝。可选地，在一些实施例中，用掺杂剂掺杂第一功函数调整层包括原子层沉积工艺。可选地，在一些实施例中，原子层沉积工艺包括使用SiH4作为掺杂气体。可选地，在一些实施例中，原子层沉积工艺包括使用AlCl3或三甲基铝(TMA)作为掺杂气体。可选地，在一些实施例中，方法还包括：在第一功函数调整层之上沉积第二功函数调整层；从第一功函数调整层的第二区域之上选择性地去除第二功函数调整层；在用掺杂剂掺杂第一功函数调整层的同时，用掺杂剂掺杂第二功函数调整层；执行第一处理工艺以蚀刻第二功函数调整层的第三区域，其中，第一处理工艺以与蚀刻第二功函数调整层相比更大的速率蚀刻第一导电层。可选地，在一些实施例中，第一导电层包括氮化钽，并且第一功函数调整层包括氮化钛。可选地，在一些实施例中，方法还包括：将氧扩散到第一功函数调整层中，其中，氧与掺杂剂结合。可选地，在一些实施例中，第一处理工艺是基于氯的蚀刻工艺。可选地，在一些实施例中，基于氯的蚀刻工艺包括基于氯的热浸。可选地，在一些实施例中，基于氯的热浸包括使用WCl5作为工艺气体。可选地，在一些实施例中，方法还包括：在第一处理工艺之后，在第一功函数调整层之上沉积第三功函数调整层，其中，第一功函数调整层是p型层，并且第三功函数调整层是n型层。
在一些实施例中，一种晶体管，包括：第一源极/漏极区域；第二源极/漏极区域；以及栅极，在第一源极/漏极区域和第二源极/漏极区域之间，该栅极包括：栅极电介质；以及栅极电极，在栅极电介质之上，该栅极电极包括：第一导电材料；第一p型功函数调整金属，在第一导电材料之上，该第一p型功函数调整金属包括硅或铝；n型功函数调整金属，在第一p型功函数调整金属之上；以及填充金属，在n型功函数调整金属之上。可选地，在一些实施例中，第一p型功函数调整金属包括SixOy或AlxOy。可选地，在一些实施例中，栅极电极还包括：第二p型功函数调整金属，在第一p型功函数调整金属之下，其中，该第二p型功函数调整金属包括与第一p型功函数调整金属相比更低浓度的硅或铝。可选地，在一些实施例中，第一导电材料包括氮化钽，并且其中，第一p型功函数调整金属包括氮化钛。
在一些实施例中，一种器件，包括：第一栅极电极，该第一栅极电极包括：第一导电材料，在第一栅极电介质之上；第一n型功函数调整金属，与所述第一导电材料接触；以及第一填充材料，在第一n型功函数调整金属之上；以及第二栅极电极，该第二栅极电极包括：第二导电材料，在第二栅极电介质之上，第一导电材料与第二导电材料相比更薄；第一p型功函数调整金属，与所述第二导电材料接触，该第一p型功函数调整金属包括硅或铝；第二n型功函数调整金属，与第一p型功函数调整金属接触；以及第二填充材料，在第二n型功函数调整金属之上。可选地，在一些实施例中，器件还包括：第三栅极电极，该第三栅极电极包括：第三导电材料，在第三栅极电介质之上，该第三导电材料具有与第一导电材料相同的材料成分，第一导电材料与第三导电材料相比更薄；第二p型功函数调整金属，与第三导电材料接触，第一p型功函数调整金属与第二p型功函数调整金属相比更薄；第三p型功函数调整金属，与第二p型功函数调整金属接触，该第三p型功函数调整金属包括硅或铝；第三n型功函数调整金属，与第三p型功函数调整金属接触；以及第三填充材料，在第三n型功函数调整金属之上。可选地，在一些实施例中，第一p型功函数调整金属还包括氧。可选地，在一些实施例中，第一导电材料和第二导电材料都包括氮化钽，其中，第一p型功函数调整金属包括氮化钛。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种用于形成栅极电极的方法，所述方法包括：在栅极电介质层之上沉积第一导电层；在所述第一导电层之上沉积第一功函数调整层；从所述第一导电层的第一区域之上选择性地去除所述第一功函数调整层；用掺杂剂掺杂所述第一功函数调整层；以及在掺杂所述第一功函数调整层之后，执行第一处理工艺以蚀刻所述第一导电层的所述第一区域和所述第一功函数调整层的第二区域，其中，所述第一处理工艺以与蚀刻所述第一功函数调整层相比更大的速率蚀刻所述第一导电层。
示例2.根据示例1所述的方法，其中，所述掺杂剂是硅或铝。
示例3.根据示例1所述的方法，其中，用所述掺杂剂掺杂所述第一功函数调整层包括原子层沉积工艺。
示例4.根据示例3所述的方法，其中，所述原子层沉积工艺包括使用SiH4作为掺杂气体。
示例5.根据示例3所述的方法，其中，所述原子层沉积工艺包括使用AlCl3或三甲基铝作为掺杂气体。
示例6.根据示例1所述的方法，还包括：在所述第一功函数调整层之上沉积第二功函数调整层；从所述第一功函数调整层的所述第二区域之上选择性地去除所述第二功函数调整层；在用所述掺杂剂掺杂所述第一功函数调整层的同时，用所述掺杂剂掺杂所述第二功函数调整层；以及执行所述第一处理工艺以蚀刻所述第二功函数调整层的第三区域，其中，所述第一处理工艺以与蚀刻所述第二功函数调整层相比更大的速率蚀刻所述第一导电层。
示例7.根据示例1所述的方法，其中，所述第一导电层包括氮化钽，并且所述第一功函数调整层包括氮化钛。
示例8.根据示例1所述的方法，还包括：将氧扩散到所述第一功函数调整层中，其中，所述氧与所述掺杂剂结合。
示例9.根据示例1所述的方法，其中，所述第一处理工艺是基于氯的蚀刻工艺。
示例10.根据示例9所述的方法，其中，所述基于氯的蚀刻工艺包括基于氯的热浸。
示例11.根据示例10所述的方法，其中，所述基于氯的热浸包括使用WCl5作为工艺气体。
示例12.根据示例1所述的方法，还包括：在所述第一处理工艺之后，在所述第一功函数调整层之上沉积第三功函数调整层，其中，所述第一功函数调整层是p型层，并且所述第三功函数调整层是n型层。
示例13.一种晶体管，包括：第一源极/漏极区域；第二源极/漏极区域；以及栅极，在所述第一源极/漏极区域和所述第二源极/漏极区域之间，所述栅极包括：栅极电介质；以及栅极电极，在所述栅极电介质之上，所述栅极电极包括：第一导电材料；第一p型功函数调整金属，在所述第一导电材料之上，所述第一p型功函数调整金属包括硅或铝；n型功函数调整金属，在所述第一p型功函数调整金属之上；以及填充金属，在所述n型功函数调整金属之上。
示例14.根据示例13所述的晶体管，其中，所述第一p型功函数调整金属包括SixOy或AlxOy。
示例15.根据示例13所述的晶体管，其中，所述栅极电极还包括：第二p型功函数调整金属，在所述第一p型功函数调整金属之下，其中，所述第二p型功函数调整金属包括与所述第一p型功函数调整金属相比更低浓度的硅或铝。
示例16.根据示例13所述的晶体管，其中，所述第一导电材料包括氮化钽，并且其中，所述第一p型功函数调整金属包括氮化钛。
示例17.一种半导体器件，包括：第一栅极电极，所述第一栅极电极包括：第一导电材料，在第一栅极电介质之上；第一n型功函数调整金属，与所述第一导电材料接触；以及第一填充材料，在所述第一n型功函数调整金属之上；以及第二栅极电极，所述第二栅极电极包括：第二导电材料，在第二栅极电介质之上，所述第一导电材料与所述第二导电材料相比更薄；第一p型功函数调整金属，与所述第二导电材料接触，所述第一p型功函数调整金属包括硅或铝；第二n型功函数调整金属，与所述第一p型功函数调整金属接触；以及第二填充材料，在所述第二n型功函数调整金属之上。
示例18.根据示例17所述的半导体器件，还包括第三栅极电极，所述第三栅极电极包括：第三导电材料，在第三栅极电介质之上，所述第三导电材料具有与所述第一导电材料相同的材料组成，所述第一导电材料与所述第三导电材料相比更薄；第二p型功函数调整金属，与所述第三导电材料接触，所述第一p型功函数调整金属与所述第二p型功函数调整金属相比更薄；第三p型功函数调整金属，与所述第二p型功函数调整金属接触，所述第三p型功函数调整金属包括硅或铝；第三n型功函数调整金属，与所述第三p型功函数调整金属接触；以及第三填充材料，在所述第三n型功函数调整金属之上。
示例19.根据示例17所述的半导体器件，其中，所述第一p型功函数调整金属还包括氧。
示例20.根据示例17所述的半导体器件，其中，所述第一导电材料和所述第二导电材料都包括氮化钽，并且其中，所述第一p型功函数调整金属包括氮化钛。

Claims (10)

1.一种用于形成栅极电极的方法，所述方法包括：
在栅极电介质层之上沉积第一导电层；
在所述第一导电层之上沉积第一功函数调整层；
从所述第一导电层的第一区域之上选择性地去除所述第一功函数调整层；
用掺杂剂掺杂所述第一功函数调整层；以及
在掺杂所述第一功函数调整层之后，执行第一处理工艺以蚀刻所述第一导电层的所述第一区域和所述第一功函数调整层的第二区域，其中，所述第一处理工艺以与蚀刻所述第一功函数调整层相比更大的速率蚀刻所述第一导电层。
2.根据权利要求1所述的方法，其中，所述掺杂剂是硅或铝。
3.根据权利要求1所述的方法，其中，用所述掺杂剂掺杂所述第一功函数调整层包括原子层沉积工艺。
4.根据权利要求3所述的方法，其中，所述原子层沉积工艺包括使用SiH4作为掺杂气体。
5.根据权利要求3所述的方法，其中，所述原子层沉积工艺包括使用AlCl3或三甲基铝作为掺杂气体。
6.根据权利要求1所述的方法，还包括：
在所述第一功函数调整层之上沉积第二功函数调整层；
从所述第一功函数调整层的所述第二区域之上选择性地去除所述第二功函数调整层；
在用所述掺杂剂掺杂所述第一功函数调整层的同时，用所述掺杂剂掺杂所述第二功函数调整层；以及
执行所述第一处理工艺以蚀刻所述第二功函数调整层的第三区域，其中，所述第一处理工艺以与蚀刻所述第二功函数调整层相比更大的速率蚀刻所述第一导电层。
7.根据权利要求1所述的方法，其中，所述第一导电层包括氮化钽，并且所述第一功函数调整层包括氮化钛。
8.根据权利要求1所述的方法，还包括：将氧扩散到所述第一功函数调整层中，其中，所述氧与所述掺杂剂结合。
9.一种晶体管，包括：
第一源极/漏极区域；
第二源极/漏极区域；以及
栅极，在所述第一源极/漏极区域和所述第二源极/漏极区域之间，所述栅极包括：
栅极电介质；以及
栅极电极，在所述栅极电介质之上，所述栅极电极包括：
第一导电材料；
第一p型功函数调整金属，在所述第一导电材料之上，所述第一p型功函数调整金属包括硅或铝；
n型功函数调整金属，在所述第一p型功函数调整金属之上；以及
填充金属，在所述n型功函数调整金属之上。
10.一种半导体器件，包括：
第一栅极电极，所述第一栅极电极包括：
第一导电材料，在第一栅极电介质之上；
第一n型功函数调整金属，与所述第一导电材料接触；以及
第一填充材料，在所述第一n型功函数调整金属之上；以及
第二栅极电极，所述第二栅极电极包括：
第二导电材料，在第二栅极电介质之上，所述第一导电材料与所述第二导电材料相比更薄；
第一p型功函数调整金属，与所述第二导电材料接触，所述第一p型功函数调整金属包括硅或铝；
第二n型功函数调整金属，与所述第一p型功函数调整金属接触；以及
第二填充材料，在所述第二n型功函数调整金属之上。
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