KR102515312B1 - 금속 게이트 및 그 형성 방법 - Google Patents

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치 온 추이
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Abstract

방법은 게이트 유전체 층 위에 제 1 전도성 층을 퇴적하는 단계; 제 1 전도성 층 위에 제 1 일 함수 조정 층을 퇴적하는 단계; 제 1 전도성 층의 제 1 영역 위의 제 1 일 함수 조정 층을 선택적으로 제거하는 단계; 도펀트로 제 1 일 함수 조정 층을 도핑하는 단계; 및 제 1 일 함수 조정 층을 도핑한 후, 제 1 전도성 층의 제 1 영역 및 제 1 일 함수 조정 층의 제 2 영역을 에칭하기 위해 제 1 처리 공정을 수행하는 단계를 포함한다. 제 1 처리 공정은 제 1 일 함수 조정 층보다 더 빠른 속도로 제 1 전도성 층을 에칭한다.

Description

금속 게이트 및 그 형성 방법 {METAL GATES AND METHODS OF FORMING THEREBY}
우선권 주장 및 상호 참조
본 출원은 2020년 6월 22일자에 출원된 미국 가출원 제 63/042,313 호의 이익을 주장하며, 이 가출원은 본 명세서에 참조로 포함된다.
반도체 디바이스는, 예를 들어, 퍼스널 컴퓨터, 휴대전화, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 애플리케이션에 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연 층 또는 유전체 층, 전도성 층 및 반도체 물질 층을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 물질 층들을 패턴화함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 향상시키고, 이는 주어진 영역 내에 더욱 많은 컴포넌트들이 통합될 수 있도록 한다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라, 예시적인 핀 전계 효과 트랜지스터(fin Field-Effect Transistor; finFET)의 3 차원 도면이다.
도 2, 도 3, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15a, 도 15b 및 도 15c는 일부 실시예들에 따라, finFET의 제조에 있어서 중간 단계들의 단면도이다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
다양한 실시예들은 도핑된 일 함수 조정 층(예를 들어, 티타늄 질화물 층)을 갖는 게이트 전극을 제공한다. 일 함수 조정 층은, 예를 들어, 실리콘, 알루미늄 등으로 도핑될 수 있고, 일 함수 조정 층은 도펀트에 결합된 산소(예를 들어, SixOy, AlxOy 등)를 더 포함할 수 있다. 일 함수 조정 층의 조성을 조절함으로써, 일 함수 조정 층과 밑에 있는 층(예를 들어, 탄탈럼 질화물 층) 사이의 에칭 선택성은 문턱 전압 조정을 위해 밑에 있는 층의 두께를 감소시키는 염소 기반 처리 동안 증가될 수 있다. 이러한 방식으로, 디바이스 내의 상이한 트랜지스터들의 문턱 전압 사이의 더 큰 차이가 달성될 수 있다.
도 1은 일부 실시예들에 따라, 예시적인 finFET의 3 차원 도면을 도시한다. finFET는 기판(70)(예를 들어, 반도체 기판) 상에 핀(72)을 포함한다. 격리 영역(74)이 기판(70)에 배치되고, 핀(72)은 이웃하는 격리 영역(74) 위로 그리고 그 사이에서 돌출된다. 격리 영역(74)이 기판(70)으로부터 분리된 것으로 기술/도시되어 있지만, 본 명세서에서 사용되는 용어 "기판"은 격리 영역을 포함하는 반도체 기판 또는 반도체 기판만을 지칭하기 위해 사용될 수 있다. 또한, 핀(72)은 기판(70)과 같은 단일의 연속적인 물질로 도시되어 있지만, 핀(72) 및/또는 기판(70)은 단일 물질 또는 복수의 물질들을 포함할 수 있다. 이러한 맥락에서, 핀(72)은 이웃하는 격리 영역(74) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체 층(92)이 핀(72)의 측벽을 따르고 핀(72)의 상부 표면 위에 있으며, 게이트 전극(120)이 게이트 유전체 층(92) 위에 있다. 소스/드레인 영역(84 또는 86)이 게이트 유전체 층(92) 및 게이트 전극(120)에 대해 핀(72)의 대향 측에 배치된다. 도 1은 또한 나중 도면들에서 사용되는 기준 단면을 도시한다. 단면(A-A)은 게이트 전극(120)의 길이 방향 축을 따르고, 예를 들어 finFET의 소스/드레인 영역(84/86) 사이의 전류 흐름 방향에 수직인 방향에 있다. 단면(B-B)은 단면(A-A)에 수직이고, 핀(72)의 길이 방향 축을 따르고, 예를 들어, finFET의 소스/드레인 영역(84/86) 사이의 전류 흐름 방향에 있다. 단면(C-C)은 단면(A-A)과 평행하고, finFET의 소스/드레인 영역을 통해 연장된다. 후속 도면들은 명확성을 위해 이러한 기준 단면을 참조한다.
본 명세서에서 논의된 일부 실시예들은 게이트 라스트 공정을 사용하여 형성된 finFET의 맥락에서 논의된다. 다른 실시예들에서, 게이트 퍼스트 공정이 사용될 수 있다. 또한, 일부 실시예들은 평면 FET와 같은 평면 디바이스, 나노 구조물(예를 들어, 나노 시트, 나노 와이어, 게이트 올 어라운드 등) 전계 효과 트랜지스터(nanostructure field effect transistor; NSFET) 등에서 사용되는 양태들을 고려한다.
도 2 내지 도 15c는 일부 실시예들에 따라, finFET의 제조에 있어서 중간 단계들의 단면도이다. 도 2, 도 3, 도 4a, 도 5a 및 도 15a는 다수의 핀을 제외하고, 도 1에 도시된 기준 단면(A-A)을 도시한다. 도 4b, 도 5b, 도 6a, 도 7 내지 도 14 및 도 15b는 다수의 finFET를 제외하고, 도 1에 도시된 기준 단면(B-B)을 도시한다. 도 6b, 도 6c 및 도 15c는 다수의 finFET를 제외하고, 도 1에 도시된 기준 단면(C-C)을 도시한다.
도 2는 기판(70)을 도시한다. 기판(70)은 벌크 반도체 기판, 절연체 상의 반도체(semiconductor-on-insulator; SOI) 기판, 다층 또는 경사 기판 등과 같은 반도체 기판일 수 있다. 기판(70)은 Si 및 Ge를 포함하는 원소 반도체; SiC, SiGe, GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb 및/또는 GaInAsP를 포함하는 화합물 또는 합금 반도체; 또는 이들의 조합과 같은 반도체 물질을 포함할 수 있다. 기판(70)은 도핑되거나 또는 도핑되지 않을 수 있다. 특정 예에서, 기판(70)은 벌크 실리콘 기판이다.
도 3은 핀(72) 및 이웃하는 핀(72) 사이의 격리 영역(74)의 형성을 도시한다. 도 3에서, 핀(72)이 기판(70)에 형성된다. 일부 실시예들에서, 핀(72)은 기판(70)에 트렌치를 에칭함으로써 기판(70)에 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
또한, 도 3에서, 절연 물질이 이웃하는 핀(72) 사이에 형성되어 격리 영역(74)을 형성한다. 절연 물질은 실리콘 산화물과 같은 산화물, 질화물 또는 이들의 조합 등일 수 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예를 들어, 원격 플라즈마 시스템에서 CVD 기반 물질 증착 및 후 경화하여 산화물과 같은 다른 물질로 변환) 또는 이들의 조합 등에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성되면, 어닐링 공정이 수행될 수 있다. 또한, 도 3에서, 화학적 기계적 연마(chemical mechanical polish; CMP)와 같은 평탄화 공정이 임의의 초과 절연 물질을 제거하고, 동일 평면 상에 있는 핀(72)의 상부 표면 및 격리 영역(74)의 상부 표면을 형성할 수 있다.
구체적으로 도시되지 않았지만, 적절한 웰이 핀(72) 및/또는 기판(70)에 형성될 수 있다. 예를 들어, p형 finFET와 같은 p형 디바이스가 형성될 기판(70)의 제 1 영역(200) 및 제 4 영역(500)(도 4b 및 후속 도면에 도시됨)에 n 웰이 형성될 수 있으며, n형 finFET와 같은 n형 디바이스가 형성될 기판(70)의 제 2 영역(300) 및 제 3 영역(400)(도 4b 및 후속 도면에 도시됨)에 p 웰이 형성될 수 있다.
예를 들어, 제 1 영역(200) 및 제 4 영역(500)에 n 웰을 형성하기 위해, 기판(70)의 제 2 영역(300) 및 제 3 영역(400)의 핀(72) 및 격리 영역(74) 위에 포토 레지스트를 형성할 수 있다. 포토 레지스트는 기판(70)의 제 1 영역(200) 및 제 4 영역(500)을 노출시키도록 패턴화될 수 있다. 포토 레지스트는 스핀 온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토 리소그래피 기술을 사용하여 패턴화될 수 있다. 포토 레지스트가 패턴화되면, n형 불순물 주입이 제 1 영역(200) 및 제 4 영역(500)에서 수행될 수 있고, 포토 레지스트는 n형 불순물이 제 2 영역(300) 및 제 3 영역(400)에 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n형 불순물은 1018 cm-3 이하, 예컨대, 약 1017 cm-3 내지 약 1018 cm-3의 농도로 제 1 영역(200) 및 제 4 영역(500)에 주입된 인, 비소 등일 수 있다. 주입 후, 포토 레지스트는, 예컨대, 허용 가능한 애싱 공정에 의해 제거될 수 있다.
또한, 제 2 영역(300) 및 제 3 영역(400)에 p 웰을 형성하기 위해, 기판의 제 1 영역(200) 및 제 4 영역(500)의 핀(72) 및 격리 영역(74) 위에 포토 레지스트를 형성할 수 있다. 포토 레지스트는 기판(70)의 제 2 영역(300) 및 제 3 영역(400)을 노출시키도록 패턴화될 수 있다. 포토 레지스트는 스핀 온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토 리소그래피 기술을 사용하여 패턴화될 수 있다. 포토 레지스트가 패턴화되면, p형 불순물 주입이 제 2 영역(300) 및 제 3 영역(400)에서 수행될 수 있고, 포토 레지스트는 p형 불순물이 제 1 영역(200) 및 제 4 영역(500)에 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p형 불순물은 1018 cm-3 이하, 예컨대, 약 1017 cm-3 내지 약 1018 cm-3의 농도로 제 2 영역(300) 및 제 3 영역(400)에 주입된 붕소, BF2 등일 수 있다. 주입 후, 포토 레지스트는, 예컨대, 허용 가능한 애싱 공정에 의해 제거될 수 있다. 주입 후, 어닐링이 수행되어 주입된 p형 불순물 및 n형 불순물을 활성화시킬 수 있다. 주입은 제 1 영역(200) 및 제 4 영역(500)에 n 웰을 형성하고, 제 2 영역(300) 및 제 3 영역(400)에 p 웰을 형성할 수 있다.
도 4a 및 도 4b에서, 격리 영역(74)은 리세스되어, 예컨대, 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역을 형성한다. 격리 영역(74)은 핀(72)이 이웃하는 격리 영역(74) 사이에서 돌출되도록 리세스된다. 격리 영역(74)은 격리 영역(74)의 물질에 선택적인 것과 같은 허용 가능한 에칭 공정을 사용하여 리세스될 수 있다. 예를 들어, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 희석된 불화 수소(dilute hydrofluoric; dHF) 산을 사용하는 화학적 산화물 제거가 사용될 수 있다.
본 발명 기술 분야의 당업자는 도 2a, 도 3, 도 4a 및 도 4b와 관련하여 설명된 공정은 핀이 형성될 수 있는 방법 중 한 단지 하나의 예일 뿐임을 용이하게 이해할 것이다. 다른 실시예들에서, 유전체 층이 기판(70)의 상부 표면 위에 형성될 수 있고; 트렌치가 유전체 층을 통해 에칭될 수 있고; 에피택셜 핀이 트렌치에 에피택셜 성장될 수 있으며; 호모에피택셜 및/또는 헤테로에피택셜 구조물이 유전체 층으로부터 돌출되어 에피택셜 핀을 형성하도록 유전체 층은 리세스될 수 있다. p형 finFET에 대한 물질 또는 에피택셜 핀 구조물과는 상이한 n형 finFET에 대한 물질 또는 에피택셜 핀 구조물을 에피택셜 성장시키는 것이 유리할 수 있다.
도 5a 및 도 5b에서, 더미 유전체 층이 핀(72) 상에 형성된다. 더미 유전체 층은, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등일 수 있고, 화학 기상 증착(CVD), 열 산화 등과 같은 허용 가능한 기술에 따라 퇴적되거나 열적 성장될 수 있다. 더미 유전체 층 위에 더미 게이트 층이 형성되고, 더미 게이트 층 위에 마스크 층이 형성된다. 더미 게이트 층은, 예컨대, CVD 등을 사용하여 더미 유전체 층 위에 퇴적된 후, 예컨대, CMP에 의해 평탄화될 수 있다. 마스크 층은, 예컨대, CVD 등을 사용하여 더미 게이트 층 위에 퇴적될 수 있다. 더미 게이트 층은, 예를 들어, 폴리 실리콘을 포함할 수 있지만, 높은 에칭 선택성을 갖는 다른 물질이 또한 사용될 수 있다. 마스크 층은, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등을 포함할 수 있다.
또한, 도 5a 및 도 5b에서, 마스크 층은 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 패턴화되어 마스크(80)를 형성할 수 있다. 그런 다음, 마스크(80)의 패턴은 허용 가능한 에칭 기술에 의해 더미 게이트 층 및 더미 유전체 층으로 전사되어 더미 게이트 층 및 더미 유전체 층으로부터 각각 더미 게이트(78) 및 더미 게이트 유전체(76)를 형성할 수 있다. 에칭은 RIE, NBE 등과 같은 허용 가능한 이방성 에칭을 포함할 수 있다. 더미 게이트(78)는 핀(72)의 각각의 채널 영역을 커버한다. 더미 게이트(78)는 또한 각각의 핀(72)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
구체적으로 도시되지는 않았지만, 저농도 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역을 위한 주입이 수행될 수 있다. 위에서 논의된 주입과 유사하게, 포토 레지스트와 같은 마스크가, 예를 들어, p형 디바이스를 위한 제 1 영역(200) 및 제 4 영역(500)을 노출시키면서, 예를 들어, n형 디바이스를 위한 제 2 영역(300) 및 제 3 영역(400) 위에 형성될 수 있으며, p형 불순물이 제 1 영역(200) 및 제 4 영역(500)의 노출된 핀(72)에 주입될 수 있다. 그런 다음, 마스크는 제거될 수 있다. 후속적으로, 포토 레지스트와 같은 마스크가 제 2 영역(300) 및 제 3 영역(400)을 노출시키면서, 제 1 영역(200) 및 제 4 영역(500) 위에 형성될 수 있으며, n형 불순물이 제 2 영역(300) 및 제 3 영역(400)의 노출된 핀(72)에 주입될 수 있다. 그런 다음, 마스크는 제거될 수 있다. n형 불순물은 이전에 논의된 n형 불순물 중 임의의 불순물일 수 있으며, p형 불순물은 이전에 논의된 p형 불순물 중 임의의 불순물일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1016 cm-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다.
또한, 도 5a 및 도 5b에서, 게이트 스페이서(82)가 더미 게이트(78) 및 더미 게이트 유전체(76)의 측벽을 따라 형성된다. 게이트 스페이서(82)는 물질을, 예컨대, CVD 등에 의해 컨포멀하게 퇴적하고 후속적으로 물질을 RIE, NBE 등과 같이 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(82)의 물질은 실리콘 질화물, 실리콘 탄소 질화물 또는 이들의 조합 등일 수 있다.
도 6a, 도 6b 및 도 6c에서, 에피택셜 소스/드레인 영역(84 및 86)이 핀(72)의 소스/드레인 영역에 형성된다. 제 1 영역(200) 및 제 4 영역(500)에서, 에피택셜 소스/드레인 영역(84)이 핀(72)의 소스/드레인 영역에 형성되어 각각의 더미 게이트(78)가 각각의 핀(72)에서의 각각의 에피택셜 소스/드레인 영역(84) 쌍 중 하나 사이에 배치된다. 제 2 영역(300) 및 제 3 영역(400)에서, 에피택셜 소스/드레인 영역(86)이 핀(72)의 소스/드레인 영역에 형성되어 각각의 더미 게이트(78)가 각각의 핀(72)에서의 각각의 에피택셜 소스/드레인 영역(86) 쌍 중 하나 사이에 배치된다.
예를 들어, p형 디바이스를 위한 제 1 영역(200) 및 제 4 영역(500)의 에피택셜 소스/드레인 영역(84)은 예를 들어, n형 디바이스를 위한 제 2 영역(300) 및 제 3 영역(400)을, 예컨대, 하드 마스크를 사용하여 마스킹함으로써 형성될 수 있다. 그런 다음, 제 1 영역(200) 및 제 4 영역(500)의 핀(72)의 소스/드레인 영역을 에칭하여 리세스를 형성한다. 에칭은 핀(72)에 대해 선택적인 임의의 적절한 에칭일 수 있고, 이방성일 수 있다. 그런 다음, 제 1 영역(200) 및 제 4 영역(500)의 에피택셜 소스/드레인 영역(84)은 리세스에서 에피택셜 성장된다. 에피택셜 성장은 금속-유기 CVD(Metal-Organic CVD; MOCVD), 분자 빔 에피택시(Molecular Beam Epitaxy; MBE), 액상 에피택시(Liquid Phase Epitaxy; LPE), 기상 에피택시(Vapor Phase Epitaxy; VPE) 또는 이들의 조합 등을 사용함으로써 이루어질 수 있다. 에피택셜 소스/드레인 영역(84)은 p형 finFET에 적합한 것과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(84)은 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(84)은 핀(72)의 채널 영역에 압축 변형을 가하여 p형 디바이스 성능을 개선할 수 있다. 에피택셜 소스/드레인 영역(84)은 핀(72)의 각각의 외부 표면으로부터 상승된 표면을 가질 수 있고, 패싯을 가질 수 있다. 그런 다음, 마스크는, 예컨대, 마스크 물질에 대해 선택적인 에칭을 사용함으로써 제거될 수 있다.
제 2 영역(300) 및 제 3 영역(400)의 에피택셜 소스/드레인 영역(86)은 제 1 영역(200) 및 제 4 영역(500)을, 예컨대, 하드 마스크를 사용하여 마스킹함으로써 형성될 수 있다. 그런 다음, 제 2 영역(300) 및 제 3 영역(400)의 핀(72)의 소스/드레인 영역을 에칭하여 리세스를 형성한다. 에칭은 핀(72)에 대해 선택적인 임의의 적절한 에칭일 수 있고, 이방성일 수 있다. 그런 다음, 제 2 영역(300) 및 제 3 영역(400)의 에피택셜 소스/드레인 영역(86)은 리세스에서 에피택셜 성장된다. 에피택셜 성장은 MOCVD, MBE, LPE, VPE 또는 이들의 조합 등을 사용함으로써 이루어질 수 있다. 에피택셜 소스/드레인 영역(86)은 n형 finFET에 적합한 것과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(86)은 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(86)은 핀(72)의 채널 영역에 인장 변형을 가하여 n형 디바이스 성능을 개선할 수 있다. 에피택셜 소스/드레인 영역(86)은 핀(72)의 각각의 외부 표면으로부터 상승된 표면을 가질 수 있고, 패싯을 가질 수 있다. 그런 다음, 마스크는, 예컨대, 마스크 물질에 대해 선택적인 에칭을 사용함으로써 제거될 수 있다.
핀(72)의 에피택셜 소스/드레인 영역(84 및 86) 및/또는 소스/드레인 영역은 저농도 도핑된 소스/드레인 영역을 형성하기 위해 앞서 논의된 공정과 유사하게 도펀트로 주입되고 어닐링이 이어질 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 예를 들어, p형 디바이스를 위한 제 1 영역(200) 및 제 4 영역(500)의 소스/드레인 영역에 대한 p형 불순물은 이전에 논의된 p형 불순물 중 임의의 것일 수 있고, 예를 들어, n형 디바이스를 위한 제 2 영역(300) 및 제 3 영역(400)의 소스/드레인 영역에 대한 n형 불순물은 이전에 논의된 n형 불순물 중 임의의 것일 수 있다. 다른 실시예들에서, 에피택셜 소스/드레인 영역(84 및 86)은 성장 동안 인시츄 도핑될 수 있다.
에피택셜 소스/드레인 영역(84 및 86)을 형성하기 위해 사용된 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역(84/86)의 상부 표면은 핀(72)의 측벽을 넘어 외측으로 측 방향 확장되는 패싯을 갖는다. 일부 실시예들에서, 이러한 패싯은 도 6b에 도시된 바와 같이 동일한 finFET의 인접한 에피택셜 소스/드레인 영역(84/86)이 병합되게 한다. 다른 실시예들에서, 인접한 소스/드레인 영역(84/86)은 도 6c에 도시된 바와 같이 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도 6b 및 도 6c에 도시된 실시예들에서, 게이트 스페이서(82)가 STI 영역(74) 위로 연장되는 핀(72)의 측벽의 일부를 커버하도록 형성되어 에피택셜 성장을 차단한다. 일부 다른 실시예들에서, 게이트 스페이서(82)를 형성하는 데 사용되는 스페이서 에칭은 스페이서 물질을 제거하도록 조절될 수 있어 에피택셜 성장 영역이 STI 영역(74)의 표면으로 연장될 수 있도록 한다.
또한, 도 6a, 도 6b 및 도 6c에서, 에칭 정지 층(etch stop layer; ESL)(88)이 에피택셜 소스/드레인 영역(84 및 86), 게이트 스페이서(82), 마스크(80) 및 격리 영역(74) 상에 컨포멀하게 형성된다. 일부 실시예들에서, ESL(88)은 ALD, CVD 또는 이들의 조합 등을 사용하여 형성된 실리콘 질화물, 실리콘 탄질화물 등을 포함할 수 있다. 하부 층간 유전체(inter-layer dielectric; ILD)(90)가 ESL(88) 위에 퇴적된다. ILD(90)는 포스포 실리케이트 유리(Phospho-Silicate Glass; PSG), 보로 실리케이트 유리(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG), 비도핑된 실리케이트 유리(undoped Silicate Glass; USG) 등을 포함할 수 있으며, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), FCVD 또는 이들의 조합 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다.
도 7에서, ILD(90)의 상부 표면을 더미 게이트(78)의 상부 표면과 대등하게 하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. CMP는 또한 더미 게이트(78) 위의 마스크(80) 및 ESL(88)을 제거할 수 있다. 따라서, 더미 게이트(78)의 상부 표면은 ILD(90)를 통해 노출된다. 더미 게이트(78) 및 더미 게이트 유전체(76)는 에칭 단계(들)에서 제거되어, ILD(90)를 통하고 게이트 스페이서(82)에 의해 정의된 개구가 핀(72)에 형성된다. 각각의 개구는 개개의 핀(72)의 채널 영역을 노출시킨다. 각각의 채널 영역은 이웃하는 에피택셜 소스/드레인 영역(84 및 86) 쌍 사이에 배치된다. 에칭 단계(들)는 더미 게이트(78) 및 더미 게이트 유전체(76)의 물질에 대해 선택적일 수 있으며, 에칭은 건식 또는 습식 에칭일 수 있다. 에칭 동안, 더미 게이트 유전체(76)는 더미 게이트(78)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그런 다음, 더미 게이트 유전체(76)는 더미 게이트(78)의 제거 후에 에칭될 수 있다. 구체적으로 도시되지는 않았지만, ILD(90) 및 더미 게이트 유전체(76)에 사용되는 물질의 유사성에 따라, 더미 게이트 유전체(76)가 제거될 때 ILD(90)는 리세스될 수 있으며, 이러한 리세스는 ESL(88) 및/또는 게이트 스페이서(82)의 일부가 ILD(90)의 상부 표면 위로 돌출되게 할 수 있다.
계면 유전체(92)가 각각의 개구에 그리고 핀(72) 상에 형성된다. 계면 유전체(92)는 예를 들어 열 산화, 화학적 산화, ALD 등에 의해 형성된 산화물 등일 수 있다. 계면 유전체(92)의 두께는 약 0.7 nm 내지 약 2 nm 범위일 수 있다. 일부 실시예들에서, 더미 게이트 유전체(76)는 하나 이상의 개구에서 완전히 제거되지 않으며, 별도의 계면 유전체(92)가 그러한 개구에 퇴적될 필요가 없다. 예를 들어, 더미 게이트 유전체(76)의 나머지 부분이 계면 유전체(92)일 수 있다.
그런 다음, 게이트 유전체 층(94)이 ILD(90)의 상부 표면 상에 그리고 게이트 스페이서(82)의 측벽을 따른 개구에 그리고 계면 유전체(92) 상에 컨포멀하게 형성된다. 일부 실시예들에서, 게이트 유전체 층(94)은 고유전율 유전체 물질을 포함하고, 이러한 실시예들에서, 게이트 유전체 층(94)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층(94)의 형성 방법은 ALD, CVD, 분자 빔 증착(Molecular Beam Deposition; MBD) 또는 이들의 조합 등을 포함할 수 있다. 게이트 유전체 층(94)의 두께는 약 1.2 nm 내지 약 3 nm 범위일 수 있다. 다른 실시예들에서, 게이트 유전체 층(94)은 상이한 두께를 가질 수 있다.
그런 다음, 캡핑 층이 게이트 유전체 층(94) 상에 컨포멀하게 형성된다. 도시된 실시예에서, 캡핑 층은 제 1 전도성 층(96) 및 제 2 전도성 층(98)을 포함한다. 일부 실시예들에서, 캡핑 층은 단일 층일 수 있거나 추가 전도성 층을 포함할 수 있다. 캡핑 층은 후속적으로 퇴적되는 금속 함유 물질이 게이트 유전체 층(94)으로 확산되는 것을 방지하는 장벽 층으로서 기능할 수 있다. 또한, 도시된 바와 같이, 제 2 전도성 층(98)은 제 1 전도성 층(96)이 일 함수 조정 층과 동일한 물질로 형성되는 경우 다양한 영역(200, 300, 400 및 500)에서 일 함수 조정 층을 형성하는 동안 에칭 정지부로서 기능할 수 있으며, 이는 나중에 더 명확해질 것이다. 제 1 전도성 층(96)은 ALD, CVD, 물리 기상 증착(physical vapor deposition; PVD) 등에 의해 게이트 유전체 층(94) 상에 퇴적된 티타늄 질화물(TiN), 티타늄 실리콘 질화물(ti-SiN) 등을 포함할 수 있다. 제 2 전도성 층(98)은 ALD, CVD, PVD 등에 의해 제 1 전도성 층(96) 상에 퇴적된 탄탈럼 질화물(TaN) 등을 포함할 수 있다. 캡핑 층의 두께는 약 0.7 nm 내지 약 6 nm 범위일 수 있다. 도시된 실시예에서, 제 1 전도성 층(96)의 두께는 약 0.7 nm 내지 약 3 nm 범위일 수 있고, 제 2 전도성 층(98)의 두께는 약 1 nm 내지 약 3 nm 범위일 수 있다. 다른 실시예들에서, 다른 두께도 가능하다.
그런 다음, 제 1 일 함수 조정 층(100)이 캡핑 층 상에, 예를 들어, 제 2 전도성 층(98) 상에 컨포멀하게 형성된다. 제 1 일 함수 조정 층(100)은 형성될 디바이스의 적용에 주어진 원하는 양으로 디바이스의 일 함수를 조정하는 임의의 허용 가능한 물질일 수 있고, 임의의 허용 가능한 퇴적 공정을 사용하여 퇴적될 수 있다. 일부 실시예들에서, 제 1 일 함수 조정 층(100)은 p형 일 함수 금속이고, ALD, CVD, PVD 등에 의해 퇴적된 티타늄 질화물(TiN) 등을 포함할 수 있다. 제 1 일 함수 조정 층(100)의 두께는 약 0.7 nm 내지 약 2.5 nm 범위일 수 있다. 다른 실시예들에서, 다른 두께도 가능하다.
그런 다음, 마스크(102)가 제 1 일 함수 조정 층(100) 위에 퇴적되고 패턴화된다. 마스크(102)는 제 1 영역(200) 및 제 2 영역(300)의 제 1 일 함수 조정 층(100)을 노출시키면서, 제 3 영역(400) 및 제 4 영역(500)의 제 1 일 함수 조정 층(100)을 커버할 수 있다. 일부 실시예들에서, 마스크(102)는 스핀 온 기술을 사용함으로써 형성된 포토 레지스트이고, 허용 가능한 포토 리소그래피 기술을 사용하여 패턴화될 수 있다. 마스크(102)가 패턴화되면, 도 8에 도시된 바와 같이, 제 1 영역(200) 및 제 2 영역(300)으로부터 제 1 일 함수 조정 층(100)을 제거하기 위해, 제 1 일 함수 조정 층(100)에 대해 선택적인 에칭이 수행된다. 제 1 영역(200) 및 제 2 영역(300)의 제 2 전도성 층(98)은 이러한 에칭 동안 에칭 정지부로서 작용할 수 있다. 그런 다음, 마스크(102)가 포토 레지스트인 경우, 예컨대, 적절한 습식 스트립 및/또는 애싱 공정을 사용함으로써, 마스크(102)는 제거된다.
도 8에서, 제 2 일 함수 조정 층(104)이 제 1 영역(200) 및 제 2 영역(300)의 캡핑 층 상에, 예를 들어, 제 2 전도성 층(98) 상에 컨포멀하게 형성되고, 제 3 영역(400) 및 제 4 영역(500)의 제 1 일 함수 조정 층(100) 상에 컨포멀하게 형성된다. 제 2 일 함수 조정 층(104)은 형성될 디바이스의 적용에 주어진 원하는 양으로 디바이스의 일 함수를 조정하는 임의의 허용 가능한 물질일 수 있고, 임의의 허용 가능한 퇴적 공정을 사용하여 퇴적될 수 있다. 일부 실시예들에서, 제 2 일 함수 조정 층(104)은 p형 일 함수 금속이고, ALD, CVD, PVD 등에 의해 퇴적된 티타늄 질화물(TiN) 등을 포함할 수 있다. 일부 실시예들에서, 제 2 일 함수 조정 층(104)은 제 1 일 함수 조정 층(100)과 동일하거나 상이한 물질 조성을 가질 수 있다. 일부 실시예들에서, 제 2 일 함수 조정 층(104)의 하부 표면은 제 1 일 함수 조정 층(100)의 상부 표면과 계면을 형성할 수 있다. 제 2 일 함수 조정 층(104)의 두께는 약 0.7 nm 내지 약 2.5 nm 범위일 수 있다. 다른 실시예들에서, 다른 두께도 가능하다.
일부 실시예들에서, 제 1 일 함수 조정 층(100)을 형성하는 것과 제 2 일 함수 조정 층(104)을 형성하는 것 사이에 진공 브레이크가 발생할 수 있다. 그 결과, 제 1 일 함수 조정 층(100)은 그 상부 표면에서 산화될 수 있다. 예를 들어, 제 1 일 함수 조정 층(100)의 상부 표면이 산소를 포함하는 환경에 노출됨으로써, 제 1 일 함수 조정 층(100)의 상부 표면에 티타늄 산질화물 영역이 형성될 수 있다. 이러한 실시예들에서, 이 산화된 영역(예를 들어, 티타늄 산질화물 영역)은 제 1 일 함수 조정 층(100)과 제 2 일 함수 조정 층(104) 사이의 계면에 배치될 수 있다.
그런 다음, 마스크(106)가 제 2 일 함수 조정 층(104) 위에 퇴적되고 패턴화된다. 마스크(106)는 제 1 영역(200), 제 2 영역(300) 및 제 3 영역(400)의 제 2 일 함수 조정 층(104)을 노출시키면서, 제 4 영역(500)의 제 2 일 함수 조정 층을 커버할 수 있다. 일부 실시예들에서, 마스크(106)는 스핀 온 기술을 사용함으로써 형성된 포토 레지스트이고, 허용 가능한 포토 리소그래피 기술을 사용하여 패턴화될 수 있다. 마스크(106)가 패턴화되면, 도 9에 도시된 바와 같이, 제 1 영역(200), 제 2 영역(300) 및 제 3 영역(400)으로부터 제 2 일 함수 조정 층(104)을 제거하기 위해 에칭이 수행된다. 일부 실시예들에서, 제 2 일 함수 조정 층(104)만 제 1 영역(200), 제 2 영역(300) 및 제 3 영역(400)에서 실질적으로 제거되고 이들 영역에서 밑에 놓인 층들(예를 들어, 제 2 전도성 층(98) 및 제 1 일 함수 조정 층(100))은 실질적으로 제거되지 않도록 시간 설정 및/또는 선택적 에칭 공정이 수행될 수 있다. 그런 다음, 마스크(106)가 포토 레지스트인 경우, 예컨대, 적절한 습식 스트립 및/또는 애싱 공정을 사용함으로써, 마스크(106)는 제거된다.
도 6 내지 도 9에 설명된 공정을 사용함으로써, 하나 이상의 p형 일 함수 조정 층이 원하는 누적 두께(예를 들어, 각각의 개구에서 제 1 일 함수 조정 층(100) 및/또는 제 2 일 함수 조정 층(104)의 두께)로 각각의 영역(200, 300, 400 및 500)에 형성될 수 있고, 상이한 문턱 전압을 갖는 트랜지스터들이 각각의 영역(200, 300, 400 및 500)에 형성될 수 있다.
도 9에 추가로 도시된 바와 같이, 마스크(108)가 제 2 전도성 층(98), 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104) 위에 퇴적되고 패턴화된다. 마스크(108)는 제 3 영역(400)의 제 1 일 함수 금속 층을 노출시키고 제 4 영역(500)의 제 2 일 함수 조정 층(104)을 노출시키면서, 제 1 영역(200) 및 제 2 영역(300)의 제 2 전도성 층(98)을 커버한다. 일부 실시예들에서, 마스크(108)는 스핀 온 기술을 사용함으로써 형성될 수 있는 포토 레지스트이고, 허용 가능한 포토 리소그래피 기술을 사용하여 패턴화될 수 있다.
마스크(108)가 패턴화되면, 제 1 일 함수 조정 층(100)의 노출된 부분(예를 들어, 제 3 영역(400)의 제 1 일 함수 조정 층(100)의 부분)과 제 2 일 함수 조정 층(104)의 노출된 부분(예를 들어, 제 4 영역(500)의 제 2 일 함수 조정 층(104)의 부분)을 도핑하기 위해 도핑 공정(110)이 수행된다. 도핑 공정(110)은 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 노출된 부분을 실리콘으로 도핑하는 것을 포함할 수 있다. 일 실시예에서, 도핑 공정(110)은 SiH4 등을 도핑 가스로 사용하는 ALD 공정이다. 도핑 공정(110)에서 사용되는 도핑 가스의 실리콘 농도는 약 5 % 내지 약 25 % 범위일 수 있다. 일부 실시예들에서, 도핑 공정(110)은 약 250 ℃ 내지 약 475 ℃ 범위의 온도에서; 약 1 초 내지 약 10 분 동안; 약 0.5 Torr 내지 약 50 Torr의 압력에서; 및 Ar 등과 같은 캐리어 가스를 사용하여 수행될 수 있다. 다른 실시예들에서, 도핑 공정(110)은 위에서 설명된 것과 같은 하나 이상의 상이한 공정 조건을 사용하여 수행될 수 있다.
도핑 공정(110)의 결과, 제 3 영역(400)의 제 1 일 함수 조정 층(100) 및 제 4 영역(500)의 제 2 일 함수 조정 층(104)은 각각 실리콘을 포함할 수 있다. 예를 들어, 제 3 영역(400)의 제 1 일 함수 조정 층(100) 및 제 4 영역(500)의 제 2 일 함수 조정 층(104)은 티타늄 실리콘 질화물 등을 포함할 수 있다. 제 3 영역(400)의 제 1 일 함수 조정 층(100)의 실리콘 농도는 약 0.5 % 내지 약 10 % 범위일 수 있고, 제 4 영역(500)의 제 2 일 함수 조정 층(104)의 실리콘 농도는 약 0.5 % 내지 약 10 % 범위일 수 있다. 상기 범위의 실리콘을 갖도록 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)을 도핑함으로써, 원하는 에칭 선택성이 달성될 수 있다는 것이 관찰되었다. 또한, 제 4 영역(500)의 제 1 일 함수 조정 층(100)의 부분은 도핑 공정(110) 동안 제 2 일 함수 조정 층(104)에 의해 마스킹될 수 있고, 제 4 영역(500)의 제 1 일 함수 조정 층(100)은 실질적으로 도핑되지 않고 실리콘이 없을 수 있다. 대안적으로, 실리콘은 제 4 영역(500)에서 제 2 일 함수 조정 층(104)으로부터 밑에 놓인 제 1 일 함수 조정 층(100)으로 확산될 수 있으며, 그 결과, 제 4 영역(500)의 제 1 일 함수 조정 층(100)은 또한 실리콘을 포함할 수 있다. 이러한 실시예들에서, 제 4 영역(500)의 제 1 일 함수 조정 층(100)은 제 3 영역(400)의 제 1 일 함수 조정 층(100)보다 낮은 실리콘 농도를 가질 수 있다. 제 4 영역(500)에서 제 1 일 함수 조정 층(100)으로의 실리콘의 확산은 도핑 공정(110) 이후에 수행되는 하나 이상의 어닐링 공정에 의해 강화될 수 있다. 이러한 실시예들에서, 제 2 전도성 층(98)은 밑에 놓인 층으로의 실리콘의 상당한 확산을 차단하는 확산 장벽 층으로서 작용할 수 있다.
다른 실시예에서, 도핑 공정(110)은 상이한 도핑 공정으로 대체될 수 있다. 예를 들어, 도 10은 도핑 공정(110) 대신에 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104) 상에 도핑 공정(111)이 수행되는 대안적인 실시예를 도시한다. 도핑 공정(111)은 제 1 일 함수 조정 층(100)의 노출된 부분(예를 들어, 제 3 영역(400)의 제 1 일 함수 조정 층(100)의 부분)과 제 2 일 함수 조정 층(104)의 노출된 부분(예를 들어, 제 4 영역(500)의 제 2 일 함수 조정 층(104)의 부분)을 알루미늄으로 도핑하는 것을 포함할 수 있다. 일 실시예에서, 도핑 공정(111)은 AlCl3, 트리메틸알루미늄(trimethylaluminum; TMA) 등을 도핑 가스로 사용하는 ALD 공정이다. 도핑 공정(111)에서 사용되는 도핑 가스의 알루미늄 농도는 약 5 % 내지 약 25 % 범위일 수 있다. 일부 실시예들에서, 도핑 공정(111)은 약 250 ℃ 내지 약 475 ℃ 범위의 온도에서; 약 1 초 내지 약 10 분 동안; 약 0.5 Torr 내지 약 50 Torr의 압력에서; 및 Ar 등과 같은 캐리어 가스를 사용하여 수행될 수 있다. 다른 실시예들에서, 도핑 공정(111)은 위에서 설명된 것과 같은 하나 이상의 상이한 공정 조건을 사용하여 수행될 수 있다.
도핑 공정(111)의 결과, 제 3 영역(400)의 제 1 일 함수 조정 층(100) 및 제 4 영역(500)의 제 2 일 함수 조정 층(104)은 각각 알루미늄을 포함할 수 있다. 예를 들어, 제 3 영역(400)의 제 1 일 함수 조정 층(100) 및 제 4 영역(500)의 제 2 일 함수 조정 층(104)은 티타늄 알루미늄 질화물 등을 포함할 수 있다. 제 3 영역(400)의 제 1 일 함수 조정 층(100)의 알루미늄 농도는 약 2.5 % 내지 약 40 % 범위일 수 있고, 제 4 영역(500)의 제 2 일 함수 조정 층(104)의 알루미늄 농도는 약 2.5 % 내지 약 40 % 범위일 수 있다. 상기 범위의 알루미늄을 갖도록 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)을 도핑함으로써, 원하는 에칭 선택성이 달성될 수 있다는 것이 관찰되었다. 또한, 제 4 영역(500)의 제 1 일 함수 조정 층(100)의 부분은 도핑 공정(111) 동안 제 2 일 함수 조정 층(104)에 의해 마스킹될 수 있고, 제 4 영역(500)의 제 1 일 함수 조정 층(100)은 실질적으로 도핑되지 않고 알루미늄이 없을 수 있다. 대안적으로, 알루미늄은 제 4 영역(500)에서 제 2 일 함수 조정 층(104)으로부터 밑에 놓인 제 1 일 함수 조정 층(100)으로 확산될 수 있으며, 그 결과, 제 4 영역(500)의 제 1 일 함수 조정 층(100)은 또한 알루미늄을 포함할 수 있다. 이러한 실시예들에서, 제 4 영역(500)의 제 1 일 함수 조정 층(100)은 제 3 영역(400)의 제 1 일 함수 조정 층(100)보다 낮은 알루미늄 농도를 가질 수 있다. 알루미늄의 확산은 도핑 공정(111) 이후에 수행되는 하나 이상의 어닐링 공정에 의해 강화될 수 있다. 이러한 실시예들에서, 제 2 전도성 층(98)은 밑에 놓인 층으로의 알루미늄의 상당한 확산을 차단하는 확산 장벽 층으로서 작용할 수 있다.
도핑 공정(110 또는 111) 후에, 마스크(108)가 포토 레지스트인 경우, 적절한 습식 스트립 및/또는 애싱 공정을 사용함으로써, 마스크(108)를 제거할 수 있다. 일부 실시예들에서, 도핑 공정(110 또는 111), 마스크(108)의 제거 및/또는 자연 환경과 같은 산소 함유 환경에 대한 노출의 결과로서, 수산화물 및/또는 산소와 같은 종결 종이 제 2 전도성 층(98), 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 표면을 종결할 수 있다. 이러한 종이 수산화물 및/또는 산소인 경우, 종은 이들 층(98, 100 및 104) 상에 천연 산화물과 같은 산화물을 형성할 수 있다. 그 결과, 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 노출된 부분은 산화되어 티타늄 실리콘 산질화물 등을 포함할 수 있다. 구체적으로, 산화는 제 3 영역(400)의 제 1 일 함수 조정 층(100) 및 제 4 영역(500)의 제 2 일 함수 조정 층(104)에 실리콘-산소 결합(예를 들어, SixOy) 또는 알루미늄-산소 결합(AlxOy)을 형성할 수 있다. SixOy를 게이트 전극에 포함함으로써, 결과적인 트랜지스터의 평탄 밴드 전압(flat band voltage; VFB)이 개선될 수 있다. 또한, 아래에서 더 상세히 설명되는 바와 같이, 실리콘, 알루미늄 및/또는 산소를 갖는 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 부분을 처리함으로써, 제 2 전도성 층(98)(예를 들어, 탄탈럼 질화물을 포함함)과 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)(예를 들어, 티타늄, 실리콘 및 질소를 포함함) 사이의 에칭 선택성이 증가될 수 있어 공정 제어를 개선하고 더 큰 문턱 전압 차이를 갖는 상이한 트랜지스터들이 디바이스의 상이한 영역에 형성될 수 있도록 한다.
다음으로, 도 11에서, 염소 기반 처리(112)가 제 2 전도성 층(98), 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 상부 표면에 수행된다. 일부 실시예들에서, 염소 기반 처리(112)는 제 2 전도성 층(98), 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 상부 표면을 염소계 유체에 노출시키는 것을 포함한다. 또한, 염소계 유체는 TiClx, TaClx, WClx 또는 이들의 조합 등과 같은 금속-염소 유체일 수 있다. 일부 실시예들에서, 염소계 유체, 보다 구체적으로, 금속-염소 유체는 가스이다. 염소계 가스 또는 금속-염소 가스는 플라즈마를 사용하지 않고 처리에 사용될 수 있다. 일부 실시예들에서, 제 2 전도성 층(98), 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 상부 표면은, 예를 들어, 약 200 ℃ 내지 약 600 ℃ 범위의 온도에서, 약 30 초 내지 약 120 초와 같은 약 10 초 내지 약 300 초 범위의 기간 동안, 약 100 sccm 내지 약 10,000 sccm 범위의 유속을 갖는 염소계 가스, 예를 들어, WCL5에 노출된다.
염소 기반 처리(112)는 제 2 전도성 층(98), 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 상부 표면으로부터 종결 종을 제거하거나 스트리핑할 수 있고, 염소(Cl)와 같은 염소계 종이 제 2 전도성 층(98), 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 상부 표면을 재종결할 수 있다. 염소 기반 처리(112)는 또한 노출된 층(예를 들어, 제 2 전도성 층(98), 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104))의 상부 표면을 에칭할 수 있다. 예를 들어, 제 1 영역(200) 및 제 2 영역(300)의 제 2 전도성 층(98)의 두께는 제 3 영역(400) 및 제 4 영역(500)의 제 2 전도성 층(98)의 두께보다 얇을 수 있다. 또한, 제 3 영역(400)의 제 1 일 함수 조정 층(100)의 두께는 제 4 영역(500)의 제 1 일 함수 조정 층(100)의 두께보다 얇을 수 있다. 제 2 전도성 층(98), 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 두께를 조절함으로써, 제 1 영역(200), 제 2 영역(300), 제 3 영역(400) 및 제 4 영역(500) 각각에 형성된 트랜지스터들의 문턱 전압을 조절할 수 있다. 예를 들어, 전도성 층(98), 제 1 일 함수 조정 층(100) 및/또는 제 2 일 함수 조정 층(104)의 더 작은 누적 두께는 더 낮은 문턱 전압에 대응할 수 있다.
그러나, 일부 실시예들에서, 염소 기반 처리(112)는 처리된 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 산소 결합 도펀트(예를 들어, 실리콘 또는 알루미늄)의 존재로 인해, 처리된 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)을 크게 에칭하지 않을 것이다. 예를 들어, 염소 기반 처리(112)는 SixOy 또는 AlxOy의 존재로 인해, 처리된 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)을 크게 에칭하지 않을 수 있다. 따라서, 제 2 전도성 층(98)은 제 1 일 함수 조정 층(100) 또는 제 2 일 함수 조정 층(104)보다 염소 기반 처리(112)에 의해 더 크게 더 큰 속도로 에칭될 것이다. 예를 들어, 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 에칭 두께(예를 들어, 염소 기반 처리(112)에 의해 에칭된 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 각각의 두께)는 제 2 전도성 층(98)의 에칭 두께(예를 들어, 염소 기반 처리(112)에 의해 에칭된 제 2 전도성 층(98)의 두께)보다 작다. 일부 실시예들에서, 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 에칭 두께는 약 1 Å 이하일 수 있다. 일부 실시예들에서, 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 에칭 두께는 위에서 설명된 도핑 공정(110/111)에 따라 도핑되지 않은 유사한 일 함수 조정 층의 에칭 두께의 절반 미만일 수 있다. 따라서, 도핑 공정(110 및 111)은 처리된 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)에 비해 제 1 전도성 층(98)의 에칭 선택성을 증가시킬 수 있다. 예를 들어, 제 1 전도성 층(98)의 에칭 두께 대 제 1 일 함수 조정 층(100) 및 제 2 일 함수 조정 층(104)의 에칭 두께의 비율이 증가될 수 있다. 이러한 층들의 에칭 선택성을 증가시킴으로써, 상이한 영역(200, 300, 400 및 500)에서의 상이한 트랜지스터들의 증가된 문턱 전압 분리가 달성될 수 있다. 구체적으로, 제 3 영역(400) 및 제 4 영역(500)의 트랜지스터들에 대해 더 높은 문턱 전압을 유지하면서, 제 1 영역(200) 및 제 2 영역(300)의 트랜지스터들에 대해 더 낮은 문턱 전압이 달성될 수 있다. 다양한 실시예들은 대체 금속 게이트 공정 동안 더 큰 문턱 전압 분리 유연성을 허용한다.
도 12에서, 염소 기반 처리(112) 이후에, 제 3 일 함수 조정 층(114)이 제 1 영역(200) 및 제 2 영역(300)의 제 2 전도성 층(98) 상에 컨포멀하게 형성되고, 제 3 영역(400)의 제 1 일 함수 조정 층(100) 상에 컨포멀하게 형성되며, 제 4 영역(500)의 제 2 일 함수 조정 층(104) 상에 컨포멀하게 형성된다. 제 3 일 함수 조정 층(114)은 형성될 디바이스의 적용에 주어진 원하는 양으로 디바이스의 일 함수를 조정하는 임의의 허용 가능한 물질일 수 있고, 임의의 허용 가능한 퇴적 공정을 사용하여 퇴적될 수 있다. 일부 실시예들에서, 제 3 일 함수 조정 층(114)은 n형 일 함수 금속이고, ALD, CVD, PVD 등에 의해 퇴적된 알루미늄(Al), 알루미늄 질화물(AlN), 티타늄 알루미늄(TiAl), 탄탈럼 알루미늄(TaAl) 등을 포함할 수 있다. 제 3 일 함수 조정 층(114)의 두께는 약 1.5 nm 내지 약 4 nm 범위일 수 있다.
도 13에서, 접착 또는 접착제 층(116)이 제 1 영역(200), 제 2 영역(300), 제 3 영역(400) 및 제 4 영역(500)의 제 3 일 함수 조정 층(114) 상에 컨포멀하게 형성된다. 접착제 층(116)은 ALD 등에 의해 퇴적된 티타늄 질화물(TiN) 등을 포함할 수 있다. 접착제 층(116)의 두께는 약 2 nm 내지 약 4 nm 범위일 수 있다.
또한, 도 13에서, 전도성 물질(118)이 접착제 층(116) 상에 퇴적된다. 전도성 물질(118)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 루테늄(Ru) 또는 이들의 조합 등과 같은 금속을 포함할 수 있다. 전도성 물질(118)은 CVD, PVD 또는 이들의 조합 등을 사용하여 퇴적될 수 있다. 전도성 물질(118)은 적어도 개구의 나머지 부분, 예를 들어, 제 1 전도성 층(96), 제 2 전도성 층(98), 제 1 일 함수 조정 층(100), 제 2 일 함수 조정 층(104), 제 3 일 함수 조정(114) 및 접착제 층(116)에 의해 충전되지 않은 부분을 충전한다.
다음으로, 도 14에 도시된 바와 같이, ILD(90)의 상부 표면 위에 있는 제 1 전도성 층(96), 제 2 전도성 층(98), 제 1 일 함수 조정 층(100), 제 2 일 함수 조정 층(104), 제 3 일 함수 조정 층(114), 접착제 층(116) 및 전도성 물질(118)의 초과 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행되어, 제 1 영역(200), 제 2 영역(300), 제 3 영역(400) 및 제 4 영역(500)에 각각 게이트 유전체 물질(94A, 94B, 94C 및 94D)(예를 들어, 게이트 유전체 층(94)의 나머지 부분을 포함함, 도 13 참조) 및 게이트 전극(120A, 120B, 120C 및 120D)(제 3 영역(400) 및 제 4 영역(500)의 제 1 전도성 층(96), 제 2 전도성 층(98), 제 1 일 함수 조정 층(100), 제 4 영역(500)의 제 2 일 함수 조정 층(104), 제 3 일 함수 조정 층(114), 접착제 층(116) 및 전도성 물질(118)의 나머지 부분을 포함함, 도 13 참조)을 형성할 수 있다. 구체적으로, 제 1 영역(200)의 제 1 게이트 전극(120A)은 전도성 물질(96A), 전도성 물질(98A), 일 함수 조정 금속(114A), 접착제 물질(116A) 및 충전 금속(118A)을 포함한다. 제 2 영역(300)의 제 2 게이트 전극(120B)은 전도성 물질(96B), 전도성 물질(98B), 일 함수 조정 금속(114B), 접착제 물질(116B) 및 충전 금속(118B)을 포함한다. 제 3 영역(400)의 제 3 게이트 전극(120C)은 전도성 물질(96C), 전도성 물질(98C), 일 함수 조정 금속(100A), 일 함수 조정 금속(114C), 접착제 물질(116C) 및 충전 금속(118C)을 포함한다. 제 4 영역(500)의 제 4 게이트 전극(120D)은 전도성 물질(96D), 전도성 물질(98D), 일 함수 조정 금속(100B), 일 함수 조정 금속(104A), 일 함수 조정 금속(114D), 접착제 물질(116D) 및 충전 금속(118D)을 포함한다. 전도성 물질(96A, 96B, 96C 및 96D)은 제 1 전도성 층(96)의 나머지 부분으로 형성될 수 있다; 전도성 물질(98A, 98B, 98C 및 98D)은 제 2 전도성 층(98)의 나머지 부분으로 형성될 수 있다; 일 함수 금속(100A 및 100B)은 제 1 일 함수 조정 층(100)의 나머지 부분으로 형성될 수 있다; 일 함수 금속(104A)은 제 2 일 함수 조정 층(104)의 나머지 부분으로 형성될 수 있다; 일 함수 금속(114A, 114B, 114C 및 114D)은 제 3 일 함수 조정 층(114)의 나머지 부분으로 형성될 수 있다; 접착제 물질(116A, 116B, 116C 및 116D)은 접착제 층(116)의 나머지 부분으로 형성될 수 있다; 충전 금속(118A, 118B, 118C 및 118D)은 전도성 물질(118)의 나머지 부분으로 형성될 수 있다. 전술한 처리 단계의 결과로서, 전도성 물질(98A 및 98B)은 전도성 물질(98C 및 98D)보다 얇을 수 있고, 일 함수 조정 금속(100A)은 일 함수 조정 금속(100B)보다 얇다. 따라서, 제 1 전극(120A) 및 제 2 전극(120B)을 포함하는 트랜지스터의 문턱 전압은 제 3 전극(120C)을 포함하는 트랜지스터의 문턱 전압보다 낮을 수 있고, 제 3 전극(120C)을 포함하는 트랜지스터의 문턱 전압은 제 4 전극(120D)을 포함하는 트랜지스터의 문턱 전압보다 낮을 수 있다. 참조의 용이함을 위해, 게이트 전극(120A, 120B, 120C 및 120D)은 이하에서 게이트 전극(120)으로 지칭될 수 있다.
도 15a, 도 15b 및 도 15c에서, 게이트 마스크(128)가 게이트 스택(게이트 유전체 층(94) 및 대응하는 게이트 전극(120)을 포함함) 위에 형성되고, 게이트 마스크(128)는 게이트 스페이서(82)의 대향 부분 사이에 배치될 수 있다. 일부 실시예들에서, 게이트 마스크(128)를 형성하는 것은 게이트 스택을 리세스하는 것을 포함하여, 리세스가 게이트 스택 바로 위에 그리고 게이트 스페이서(82)의 대향 부분 사이에 형성되도록 한다. 실리콘 질화물, 실리콘 산질화물 등과 같은 하나 이상의 유전체 물질 층을 포함하는 게이트 마스크(128)가 리세스에 충전되고, 제 1 ILD(90) 위로 연장되는 유전체 물질의 초과 부분을 제거하기 위한 평탄화 공정이 이어진다.
또한, 도 15a, 도 15b 및 도 15c에 도시된 바와 같이, 제 2 ILD(124)가 ILD(90) 위에 퇴적된다. 일부 실시예들에서, 제 2 ILD(124)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예들에서, 제 2 ILD(124)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다.
일부 실시예들에 따라, 게이트 콘택(132) 및 소스/드레인 콘택(130)이 제 2 ILD(124) 및 ILD(90)를 통해 형성된다. 소스/드레인 콘택(130)을 위한 개구가 ILD(90) 및 제 2 ILD(124)를 통해 형성되고, 게이트 콘택(132)을 위한 개구가 제 2 ILD(124) 및 게이트 마스크(128)를 통해 형성된다. 개구는 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 장벽 층, 접착 층 등과 같은 라이너(도시되지 않음) 및 전도성 물질이 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 공정이 제 2 ILD(124)의 표면으로부터 초과 물질을 제거하기 위해 수행될 수 있다. 나머지 라이너 및 전도성 물질은 개구에 소스/드레인 콘택(130) 및 게이트 콘택(132)을 형성한다. 에피택셜 소스/드레인 영역(84/86)과 소스/드레인 콘택(130) 사이의 계면에서 실리사이드(136)를 형성하기 위해 어닐링 공정이 수행될 수 있다. 소스/드레인 콘택(130)은 에피택셜 소스/드레인 영역(84/86)에 물리적으로 그리고 전기적으로 결합되고, 게이트 콘택(132)은 게이트 전극(120)에 물리적으로 그리고 전기적으로 결합된다. 소스/드레인 콘택(130) 및 게이트 콘택(132)은 상이한 공정으로 형성될 수 있거나, 동일한 공정으로 형성될 수 있다. 동일한 단면에 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택(130) 및 게이트 콘택(132) 각각은 상이한 단면에 형성될 수 있으며, 이는 콘택들의 단락을 피할 수 있음을 이해해야 한다.
명시적으로 도시되지는 않았지만, 본 발명 기술 분야의 당업자는 추가 처리 단계가 도 13의 구조물 상에 수행될 수 있음을 용이하게 이해할 것이다. 예를 들어, 제 2 ILD(124) 위에 다양한 금속간 유전체(Inter-Metal Dielectric; IMD) 및 그에 상응하는 금속화가 형성될 수 있다.
다양한 실시예들은 도핑된 일 함수 조정 층(예를 들어, 티타늄 질화물 층)을 갖는 게이트 전극을 제공한다. 일 함수 조정 층은, 예를 들어, 실리콘, 알루미늄 등으로 도핑될 수 있고, 일 함수 조정 층은 도펀트에 결합된 산소(예를 들어, SixOy, AlxOy 등)를 더 포함할 수 있다. 일 함수 조정 층의 조성을 조절함으로써, 일 함수 조정 층과 밑에 있는 층(예를 들어, 탄탈럼 질화물 층) 사이의 에칭 선택성은 문턱 전압 조정을 위해 밑에 있는 층의 두께를 감소시키는 염소 기반 처리 동안 증가될 수 있다. 이러한 방식으로, 디바이스 내의 상이한 트랜지스터들의 문턱 전압 사이의 더 큰 차이가 달성될 수 있다.
일부 실시예들에서, 방법은 게이트 유전체 층 위에 제 1 전도성 층을 퇴적하는 단계; 제 1 전도성 층 위에 제 1 일 함수 조정 층을 퇴적하는 단계; 제 1 전도성 층의 제 1 영역 위의 제 1 일 함수 조정 층을 선택적으로 제거하는 단계; 도펀트로 제 1 일 함수 조정 층을 도핑하는 단계; 및 제 1 일 함수 조정 층을 도핑한 후, 제 1 전도성 층의 제 1 영역 및 제 1 일 함수 조정 층의 제 2 영역을 에칭하기 위해 제 1 처리 공정을 수행하는 단계를 포함한다. 제 1 처리 공정은 제 1 일 함수 조정 층보다 더 빠른 속도로 제 1 전도성 층을 에칭한다. 선택적으로 일부 실시예들에서, 도펀트는 실리콘 또는 알루미늄이다. 선택적으로 일부 실시예들에서, 도펀트로 제 1 일 함수 조정 층을 도핑하는 단계는 원자 층 증착 공정을 포함한다. 선택적으로 일부 실시예들에서, 원자 층 증착 공정은 SiH4를 도핑 가스로 사용하는 단계를 포함한다. 선택적으로 일부 실시예들에서, 원자 층 증착 공정은 AlCl3 또는 트리메틸알루미늄(TMA)을 도핑 가스로 사용하는 단계를 포함한다. 선택적으로 일부 실시예들에서, 상기 방법은 제 1 일 함수 조정 층 위에 제 2 일 함수 조정 층을 퇴적하는 단계; 제 1 일 함수 조정 층의 제 2 영역 위의 제 2 일 함수 조정 층을 선택적으로 제거하는 단계; 도펀트로 제 1 일 함수 조정 층을 도핑하면서 도펀트로 제 2 일 함수 조정 층을 도핑하는 단계; 및 제 2 일 함수 조정 층의 제 3 영역을 에칭하기 위해 제 1 처리 공정을 수행하는 단계를 더 포함하며, 제 1 처리 공정은 제 2 일 함수 조정 층보다 더 빠른 속도로 제 1 전도성 층을 에칭한다. 선택적으로 일부 실시예들에서, 제 1 전도성 층은 탄탈럼 질화물을 포함하고, 제 1 일 함수 조정 층은 티타늄 질화물을 포함한다. 선택적으로 일부 실시예들에서, 상기 방법은 산소를 제 1 일 함수 조정 층으로 확산시키는 단계를 더 포함하며, 산소는 도펀트와 결합한다. 선택적으로 일부 실시예들에서, 제 1 처리 공정은 염소 기반 에칭 공정이다. 선택적으로 일부 실시예들에서, 염소 기반 에칭 공정은 염소 기반 열 충격을 포함한다. 선택적으로 일부 실시예들에서, 염소 기반 열 충격은 WCl5를 공정 가스로 사용하는 단계를 포함한다. 선택적으로 일부 실시예들에서, 상기 방법은 제 1 처리 공정 후에 제 1 일 함수 조정 층 위에 제 3 일 함수 조정 층을 퇴적하는 단계를 더 포함하며, 제 1 일 함수 조정 층은 p형 층이고, 제 3 일 함수 조정 층 n형 층이다.
일부 실시예들에서, 트랜지스터는 제 1 소스/드레인 영역; 제 2 소스/드레인 영역; 및 제 1 소스/드레인 영역과 제 2 소스/드레인 영역 사이의 게이트를 포함하고, 게이트는: 게이트 유전체; 및 게이트 유전체 위의 게이트 전극을 포함하고, 게이트 전극은: 제 1 전도성 물질; 제 1 전도성 물질 위의 제 1 p형 일 함수 조정 금속 - 제 1 p형 일 함수 조정 금속은 실리콘 또는 알루미늄을 포함함 - ; 제 1 p형 일 함수 조정 금속 위의 n형 일 함수 조정 금속; 및 n형 일 함수 조정 금속 위의 충전 금속을 포함한다. 선택적으로 일부 실시예들에서, 제 1 p형 일 함수 조정 금속은 SixOy 또는 AlxOy를 포함한다. 선택적으로 일부 실시예들에서, 게이트 전극은 제 1 p형 일 함수 조정 금속 아래에 제 2 p형 일 함수 조정 금속을 더 포함하고, 제 2 p형 일 함수 조정 금속은 제 1 p형 일 함 수 조정 금속보다 낮은 실리콘 또는 알루미늄 농도를 포함한다. 선택적으로 일부 실시예들에서, 제 1 전도성 물질은 티타늄 질화물을 포함하고, 제 1 p형 일 함수 조정 금속은 티타늄 질화물을 포함한다.
일부 실시예들에서, 디바이스는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하고, 제 1 게이트 전극은: 제 1 게이트 유전체 위의 제 1 전도성 물질; 제 1 전도성 물질과 접촉하는 제 1 n형 일 함수 조정 금속; 및 제 1 n형 일 함수 조정 금속 위의 제 1 충전 물질을 포함하며; 제 2 게이트 전극은: 제 2 게이트 유전체 위의 제 2 전도성 물질 - 제 1 전도성 물질은 제 2 전도성 물질보다 얇음 - ; 제 2 전도성 물질과 접촉하는 제 1 p형 일 함수 조정 금속 - 제 1 p형 일 함수 조정 금속은 실리콘 또는 알루미늄을 포함함 - ; 제 1 p형 일 함수 조정 금속과 접촉하는 제 2 n형 일 함수 조정 금속; 및 제 2 n형 일 함수 조정 금속 위의 제 2 충전 물질을 포함한다. 선택적으로 일부 실시예들에서, 디바이스는 제 3 게이트 전극을 더 포함하고, 제 3 게이트 전극은: 제 3 게이트 유전체 위의 제 3 전도성 물질 - 제 3 전도성 물질은 제 1 전도성 물질과 동일한 물질 조성을 가지며, 제 1 전도성 물질은 제 3 전도성 물질보다 얇음 - ; 제 3 전도성 물질과 접촉하는 제 2 p형 일 함수 조정 금속 - 제 1 p형 일 함수 조정 금속은 제 2 p형 일 함수 조정 금속보다 얇음 - ; 제 2 p형 일 함수 조정 금속과 접촉하는 제 3 p형 일 함수 조정 금속 - 제 3 p형 일 함수 조정 금속은 실리콘 또는 알루미늄을 포함함 - ; 제 3 p형 일 함수 조정 금속과 접촉하는 제 3 n형 일 함수 조정 금속; 및 제 3 n형 일 함수 조정 금속 위의 제 3 충전 물질을 포함한다. 선택적으로 일부 실시예들에서, 제 1 p형 일 함수 조정 금속은 산소를 더 포함한다. 선택적으로 일부 실시예들에서, 제 1 전도성 물질 및 제 2 전도성 물질은 각각 탄탈럼 질화물을 포함하고, 제 1 p형 일 함수 조정 금속은 티타늄 질화물을 포함한다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예
1. 게이트 전극을 형성하기 위한 방법에 있어서,
게이트 유전체 층 위에 제 1 전도성 층을 퇴적하는 단계;
상기 제 1 전도성 층 위에 제 1 일 함수 조정 층을 퇴적하는 단계;
상기 제 1 전도성 층의 제 1 영역 위로부터 상기 제 1 일 함수 조정 층을 선택적으로 제거하는 단계;
도펀트로 상기 제 1 일 함수 조정 층을 도핑하는 단계; 및
상기 제 1 일 함수 조정 층을 도핑한 후, 상기 제 1 전도성 층의 상기 제 1 영역 및 상기 제 1 일 함수 조정 층의 제 2 영역을 에칭하기 위해 제 1 처리 공정을 수행하는 단계 - 상기 제 1 처리 공정은 상기 제 1 일 함수 조정 층보다 더 빠른 속도로 상기 제 1 전도성 층을 에칭함 -
를 포함하는, 게이트 전극을 형성하기 위한 방법.
2. 제 1 항에 있어서, 상기 도펀트는 실리콘 또는 알루미늄인 것인, 게이트 전극을 형성하기 위한 방법.
3. 제 1 항에 있어서, 상기 도펀트로 상기 제 1 일 함수 조정 층을 도핑하는 단계는 원자 층 증착(atomic layer deposition) 공정을 포함하는 것인, 게이트 전극을 형성하기 위한 방법.
4. 제 3 항에 있어서, 상기 원자 층 증착 공정은 SiH4를 도핑 가스로 사용하는 단계를 포함하는 것인, 게이트 전극을 형성하기 위한 방법.
5. 제 3 항에 있어서, 상기 원자 층 증착 공정은 AlCl3 또는 트리메틸알루미늄(trimethylaluminum; TMA)을 도핑 가스로 사용하는 단계를 포함하는 것인, 게이트 전극을 형성하기 위한 방법.
6. 제 1 항에 있어서,
상기 제 1 일 함수 조정 층 위에 제 2 일 함수 조정 층을 퇴적하는 단계;
상기 제 1 일 함수 조정 층의 상기 제 2 영역 위로부터 상기 제 2 일 함수 조정 층을 선택적으로 제거하는 단계;
상기 도펀트로 상기 제 1 일 함수 조정 층을 도핑하면서 상기 도펀트로 상기 제 2 일 함수 조정 층을 도핑하는 단계; 및
상기 제 2 일 함수 조정 층의 제 3 영역을 에칭하기 위해 상기 제 1 처리 공정을 수행하는 단계 - 상기 제 1 처리 공정은 상기 제 2 일 함수 조정 층보다 더 빠른 속도로 상기 제 1 전도성 층을 에칭함 -
를 더 포함하는, 게이트 전극을 형성하기 위한 방법.
7. 제 1 항에 있어서, 상기 제 1 전도성 층은 탄탈럼 질화물을 포함하고, 상기 제 1 일 함수 조정 층은 티타늄 질화물을 포함하는 것인, 게이트 전극을 형성하기 위한 방법.
8. 제 1 항에 있어서,
산소를 상기 제 1 일 함수 조정 층 내로 확산시키는 단계
를 더 포함하며, 상기 산소는 상기 도펀트와 결합하는 것인, 게이트 전극을 형성하기 위한 방법.
9. 제 1 항에 있어서, 상기 제 1 처리 공정은 염소 기반 에칭 공정인 것인, 게이트 전극을 형성하기 위한 방법.
10. 제 9 항에 있어서, 상기 염소 기반 에칭 공정은 염소 기반 열 충격을 포함하는 것인, 게이트 전극을 형성하기 위한 방법.
11. 제 10 항에 있어서, 상기 염소 기반 열 충격은 WCl5를 공정 가스로 사용하는 단계를 포함하는 것인, 게이트 전극을 형성하기 위한 방법.
12. 제 1 항에 있어서,
상기 제 1 처리 공정 후에, 상기 제 1 일 함수 조정 층 위에 제 3 일 함수 조정 층을 퇴적하는 단계
를 더 포함하며, 상기 제 1 일 함수 조정 층은 p형 층이고, 상기 제 3 일 함수 조정 층 n형 층인 것인, 게이트 전극을 형성하기 위한 방법.
13. 트랜지스터에 있어서,
제 1 소스/드레인 영역;
제 2 소스/드레인 영역; 및
상기 제 1 소스/드레인 영역과 상기 제 2 소스/드레인 영역 사이의 게이트
를 포함하고,
상기 게이트는:
게이트 유전체; 및
상기 게이트 유전체 위의 게이트 전극을 포함하고,
상기 게이트 전극은:
제 1 전도성 물질;
상기 제 1 전도성 물질 위의 제 1 p형 일 함수 조정 금속 - 상기 제 1 p형 일 함수 조정 금속은 실리콘 또는 알루미늄을 포함함 - ;
상기 제 1 p형 일 함수 조정 금속 위의 n형 일 함수 조정 금속; 및
상기 n형 일 함수 조정 금속 위의 충전 금속을 포함하는 것인, 트랜지스터.
14. 제 13 항에 있어서, 상기 제 1 p형 일 함수 조정 금속은 SixOy 또는 AlxOy를 포함하는 것인, 트랜지스터.
15. 제 13 항에 있어서, 상기 게이트 전극은 상기 제 1 p형 일 함수 조정 금속 아래에 제 2 p형 일 함수 조정 금속을 더 포함하고, 상기 제 2 p형 일 함수 조정 금속은 상기 제 1 p형 일 함 수 조정 금속보다 낮은 실리콘 또는 알루미늄 농도를 포함하는 것인, 트랜지스터.
16. 제 13 항에 있어서, 상기 제 1 전도성 물질은 티타늄 질화물을 포함하고, 상기 제 1 p형 일 함수 조정 금속은 티타늄 질화물을 포함하는 것인, 트랜지스터.
17. 디바이스에 있어서,
제 1 게이트 전극; 및
제 2 게이트 전극
을 포함하고,
상기 제 1 게이트 전극은:
제 1 게이트 유전체 위의 제 1 전도성 물질;
상기 제 1 전도성 물질과 접촉하는 제 1 n형 일 함수 조정 금속; 및
상기 제 1 n형 일 함수 조정 금속 위의 제 1 충전 물질을 포함하며;
상기 제 2 게이트 전극은:
제 2 게이트 유전체 위의 제 2 전도성 물질 - 상기 제 1 전도성 물질은 상기 제 2 전도성 물질보다 얇음 - ;
상기 제 2 전도성 물질과 접촉하는 제 1 p형 일 함수 조정 금속 - 상기 제 1 p형 일 함수 조정 금속은 실리콘 또는 알루미늄을 포함함 - ;
상기 제 1 p형 일 함수 조정 금속과 접촉하는 제 2 n형 일 함수 조정 금속; 및
상기 제 2 n형 일 함수 조정 금속 위의 제 2 충전 물질을 포함하는 것인, 디바이스.
18. 제 17 항에 있어서,
제 3 게이트 전극
을 더 포함하고,
상기 제 3 게이트 전극은:
제 3 게이트 유전체 위의 제 3 전도성 물질 - 상기 제 3 전도성 물질은 상기 제 1 전도성 물질과 동일한 물질 조성을 가지며, 상기 제 1 전도성 물질은 상기 제 3 전도성 물질보다 얇음 - ;
상기 제 3 전도성 물질과 접촉하는 제 2 p형 일 함수 조정 금속 - 상기 제 1 p형 일 함수 조정 금속은 상기 제 2 p형 일 함수 조정 금속보다 얇음 - ;
상기 제 2 p형 일 함수 조정 금속과 접촉하는 제 3 p형 일 함수 조정 금속 - 상기 제 3 p형 일 함수 조정 금속은 실리콘 또는 알루미늄을 포함함 - ;
상기 제 3 p형 일 함수 조정 금속과 접촉하는 제 3 n형 일 함수 조정 금속; 및
상기 제 3 n형 일 함수 조정 금속 위의 제 3 충전 물질을 포함하는 것인, 디바이스.
19. 제 17 항에 있어서, 상기 제 1 p형 일 함수 조정 금속은 산소를 더 포함하는 것인, 디바이스.
20. 제 17 항에 있어서, 상기 제 1 전도성 물질 및 상기 제 2 전도성 물질은 각각 탄탈럼 질화물을 포함하고, 상기 제 1 p형 일 함수 조정 금속은 티타늄 질화물을 포함하는 것인, 디바이스.

Claims (10)

  1. 게이트 전극을 형성하기 위한 방법에 있어서,
    게이트 유전체 층 위에 제 1 전도성 층을 퇴적하는 단계;
    상기 제 1 전도성 층 위에 제 1 일 함수 조정 층을 퇴적하는 단계;
    상기 제 1 전도성 층의 제 1 영역 위로부터 상기 제 1 일 함수 조정 층을 선택적으로 제거하는 단계;
    도펀트로 상기 제 1 일 함수 조정 층을 도핑하는 단계; 및
    상기 제 1 일 함수 조정 층을 도핑한 후, 상기 제 1 전도성 층의 상기 제 1 영역 및 상기 제 1 일 함수 조정 층의 제 2 영역을 동시에 에칭하기 위해 제 1 처리 공정을 수행하는 단계 - 상기 제 1 처리 공정은 상기 제 1 일 함수 조정 층보다 더 빠른 속도로 상기 제 1 전도성 층을 에칭함 -
    를 포함하는, 게이트 전극을 형성하기 위한 방법.
  2. 제 1 항에 있어서, 상기 도펀트는 실리콘 또는 알루미늄인 것인, 게이트 전극을 형성하기 위한 방법.
  3. 제 1 항에 있어서, 상기 도펀트로 상기 제 1 일 함수 조정 층을 도핑하는 단계는 원자 층 증착(atomic layer deposition) 공정을 포함하는 것인, 게이트 전극을 형성하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 제 1 일 함수 조정 층을 선택적으로 제거한 후, 상기 제 1 일 함수 조정 층 위에 제 2 일 함수 조정 층을 퇴적하는 단계;
    상기 제 1 일 함수 조정 층의 상기 제 2 영역 위로부터 상기 제 2 일 함수 조정 층을 선택적으로 제거하는 단계;
    상기 도펀트로 상기 제 1 일 함수 조정 층을 도핑하면서 상기 도펀트로 상기 제 2 일 함수 조정 층을 도핑하는 단계; 및
    상기 제 2 일 함수 조정 층의 제 3 영역을 에칭하기 위해 상기 제 1 처리 공정을 수행하는 단계 - 상기 제 1 처리 공정은 상기 제 2 일 함수 조정 층보다 더 빠른 속도로 상기 제 1 전도성 층을 에칭함 -
    를 더 포함하는, 게이트 전극을 형성하기 위한 방법.
  5. 제 1 항에 있어서, 상기 제 1 전도성 층은 탄탈럼 질화물을 포함하고, 상기 제 1 일 함수 조정 층은 티타늄 질화물을 포함하는 것인, 게이트 전극을 형성하기 위한 방법.
  6. 제 1 항에 있어서, 상기 제 1 일 함수 조정 층을 도핑한 후 그리고 상기 제 1 처리 공정 전에, 산소를 상기 제 1 일 함수 조정 층 내로 확산시키는 단계
    를 더 포함하며, 상기 산소는 상기 도펀트와 결합하는 것인, 게이트 전극을 형성하기 위한 방법.
  7. 제 1 항에 있어서, 상기 제 1 처리 공정은 염소 기반 에칭 공정인 것인, 게이트 전극을 형성하기 위한 방법.
  8. 제 1 항에 있어서,
    상기 제 1 처리 공정 후에, 상기 제 1 일 함수 조정 층 위에 제 3 일 함수 조정 층을 퇴적하는 단계
    를 더 포함하며, 상기 제 1 일 함수 조정 층은 p형 층이고, 상기 제 3 일 함수 조정 층은 n형 층인 것인, 게이트 전극을 형성하기 위한 방법.
  9. 트랜지스터에 있어서,
    제 1 소스/드레인 영역;
    제 2 소스/드레인 영역; 및
    상기 제 1 소스/드레인 영역과 상기 제 2 소스/드레인 영역 사이의 게이트
    를 포함하고,
    상기 게이트는:
    게이트 유전체; 및
    상기 게이트 유전체 위의 게이트 전극을 포함하고,
    상기 게이트 전극은:
    제 1 전도성 물질;
    상기 제 1 전도성 물질 위의 제 1 p형 일 함수 조정 금속 - 상기 제 1 p형 일 함수 조정 금속은 실리콘 또는 알루미늄을 포함함 - ;
    상기 제 1 p형 일 함수 조정 금속 위의 n형 일 함수 조정 금속;
    상기 n형 일 함수 조정 금속 위의 충전 금속; 및
    상기 제 1 p형 일 함수 조정 금속 아래의 제 2 p형 일 함수 조정 금속 - 상기 제 2 p형 일 함수 조정 금속은 상기 제 1 p형 일 함수 조정 금속보다 더 낮은 실리콘 또는 알루미늄 농도를 포함함 - 을 포함하는 것인, 트랜지스터.
  10. 디바이스에 있어서,
    제 1 게이트 전극; 및
    제 2 게이트 전극
    을 포함하고,
    상기 제 1 게이트 전극은:
    제 1 게이트 유전체 위의 제 1 전도성 물질 - 상기 제 1 전도성 물질은 제 1 금속 원소를 포함하고, 상기 제 1 전도성 물질은 알루미늄 또는 실리콘을 더 포함함 -;
    상기 제 1 전도성 물질과 접촉하는 제 1 n형 일 함수 조정 금속; 및
    상기 제 1 n형 일 함수 조정 금속 위의 제 1 충전 물질을 포함하며;
    상기 제 2 게이트 전극은:
    제 2 게이트 유전체 위의 제 2 전도성 물질 - 상기 제 1 전도성 물질은 상기 제 2 전도성 물질보다 얇고, 상기 제 2 전도성 물질은 상기 제 1 금속 원소를 포함하고, 상기 제 1 전도성 물질은 상기 제 2 전도성 물질보다 더 높은 알루미늄 또는 실리콘 농도를 가짐 -;
    상기 제 2 전도성 물질과 접촉하는 제 1 p형 일 함수 조정 금속 - 상기 제 1 p형 일 함수 조정 금속은 실리콘 또는 알루미늄을 포함함 - ;
    상기 제 1 p형 일 함수 조정 금속과 접촉하는 제 2 n형 일 함수 조정 금속; 및
    상기 제 2 n형 일 함수 조정 금속 위의 제 2 충전 물질을 포함하는 것인, 디바이스.
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