CN108987248B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN108987248B CN108987248B CN201710403736.7A CN201710403736A CN108987248B CN 108987248 B CN108987248 B CN 108987248B CN 201710403736 A CN201710403736 A CN 201710403736A CN 108987248 B CN108987248 B CN 108987248B
- Authority
- CN
- China
- Prior art keywords
- layer
- work function
- ions
- type
- nmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 179
- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 150
- 150000002500 ions Chemical class 0.000 claims abstract description 148
- 230000008569 process Effects 0.000 claims abstract description 148
- 229920005591 polysilicon Polymers 0.000 claims abstract description 113
- 238000005530 etching Methods 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000000137 annealing Methods 0.000 claims description 45
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 238000005224 laser annealing Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 448
- 239000000463 material Substances 0.000 description 25
- 229920002120 photoresistant polymer Polymers 0.000 description 25
- 230000000694 effects Effects 0.000 description 20
- 239000011248 coating agent Substances 0.000 description 16
- 238000000576 coating method Methods 0.000 description 16
- 238000001312 dry etching Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 8
- 230000002411 adverse Effects 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 239000006117 anti-reflective coating Substances 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 229910052718 tin Inorganic materials 0.000 description 6
- 229910010038 TiAl Inorganic materials 0.000 description 4
- 229910008482 TiSiN Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 4
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910004491 TaAlN Inorganic materials 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 2
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- 229910010041 TiAlC Inorganic materials 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体结构及其形成方法，方法包括：提供基底，包括第一NMOS区、第一PMOS区、第二NMOS区和第二PMOS区，第一NMOS区器件阈值电压小于第二NMOS区，第一PMOS区器件阈值电压小于第二PMOS区；在基底上形成高k栅介质层；在高k栅介质层上形成多晶硅层；在多晶硅层上形成P型功函数层；刻蚀第二PMOS区的P型功函数层；对露出的第二PMOS区多晶硅层进行P型离子掺杂处理；刻蚀第二NMOS区的P型功函数层；对露出的第二NMOS区多晶硅层进行N型离子掺杂处理。未掺杂有离子的多晶硅层具有不导电特性，因此可以改善或避免高k栅介质层在刻蚀过程中受到等离子体损伤，且多晶硅层内掺杂有离子后，可以改变多晶硅层的功函数值，从而实现不同器件阈值电压的调节。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，由半导体器件物理极限所带来的各种二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，如何解决半导体器件漏电流大的问题最具挑战性。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。
尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的电学性能和良率仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体器件的电学性能和良率。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，包括第一NMOS区、第一PMOS区、第二NMOS区和第二PMOS区，所述第一NMOS区的器件阈值电压小于所述第二NMOS区的器件阈值电压，所述第一PMOS区的器件阈值电压小于所述第二PMOS区的器件阈值电压；在所述基底上形成高k栅介质层；在所述高k栅介质层上形成多晶硅层；在所述多晶硅层上形成P型功函数层；刻蚀去除所述第二PMOS区的P型功函数层；刻蚀去除所述第二PMOS区的P型功函数层后，对所述第二PMOS区的多晶硅层进行P型离子掺杂处理；刻蚀去除所述第二NMOS区的P型功函数层；刻蚀去除所述第二NMOS区的P型功函数层后，对所述第二NMOS区的多晶硅层进行N型离子掺杂处理；刻蚀去除所述第一NMOS区的P型功函数层和多晶硅层；在所述第一NMOS区的高k栅介质层、所述第一PMOS区的P型功函数层、所述第二NMOS区的掺杂有N型离子的多晶硅层、以及所述第二PMOS区的掺杂有P型离子的多晶硅层上形成N型功函数层。
可选的，所述P型功函数层的厚度为
至
可选的，所述N型功函数层的厚度为
至
可选的，所述P型离子掺杂处理的工艺为等离子体掺杂工艺或离子注入工艺，所述N型离子掺杂处理的工艺为等离子体掺杂工艺或离子注入工艺。
可选的，所述P型离子掺杂处理的工艺为等离子体掺杂工艺，所述等离子体掺杂工艺的参数包括：掺杂离子为B离子、Ga离子或In离子，掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。
可选的，所述N型离子掺杂处理的工艺为等离子体掺杂工艺，所述等离子体掺杂工艺的参数包括：掺杂离子为P离子、As离子或Sb离子，掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。
可选的，形成所述多晶硅层的步骤包括：在所述高k栅介质层上形成无定形硅层；对所述基底进行退火处理，将所述无定形硅层转化为多晶硅层。
可选的，所述无定形硅层的厚度为
至
可选的，所述退火处理的工艺为尖峰退火工艺或激光退火工艺。
可选的，所述退火处理的工艺为尖峰退火工艺，所述尖峰退火工艺的参数包括：退火温度为850摄氏度至1050摄氏度，工艺压强为一个大气压。
可选的，所述退火处理的工艺为激光退火工艺，所述激光退火工艺的参数包括：退火温度为900摄氏度至1200摄氏度，退火时间为400微秒至1200微秒，工艺压强为一个大气压。
可选的，形成所述N型功函数层后，还包括步骤：在所述N型功函数层上形成金属层；对所述金属层进行平坦化处理，形成金属栅极层。
相应的，本发明还提供一种半导体结构，包括：基底，包括第一NMOS区、第一PMOS区、第二NMOS区和第二PMOS区，所述第一NMOS区的器件阈值电压小于所述第二NMOS区的器件阈值电压，所述第一PMOS区的器件阈值电压小于所述第二PMOS区的器件阈值电压；高k栅介质层，位于所述基底上；多晶硅层，位于所述第一PMOS区、第二NMOS区和第二PMOS区的高k栅介质层上，所述第二PMOS区的多晶硅层中掺杂有P型离子，所述第二NMOS区的多晶硅层中掺杂有N型离子；P型功函数层，位于所述第一PMOS区的多晶硅层上；N型功函数层，位于所述第一NMOS区的高k栅介质层、所述第一PMOS区的P型功函数层、所述第二NMOS区和第二PMOS区的多晶硅层上。
可选的，所述P型功函数层的厚度为
至
可选的，所述N型功函数层的厚度为
至
可选的，所述多晶硅层的厚度为
至
可选的，所述第二PMOS区多晶硅层中的P型离子为B离子、Ga离子或In离子，P型离子的掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。
可选的，所述第二NMOS区多晶硅层中的N型离子为P离子、As离子或Sb离子，N型离子的掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。
可选的，所述半导体结构还包括：金属栅极层，位于所述N型功函数层上。
与现有技术相比，本发明的技术方案具有以下优点：
在高k栅介质层上形成多晶硅层，在所述多晶硅层上形成P型功函数层，在刻蚀去除不同区域的P型功函数层之后，对所对应区域的多晶硅层进行离子掺杂处理，未掺杂有离子的多晶硅层具有不导电特性，因此在刻蚀所述P型功函数层的工艺过程中，所述多晶硅层具有绝缘电荷的作用，从而可以改善或避免所述高k栅介质层受到等离子体损伤(PlasmaDamage)，进而提高半导体器件的电学性能和良率，例如降低栅漏电流(Gate Leakage)；此外，通过对第二PMOS区的多晶硅层进行P型离子掺杂处理、对第二NMOS区的多晶硅层进行N型离子掺杂处理的方案，改变所述多晶硅层的功函数值，从而获得具有不同阈值电压的器件。
可选方案中，形成所述多晶硅层的步骤包括：在所述高k栅介质层上形成无定形硅层；对所述基底进行退火处理，将所述无定形硅层转化为多晶硅层；通过将所述无定形硅层转化为多晶硅层的方案，可以避免出现所述高k栅介质层所承受温度过高的问题，从而避免对所述高k栅介质层的质量和性能产生不良影响。
附图说明
图1至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是所形成半导体器件的电学性能和良率仍有待提高。分析其原因在于：
在半导体制造工艺中，为了满足不同的器件需求，需形成具有不同阈值电压的半导体器件，例如：输入输出(IO，Input Output)器件、高阈值电压(HVT，High VT)器件、标准阈值电压(SVT，Standard VT)器件、低阈值电压(LVT，Low VT)器件和超低阈值电压(ULVT，Ultra-low VT)器件等。目前主要通过形成不同厚度的功函数层的方式，满足不同区域的阈值电压需求。
当不同区域需形成不同厚度的功函数层时，则在基底上形成高K栅介质层后，通过多层功函数层的沉积和多次刻蚀工艺的结合，从而在不同区域的高K栅介质层上形成不同厚度的功函数层。
目前，在刻蚀功函数层的工艺过程中，工艺流程通常包括：依次形成底部抗反射涂层(Bottom Anti-Reflective Coating，BARC)和光刻胶层，且在刻蚀待刻蚀功函数层之前，以所述光刻胶层为掩膜，采用干法刻蚀工艺刻蚀所述底部抗反射涂层。
但是，常用的功函数层具有导电特性，因此在刻蚀所述底部抗反射涂层的刻蚀工艺中，所述功函数层难以起到绝缘电荷的作用，从而容易导致所述高K栅介质层受到等离子体损伤，进而导致半导体器件的电学性能和良率下降，例如引起栅漏电流增大的问题等。
为了解决所述技术问题，本发明在高k栅介质层上形成多晶硅层，一方面，未掺杂有离子的多晶硅层层具有不导电特性，因此在刻蚀过程中所述多晶硅层具有绝缘电荷的作用，从而可以改善或避免所述高k栅介质层受到等离子体损伤；另一方面，在刻蚀工艺后，通过对所对应区域的多晶硅层进行P型离子掺杂处理或N型离子掺杂处理，改变所对应区域的多晶硅层的功函数值，从而获得具有不同阈值电压的器件。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底100，包括第一NMOS区Ⅰ、第一PMOS区Ⅱ、第二NMOS区Ⅳ和第二PMOS区Ⅲ，所述第一NMOS区Ⅰ的器件阈值电压(Vt)小于所述第二NMOS区Ⅳ的器件阈值电压，所述第一PMOS区Ⅱ的器件阈值电压小于所述第二PMOS区Ⅲ的器件阈值电压。
所述基底100为后续形成半导体结构提供工艺平台。
所述基底100可以用于形成鳍式场效应管晶体管，所述基底100还可以用于形成平面晶体管。本实施例中，所述基底100包括衬底(图未示)以及位于所述衬底上分立的鳍部(图未示)。
本实施例中，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部的材料与所述衬底的材料相同。本实施例中，所述鳍部的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述基底100用于形成具有不同阈值电压的半导体器件，例如：输入输出器件、高阈值电压器件、标准阈值电压器件、低阈值电压器件和超低阈值电压器件。
本实施例中，所述第一NMOS区Ⅰ的器件阈值电压(Vt)小于所述第二NMOS区Ⅳ的器件阈值电压，所述第一PMOS区Ⅱ的器件阈值电压小于所述第二PMOS区Ⅲ的器件阈值电压。
具体地，所述第一NMOS区Ⅰ用于形成N型超低阈值电压器件和N型低阈值电压器件中的一种或两种，所述第二NMOS区Ⅳ用于形成N型标准阈值电压器件；所述第一PMOS区Ⅱ用于形成P型超低阈值电压器件和P型低阈值电压器件中的一种或两种，所述第二PMOS区Ⅲ用于形成P型标准阈值电压器件。
其中，当所述第一NMOS区Ⅰ用于形成N型超低阈值电压器件和N型低阈值电压器件时，由于后续N型超低阈值电压器件和N型低阈值电压器件所对应的功函数层相同，因此通过对所述N型超低阈值电压器件和N型低阈值电压器件所对应区域的基底100进行N型阈值调节掺杂(VT Implant)处理，从而实现不同的器件阈值电压。其中，所述N型阈值调节掺杂处理的掺杂离子为P离子、As离子或Sb离子。
相应的，当所述第一PMOS区Ⅱ用于形成P型超低阈值电压器件和P型低阈值电压器件时，通过对所述P型超低阈值电压器件和P型低阈值电压器件所对应区域的基底100进行P型阈值调节掺杂处理，从而实现不同的器件阈值电压。
继续参考图1，在所述基底100上形成高k栅介质层120。
通过采用高k栅介质层120材料代替传统的二氧化硅栅介质材料，从而克服由器件特征尺寸不断缩小所引起的漏电流问题。
所述高k栅介质层120的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层120的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
形成所述高k栅介质层120的工艺可以为化学气相沉积、物理气相沉积或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述高k栅介质层120。
需要说明的是，形成所述高k栅介质层120之前，还包括步骤：在所述基底100上形成界面层(IL，Interfacial Layer)110。相应的，所述界面层110位于所述基底100和所述高k栅介质层120之间。
所述界面层110用于为形成所述高k栅介质层120提供良好的界面基础，从而提高所形成高k栅介质层120的质量，减小所述高k栅介质层120与所述基底100之间的界面态密度，且避免所述高k栅介质层120与所述基底100直接接触造成的不良影响。
本实施例中，采用热氧化工艺形成所述界面层110，所述界面层110的材料为氧化硅。
继续参考图1，还需要说明的是，形成所述高k栅介质层120后，还包括步骤：在所述高k栅介质层120上形成盖帽层(Cap Layer)200。
所述盖帽层200用于保护所述高k栅介质层120，防止后续的刻蚀工艺对所述高k栅介质层120造成不必要的刻蚀损耗，还有利于阻挡后续所形成功函数层中的易扩散金属离子向所述高k栅介质层120内扩散，所述盖帽层200还可以防止所述高k栅介质层120中的氧离子扩散至后续所形成的功函数层中，从而避免所述高k栅介质层120出现氧空位含量增加的问题。
本实施例中，所述盖帽层200的材料为TiN。在其他实施例中，所述盖帽层的材料还可以为TaN或TiSiN。
形成所述盖帽层200的工艺可以为原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺。本实施例中，采用原子层沉积工艺形成所述盖帽层200。
结合参考图2，本实施例中，形成所述盖帽层200之后，还包括步骤：对所述基底100进行第一退火处理125。
所述第一退火处理125用于对所述高k栅介质层120进行修复，从而有利于提高所述高k栅介质层120的质量和性能，进而提高所形成半导体器件的电学性能和可靠性性能。
本实施例中，所述第一退火处理125为尖峰退火(Spike Anneal)处理。其中，为了提高所述高k栅介质层120的质量和性能的同时，避免对所述基底100内已有掺杂离子的分布造成不良影响，所述尖峰退火工艺的参数包括：退火温度为800℃至1000℃，压强为10托至一个标准大气压。
在其他实施例中，所述第一退火处理的工艺还可以为激光退火(Laser Anneal)工艺或闪光退火(flash anneal)工艺。
结合参考图3和图4，在所述高k栅介质层120上形成多晶硅层310(如图4所示)。
所述多晶硅层310在未掺杂有离子的情况下具有绝缘电荷的作用，在后续的刻蚀工艺中，用于防止等离子体接触所述高k栅介质层120，从而防止所述高k栅介质层120受到等离子体损伤；此外，所述多晶硅层310后续经离子掺杂处理后，所述多晶硅层310的功函数值发生改变，从而能够用于调节半导体器件的阈值电压。
具体地，形成所述多晶硅层310的步骤包括：在所述高k栅介质层120上形成无定形硅(a-Si)层300(如图3所示)；对所述基底100进行第二退火处理315(如图4所示)，将所述无定形硅层300转化为多晶硅层310。
由于形成多晶硅层310的工艺温度较高，因此相比直接形成多晶硅层的方案，本发明通过将所述无定形硅层300转化为多晶硅层310的方案，可以避免出现所述高k栅介质层120所承受温度过高的问题，从而避免对所述高k栅介质层120的质量和性能产生不良影响。
需要说明的是，所述无定形硅层300的厚度不宜过小，也不宜过大。如果所述无定形硅层300的厚度过小，则难以精确控制所述无定形硅层300的厚度，所述无定形硅层300的形成难度增加，且容易导致后续防止所述高k栅介质层120受到等离子体损伤的效果不明显；如果所述无定形硅层300的厚度过大，容易导致所述无定形硅层300在所述第二退火处理315中产生过大的应力。为此，本实施例中，所述无定形硅层300的厚度为
至
还需要说明的是，所述高k栅介质层120上形成有盖帽层200，因此所述无定形硅层300形成于所述盖帽层200上。
此外，本实施例中，形成所述无定形硅层300后，所述无定形层300内不具有掺杂离子。在其他实施例中，在形成所述无定形层的过程中，还原位自掺杂P型离子或N型离子，且掺杂浓度较低，以免对所述多晶硅层的绝缘电荷的作用产生不良影响。
所述第二退火处理315用于将所述无定形硅层300由非晶态向多晶态转化，从而将所述无定形硅层300转化为所述多晶硅层310。
因此，当所述第二NMOS区Ⅳ和第二PMOS区Ⅲ的多晶硅层310分别经后续的N型离子掺杂处理和P型离子掺杂处理后，所述第二NMOS区Ⅳ和第二PMOS区Ⅲ的多晶硅层310能够具有不同的功函数值，且与未经历离子掺杂处理的多晶硅层310的功函数值也不相同。
本实施例中，所述第二退火处理315的工艺为尖峰退火工艺，所述尖峰退火工艺的工艺压强为一个大气压。
需要说明的是，所述尖峰退火工艺的退火温度不宜过低，也不宜过高，如果所述退火温度过低，容易导致将所述无定形硅层300转化为多晶硅层310的效果较差，从而容易导致后续未掺杂有离子的多晶硅层310、掺杂有N型离子的多晶硅层310、以及掺杂有P型离子的多晶硅层310难以达到各自所需功函数值，进而导致所形成器件的阈值电压发生偏移；如果所述退火温度过高，则容易对所述基底100内已有掺杂离子的分布造成不良影响，且还容易引起热预算(Thermal Budget)过大的问题。为此，本实施例中，所述尖峰退火工艺的退火温度为850摄氏度至1050摄氏度。
在其他实施例中，所述第二退火处理的工艺还可以为激光退火工艺。相应的，所述激光退火工艺的参数包括：退火温度为900摄氏度至1200摄氏度，退火时间为400微秒至1200微秒，工艺压强为一个大气压。
参考图5，在所述多晶硅310上形成P型功函数层210。
所述P型功函数层210用于作为所述第一PMOS区Ⅱ所对应器件的功函数层，用于调节所述第一PMOS区Ⅱ所对应器件的阈值电压。
所述P型功函数层210为P型功函数材料，P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述P型功函数层210的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述P型功函数层210。
本实施例中，所述P型功函数层210的材料为TiN。
所述P型功函数层210用于调节所述第一PMOS区Ⅱ所对应器件的阈值电压，因此所述P型功函数层210的厚度根据所述第一PMOS区Ⅱ所对应器件的阈值电压而定。本实施例中，所述P型功函数层210的厚度为
至
相应的，后续仅保留所述第一PMOS区Ⅱ的P型功函数层210，也就是说，所述第一NMOS区Ⅰ、第二NMOS区Ⅳ和第二PMOS区Ⅲ的P型功函数层210后续会被去除。
参考图6，刻蚀去除所述第二PMOS区Ⅲ的P型功函数层210。
通过去除所述第二PMOS区Ⅲ的P型功函数层210，从而为后续对所述第二PMOS区Ⅲ的多晶硅310进行P型离子掺杂处理提供工艺基础。
具体地，在所述P型功函数层210上形成第一底部抗反射涂层411；在所述第一NMOS区Ⅰ、第一PMOS区Ⅱ和第二NMOS区Ⅳ的第一底部抗反射涂层411上形成第一光刻胶层412，所述第一光刻胶层412露出所述第二PMOS区Ⅲ的第一底部抗反射涂层411；以所述第一光刻胶层412为掩膜，刻蚀去除所述第二PMOS区Ⅲ的第一底部抗反射涂层411，露出所述第二PMOS区Ⅲ的P型功函数层210；以所述第一光刻胶层412为掩膜，刻蚀去除露出的所述P型功函数层210，露出所述第二PMOS区Ⅲ的多晶硅310；去除所述第一光刻胶层412和剩余第一底部抗反射涂层411。
所述第一底部抗反射涂层411用于在形成所述第一光刻胶层412的光刻工艺过程中，吸收折射进入所述第一底部抗反射涂层411的光线，减小所述第一底部抗反射涂层411表面对特定波长区域光的反射率，从而改善驻波效应，提高曝光显影后所述第一光刻胶层412的质量，从而提高光刻工艺的图形传递效果，能够较好地控制刻蚀后剩余P型功函数层210的侧壁形貌。
本实施例中，刻蚀所述第一底部抗反射涂层411所采用的刻蚀工艺为干法刻蚀工艺，例如等离子体干法刻蚀工艺。
其中，所述第二PMOS区Ⅲ的多晶硅310具有良好的绝缘电荷的作用，因此在所述干法刻蚀工艺的过程中，所述第二PMOS区Ⅲ的多晶硅310能够对所述第二PMOS区Ⅲ的高k栅介质层120起到保护作用，避免所述高k栅介质层120受到等离子体损伤。
本实施例中，为了降低所述高k栅介质层120受到等离子体损伤的概率，刻蚀去除露出的所述P型功函数层210所采用的工艺为湿法刻蚀工艺。
参考图7，刻蚀去除所述第二PMOS区Ⅲ的P型功函数层210后，对所述第二PMOS区Ⅲ的多晶硅层310进行P型离子掺杂处理425。
通过对所述第二PMOS区Ⅲ的多晶硅层310进行P型离子掺杂处理425，引起电子亲和势的变化，从而改变所述第二PMOS区Ⅲ的多晶硅层310的功函数值，使所述第二PMOS区Ⅲ的多晶硅层310具有适于P型标准阈值电压器件的功函数值，进而使所形成P型标准阈值电压器件的阈值电压达到工艺目标值。
具体地，在所述第一NMOS区Ⅰ、第一PMOS区Ⅱ和第二NMOS区Ⅳ的P型功函数层210上形成第二光刻胶层420，所述第一光刻胶层420露出所述第二PMOS区Ⅲ的多晶硅层310；以所述第二光刻胶层420为掩膜，对所述多晶硅层310进行P型离子掺杂处理425；去除所述第二光刻胶层420。
本实施例中，所述P型离子掺杂处理425的工艺为等离子体掺杂(Plasma Doping)工艺。
等离子体掺杂工艺是一种将掺杂源激励为等离子体状态并且将激励等离子体中的掺杂离子注入至样品中的掺杂方法。通常等离子体掺杂工艺的掺杂能量较小，因此可将掺杂深度控制的较浅，从而可以改善注入损伤(Implant Damage)的问题，且还可以降低所述高k栅介质层120受到等离子体损伤的概率；此外，在较小的掺杂能量的情况下，所述等离子体掺杂工艺能够实现较大的掺杂浓度，从而保证所述等离子体掺杂工艺的掺杂效果。
其中，所述等离子体掺杂工艺的掺杂浓度根据所述第二PMOS区Ⅲ的多晶硅层310所需达到的功函数值而定，即根据所述P型标准阈值电压器件的阈值电压而定。
本实施例中，所述等离子体掺杂工艺的参数包括：掺杂离子为B离子、Ga离子或In离子，掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。
在另一实施例中，所述P型离子掺杂处理的工艺还可以为离子注入(Implant)工艺。
需要说明的是，在其他一些实施例中，当在形成所述无定形层的过程中原位自掺杂P型离子时，则相应减小所述P型离子掺杂处理的掺杂浓度，当在形成所述无定形层的过程中原位自掺杂N型离子时，则相应增加所述P型离子掺杂处理的掺杂浓度。
参考图8，刻蚀去除所述第二NMOS区Ⅳ的P型功函数层210。
通过去除所述第二NMOS区Ⅳ的P型功函数层210，从而为后续对所述第二NMOS区Ⅳ的多晶硅层310进行N型离子掺杂处理提供工艺基础。
具体地，在所述第一NMOS区Ⅰ、第一PMOS区Ⅱ和第二NMOS区Ⅳ的P型功函数层210上、以及所述第二PMOS区Ⅲ的多晶硅层310上形成第二底部抗反射涂层431；在所述第一NMOS区Ⅰ、第一PMOS区Ⅱ和第二PMOS区Ⅲ的第二底部抗反射涂层431上形成第三光刻胶层432；以所述第三光刻胶层432为掩膜，刻蚀去除所述第二NMOS区Ⅳ的第二底部抗反射涂层431，露出所述第二NMOS区Ⅳ的P型功函数层210；以所述第三光刻胶层432为掩膜，刻蚀去除露出的所述P型功函数层210，露出所述第二NMOS区Ⅳ的多晶硅层310；去除所述第三光刻胶层432和剩余第二底部抗反射涂层431。
对所述第二底部抗反射涂层431的描述，请参考前述第一底部抗反射涂层411(如图6所示)的相应描述，在此不再赘述。
本实施例中，刻蚀所述第二底部抗反射涂层431所采用的刻蚀工艺为干法刻蚀工艺，例如等离子体干法刻蚀工艺。
其中，所述第二NMOS区Ⅳ的多晶硅层310具有良好的绝缘电荷的作用，因此在所述干法刻蚀工艺的过程中，所述第二NMOS区Ⅳ的多晶硅层310能够对所述第二NMOS区Ⅳ的高k栅介质层120起到保护作用，避免所述高k栅介质层120受到等离子体损伤。
本实施例中，为了降低所述高k栅介质层120受到等离子体损伤的概率，刻蚀去除露出的所述P型功函数层210所采用的工艺为湿法刻蚀工艺。
参考图9，刻蚀去除所述第二NMOS区Ⅳ的P型功函数层210后，对所述第二NMOS区Ⅳ的多晶硅层310进行N型离子掺杂处理445。
通过对所述第二NMOS区Ⅳ的多晶硅层310进行N型离子掺杂处理445，从而使所述第二NMOS区Ⅳ的多晶硅层310具有适于N型标准阈值电压器件的功函数值，进而使所形成N型标准阈值电压器件的阈值电压达到工艺目标值。
具体地，在所述第一NMOS区Ⅰ和第一PMOS区Ⅱ的P型功函数层210上、以及所述第二PMOS区Ⅲ的多晶硅层310上形成第四光刻胶层440，所述第四光刻胶层440露出所述第二NMOS区Ⅳ的多晶硅层310；以所述第四光刻胶层440为掩膜，对所述多晶硅层310进行N型离子掺杂处理445；去除所述第四光刻胶层440。
本实施例中，所述N型离子掺杂处理445的工艺为等离子体掺杂工艺。
对所述等离子体掺杂工艺的描述，请参考前述的相应描述，在此不再赘述。
其中，在所述N型离子掺杂处理445的步骤中，所述等离子体掺杂工艺的掺杂浓度根据所述第二NMOS区Ⅳ的多晶硅层310所需达到的功函数值而定，即根据所述N型标准阈值电压器件的阈值电压而定。
本实施例中，所述等离子体掺杂工艺的参数包括：掺杂离子为P离子、As离子或Sb离子，掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。
在另一实施例中，所述N型离子掺杂处理的工艺还可以为离子注入工艺。
需要说明的是，在其他一些实施例中，当在形成所述无定形层的过程中原位自掺杂P型离子时，则相应增加所述N型离子掺杂处理的掺杂浓度，当在形成所述无定形层的过程中原位自掺杂N型离子时，则相应减小所述N型离子掺杂处理的掺杂浓度。
参考图10，刻蚀去除所述第一NMOS区Ⅰ的P型功函数层210和多晶硅层310。
通过去除所述第一NMOS区Ⅰ的P型功函数层210和多晶硅层310，从而使后续所述第一NMOS区Ⅰ所对应器件的阈值电压达到工艺需求。
具体地，在所述第一NMOS区Ⅰ和第一PMOS区Ⅱ的P型功函数层210上、所述第二PMOS区Ⅲ和第二NMOS区Ⅳ的多晶硅层310上形成第三底部抗反射涂层451；在所述第一PMOS区Ⅱ、第二PMOS区Ⅲ和第二NMOS区Ⅳ的第三底部抗反射涂层451上形成第五光刻胶层452；以所述第五光刻胶层452为掩膜，刻蚀去除所述第一NMOS区Ⅰ的第三底部抗反射涂层451，露出所述第一NMOS区Ⅰ的P型功函数层210；以所述第五光刻胶层452为掩膜，刻蚀去除所述第一NMOS区Ⅰ的P型功函数层210和多晶硅层310，露出所述盖帽层200；去除所述第五光刻胶层452和剩余第三底部抗反射涂层451。
对所述第三底部抗反射涂层451的描述，请参考前述第一底部抗反射涂层411(如图6所示)的相应描述，在此不再赘述。
本实施例中，刻蚀所述第三底部抗反射涂层451所采用的刻蚀工艺为干法刻蚀工艺，例如等离子体干法刻蚀工艺。
其中，所述第一NMOS区Ⅰ的多晶硅层310具有良好的绝缘电荷的作用，因此在所述干法刻蚀工艺的过程中，所述第一NMOS区Ⅰ的多晶硅层310能够对所述第一NMOS区Ⅰ的高k栅介质层120起到保护作用，避免所述高k栅介质层120受到等离子体损伤。
本实施例中，为了降低所述高k栅介质层120受到等离子体损伤的概率，刻蚀去除所述第一NMOS区Ⅰ的P型功函数层210和多晶硅层310所采用的工艺为湿法刻蚀工艺。
需要说明的是，本实施例中，以对所述第二PMOS区Ⅲ的多晶硅层310进行P型离子掺杂处理425、对所述第二NMOS区Ⅳ的多晶硅层310进行N型离子掺杂处理445、刻蚀去除所述第一NMOS区Ⅰ的P型功函数层210和多晶硅层310的工艺顺序为例进行说明，但本发明对所述P型离子掺杂处理425、N型离子掺杂处理445以及刻蚀去除所述第一NMOS区Ⅰ的P型功函数层210和多晶硅层310的工艺顺序不做限定，在进行所述P型离子掺杂处理425之前刻蚀去除所述第二PMOS区Ⅲ的P型功函数层210、在进行所述N型离子掺杂处理445之前刻蚀去除所述第二NMOS区Ⅳ的P型功函数层210即可。
参考图11，在所述第一NMOS区Ⅰ的高k栅介质层120、所述第一PMOS区Ⅱ的P型功函数层210、所述第二NMOS区Ⅳ的掺杂有N型离子的多晶硅层310、以及所述第二PMOS区Ⅲ的掺杂有P型离子的多晶硅层310上形成N型功函数层500。
所述N型功函数层500主要用于调节所述第一NMOS区Ⅰ和第二NMOS区Ⅳ所对应器件的阈值电压。
且为了减少工艺步骤、节省光罩，所述N型功函数层500不仅形成于所述第一NMOS区Ⅰ的高k栅介质层120上和所述第二NMOS区Ⅳ的多晶硅层310上，还形成于所述第一PMOS区Ⅱ的P型功函数层210和第二PMOS区Ⅲ的多晶硅层310上。
所述N型功函数层500为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述N型功函数层500的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述N型功函数层500。
本实施例中，所述N型功函数层500的材料为TiAl。
所述N型功函数层500的厚度根据所述第一NMOS区Ⅰ和第二NMOS区Ⅳ所对应器件的阈值电压而定。本实施例中，所述N型功函数层500的厚度为
至
需要说明的是，所述高k栅介质层120上形成有盖帽层200，因此所述第一NMOS区Ⅰ的N型功函数层500形成于所述盖帽层200上。
结合参考图12，还需要说明的是，形成所述N型功函数层500后，还包括步骤：在所述N型功函数层500上形成金属层；对所述金属层进行平坦化处理，形成金属栅极层600。
在引入高k栅介质层120的情况下，通过采用金属栅极层600，从而可以避免高k栅介质材料与传统栅极层材料(如多晶硅)发生费米能级钉扎效应以及硼渗透效应。
本实施例中，所述金属层的材料为W，即所述金属栅极层600的材料为W。在其他实施例中，所述金属栅极层的材料还可以是Al、Cu、Ag、Au、Pt、Ni或Ti。
本发明在刻蚀去除所述第二PMOS区Ⅲ的P型功函数层210之前，所述第二PMOS区Ⅲ的多晶硅层310未掺杂有离子，在刻蚀去除所述第二NMOS区Ⅳ的P型功函数层210之前，所述第二NMOS区Ⅳ的多晶硅层310未掺杂有离子，因此所述第二PMOS区Ⅲ和第二NMOS区Ⅳ的多晶硅层310在未掺杂有离子的情况下具有绝缘电荷的作用，在干法刻蚀工艺过程中能够防止所述高k栅介质层120受到等离子体损伤。
而且，所述第一NMOS区Ⅰ的多晶硅层310被去除，所述第一PMOS区Ⅱ的多晶硅层310未掺杂有离子，所述第二PMOS区Ⅲ的多晶硅层310经所述P型离子掺杂处理425(如图7所示)后掺杂有P型离子，所述第二NMOS区Ⅳ的多晶硅层310经所述N型离子掺杂处理445(如图9所示)后掺杂有N型离子，其中，位于所述第一NMOS区Ⅰ高k栅介质层120上的膜层结构依次为盖帽层200和N型功函数层500，位于所述第一PMOS区Ⅱ高k栅介质层120上的膜层结构依次为盖帽层200、未掺杂有离子的多晶硅层310、P型功函数层210和N型功函数层500，位于所述第二NMOS区Ⅳ高k栅介质层120上的膜层结构依次为盖帽层200、掺杂有N型离子的多晶硅层310和N型功函数层500，位于所述第二PMOS区Ⅲ高k栅介质层120上的膜层结构依次为盖帽层200、掺杂有P型离子的多晶硅层310和N型功函数层500，从而获得具有不同阈值电压的器件。
此外，获得具有不同阈值电压的器件的方法较为简单，在形成所述多晶硅层310和P型功函数层210后，主要采用刻蚀工艺和离子掺杂工艺，减少了膜层的沉积步骤，从而有利于提高所述P型功函数层210和N型功函数层500的间隙填充能力。
相应的，本发明还提供一种半导体结构。
继续参考图12，所述半导体结构包括：
基底100，包括第一NMOS区Ⅰ、第一PMOS区Ⅱ、第二NMOS区Ⅳ和第二PMOS区Ⅲ，所述第一NMOS区Ⅰ的器件阈值电压(Vt)小于所述第二NMOS区Ⅳ的器件阈值电压，所述第一PMOS区Ⅱ的器件阈值电压小于所述第二PMOS区Ⅲ的器件阈值电压；高k栅介质层120，位于所述基底100上；多晶硅层310，位于所述第一PMOS区Ⅱ、第二NMOS区Ⅳ和第二PMOS区Ⅲ的高k栅介质层120上，所述第二PMOS区Ⅲ的多晶硅层310中掺杂有P型离子，所述第二NMOS区Ⅳ的多晶硅层310中掺杂有N型离子；P型功函数层210，位于所述第一PMOS区Ⅱ的多晶硅层310上；N型功函数层500，位于所述第一NMOS区Ⅰ的高k栅介质层120、所述第一PMOS区Ⅱ的P型功函数层210、所述第二NMOS区Ⅳ和第二PMOS区Ⅲ的多晶硅层310上。
所述基底100可以用于形成鳍式场效应管晶体管，所述基底100还可以用于形成平面晶体管。本实施例中，所述基底100包括衬底(图未示)以及位于所述衬底上分立的鳍部(图未示)。
所述基底100用于形成具有不同阈值电压的半导体器件，例如：输入输出器件、高阈值电压器件、标准阈值电压器件、低阈值电压器件和超低阈值电压器件。
本实施例中，所述第一NMOS区Ⅰ的器件阈值电压小于所述第二NMOS区Ⅳ的器件阈值电压，所述第一PMOS区Ⅱ的器件阈值电压小于所述第二PMOS区Ⅲ的器件阈值电压。
具体地，所述第一NMOS区Ⅰ的器件为N型超低阈值电压器件和N型低阈值电压器件中的一种或两种，所述第二NMOS区Ⅳ的器件为N型标准阈值电压器件；所述第一PMOS区Ⅱ的器件为P型超低阈值电压器件和P型低阈值电压器件中的一种或两种，所述第二PMOS区Ⅲ的器件为P型标准阈值电压器件。
通过采用高k栅介质层120材料代替传统的二氧化硅栅介质材料，从而克服由器件特征尺寸不断缩小所引起的漏电流问题。
所述高k栅介质层120的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层120的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
需要说明的是，所述半导体结构还包括：位于所述基底100和所述高k栅介质层120之间的界面层110。
所述界面层110用于为形成所述高k栅介质层120提供良好的界面基础，从而提高所形成高k栅介质层120的质量，减小所述高k栅介质层120与所述基底100之间的界面态密度，且避免所述高k栅介质层120与所述基底100直接接触造成的不良影响。本实施例中，所述界面层110的材料为氧化硅。
还需要说明的是，所述半导体结构还包括：位于所述高k栅介质层120上的盖帽层200。
所述盖帽层200用于保护所述高k栅介质层120，防止形成所述半导体结构过程中的刻蚀工艺对所述高k栅介质层120造成不必要的刻蚀损耗，还有利于阻挡所述P型功函数层210和N型功函数层500中的易扩散金属离子向所述高k栅介质层120内扩散，所述盖帽层200还可以防止所述高k栅介质层120中的氧离子扩散至所述P型功函数层210和N型功函数层500中，从而避免所述高k栅介质层120出现氧空位含量增加的问题。
本实施例中，所述盖帽层200的材料为TiN。在其他实施例中，所述盖帽层的材料还可以为TaN或TiSiN。
所述多晶硅层310在未掺杂有离子的情况下具有绝缘电荷的作用，因此当在对所述无定形层300进行离子掺杂处理之前进行刻蚀工艺时，所述多晶硅层310能够防止等离子体接触所述高k栅介质层120，从而防止所述高k栅介质层120受到等离子体损伤；此外，当所述多晶硅层310中掺杂有离子后，所述多晶硅层310的功函数值发生改变，从而能够用于调节半导体器件的阈值电压。
所以，本实施例中，所述第二PMOS区Ⅲ的多晶硅层310中掺杂有P型离子，所述第二NMOS区Ⅳ的多晶硅层310中掺杂有N型离子，所述第一PMOS区Ⅱ的多晶硅层310中未掺杂有离子。
所述多晶硅层310为无定形硅层经退火处理后转化而成，如果所述多晶硅层310的厚度过小，则难以精确控制所述无定形硅层的厚度，所述无定形硅层的形成难度增加，且容易导致防止所述高k栅介质层120受到等离子体损伤的效果不明显；如果所述多晶硅层310的厚度过大，容易导致所述无定形硅层在所述退火处理中产生过大的应力。为此，本实施例中，所述多晶硅层310的厚度为
至
本实施例中，根据所述第二PMOS区Ⅲ和第二NMOS区Ⅳ所对应器件的阈值电压要求，所述第二PMOS区Ⅲ多晶硅层310中的P型离子为B离子、Ga离子或In离子，P型离子的掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米；所述第二NMOS区Ⅳ多晶硅层310中的N型离子为P离子、As离子或Sb离子，N型离子的掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。
需要说明的是，所述高k栅介质层120上具有盖帽层200，因此所述多晶硅层310位于所述盖帽层200上。
所述P型功函数层210用于作为所述第一PMOS区Ⅱ所对应器件的功函数层，用于调节所述第一PMOS区Ⅱ所对应器件的阈值电压。
所述P型功函数层210为P型功函数材料，P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述P型功函数层210的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。本实施例中，所述P型功函数层210的材料为TiN。
所述P型功函数层210的厚度根据所述第一PMOS区Ⅱ所对应器件的阈值电压而定。本实施例中，所述P型功函数层210的厚度为
至
所述N型功函数层500主要用于调节所述第一NMOS区Ⅰ和第二NMOS区Ⅳ所对应器件的阈值电压。
且为了减少工艺步骤、节省光罩，所述N型功函数层500不仅位于所述第一NMOS区Ⅰ的高k栅介质层120上和第二NMOS区Ⅳ的多晶硅层310上，还位于所述第一PMOS区Ⅱ的P型功函数层210和第二PMOS区Ⅲ的多晶硅层310上。
所述N型功函数层500为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述N型功函数层500的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种。本实施例中，所述N型功函数层500的材料为TiAl。
所述N型功函数层500的厚度根据所述第一NMOS区Ⅰ和第二NMOS区Ⅳ所对应器件的阈值电压而定。本实施例中，所述N型功函数层500的厚度为
至
需要说明的是，所述高k栅介质层120上形成有盖帽层200，因此所述第一NMOS区Ⅰ的N型功函数层500位于所述盖帽层200上。
还需要说明的是，所述半导体结构还包括：金属栅极层600，位于所述N型功函数层500上。
在引入高k栅介质层120的情况下，通过采用金属栅极层600，从而可以避免高k栅介质材料与传统栅极层材料(如多晶硅)发生费米能级钉扎效应以及硼渗透效应。
本实施例中，所述金属栅极层600的材料为W。在其他实施例中，所述金属栅极层的材料还可以是Al、Cu、Ag、Au、Pt、Ni或Ti。
所述半导体结构采用本发明形成方法所形成，因此对所述半导体结构的具体描述，请参考前述实施例中的相应描述，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括第一NMOS区、第一PMOS区、第二NMOS区和第二PMOS区，所述第一NMOS区的器件阈值电压的绝对值小于所述第二NMOS区的器件阈值电压的绝对值，所述第一PMOS区的器件阈值电压的绝对值小于所述第二PMOS区的器件阈值电压的绝对值；
在所述基底上形成高k栅介质层；
在所述高k栅介质层上形成多晶硅层；
在所述多晶硅层上形成P型功函数层；
刻蚀去除所述第二PMOS区的P型功函数层；
刻蚀去除所述第二PMOS区的P型功函数层后，对所述第二PMOS区的多晶硅层进行P型离子掺杂处理；
刻蚀去除所述第二NMOS区的P型功函数层；
刻蚀去除所述第二NMOS区的P型功函数层后，对所述第二NMOS区的多晶硅层进行N型离子掺杂处理；
刻蚀去除所述第一NMOS区的P型功函数层和多晶硅层；
在所述第一NMOS区的高k栅介质层、所述第一PMOS区的P型功函数层、所述第二NMOS区的掺杂有N型离子的多晶硅层、以及所述第二PMOS区的掺杂有P型离子的多晶硅层上形成N型功函数层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述P型功函数层的厚度为
至
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述N型功函数层的厚度为
至
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述P型离子掺杂处理的工艺为等离子体掺杂工艺或离子注入工艺，所述N型离子掺杂处理的工艺为等离子体掺杂工艺或离子注入工艺。
5.如权利要求1或4所述的半导体结构的形成方法，其特征在于，所述P型离子掺杂处理的工艺为等离子体掺杂工艺，所述等离子体掺杂工艺的参数包括：掺杂离子为B离子、Ga离子或In离子，掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。
6.如权利要求1或4所述的半导体结构的形成方法，其特征在于，所述N型离子掺杂处理的工艺为等离子体掺杂工艺，所述等离子体掺杂工艺的参数包括：掺杂离子为P离子、As离子或Sb离子，掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述多晶硅层的步骤包括：
在所述高k栅介质层上形成无定形硅层；
对所述基底进行退火处理，将所述无定形硅层转化为多晶硅层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述无定形硅层的厚度为
至
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述退火处理的工艺为尖峰退火工艺或激光退火工艺。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述退火处理的工艺为尖峰退火工艺，所述尖峰退火工艺的参数包括：退火温度为850摄氏度至1050摄氏度，工艺压强为一个大气压。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述退火处理的工艺为激光退火工艺，所述激光退火工艺的参数包括：退火温度为900摄氏度至1200摄氏度，退火时间为400微秒至1200微秒，工艺压强为一个大气压。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述N型功函数层后，还包括步骤：
在所述N型功函数层上形成金属层；
对所述金属层进行平坦化处理，形成金属栅极层。
13.一种半导体结构，其特征在于，包括：
基底，包括第一NMOS区、第一PMOS区、第二NMOS区和第二PMOS区，所述第一NMOS区的器件阈值电压的绝对值小于所述第二NMOS区的器件阈值电压的绝对值，所述第一PMOS区的器件阈值电压的绝对值小于所述第二PMOS区的器件阈值电压的绝对值；
高k栅介质层，位于所述基底上；
多晶硅层，位于所述第一PMOS区、第二NMOS区和第二PMOS区的高k栅介质层上，所述第二PMOS区的多晶硅层中掺杂有P型离子，所述第二NMOS区的多晶硅层中掺杂有N型离子；
P型功函数层，位于所述第一PMOS区的多晶硅层上；
N型功函数层，位于所述第一NMOS区的高k栅介质层、所述第一PMOS区的P型功函数层、所述第二NMOS区和第二PMOS区的多晶硅层上。
14.如权利要求13所述的半导体结构，其特征在于，所述P型功函数层的厚度为
至
15.如权利要求13所述的半导体结构，其特征在于，所述N型功函数层的厚度为
至
16.如权利要求13所述的半导体结构，其特征在于，所述多晶硅层的厚度为
至
17.如权利要求13所述的半导体结构，其特征在于，所述第二PMOS区多晶硅层中的P型离子为B离子、Ga离子或In离子，P型离子的掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。
18.如权利要求13所述的半导体结构，其特征在于，所述第二NMOS区多晶硅层中的N型离子为P离子、As离子或Sb离子，N型离子的掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。
19.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：金属栅极层，位于所述N型功函数层上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710403736.7A CN108987248B (zh) | 2017-06-01 | 2017-06-01 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710403736.7A CN108987248B (zh) | 2017-06-01 | 2017-06-01 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108987248A CN108987248A (zh) | 2018-12-11 |
| CN108987248B true CN108987248B (zh) | 2020-10-09 |
Family
ID=64501557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710403736.7A Active CN108987248B (zh) | 2017-06-01 | 2017-06-01 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108987248B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11264477B2 (en) * | 2019-09-23 | 2022-03-01 | Globalfoundries U.S. Inc. | Field-effect transistors with independently-tuned threshold voltages |
| CN110931422B (zh) * | 2019-11-13 | 2021-12-21 | 陕西宇腾电子科技有限公司 | 一种介质层的沉积方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102693943A (zh) * | 2011-03-22 | 2012-09-26 | 瑞萨电子株式会社 | 半导体集成电路器件的制造方法 |
| CN103378008A (zh) * | 2012-04-27 | 2013-10-30 | 中国科学院微电子研究所 | 双金属栅极cmos器件及其制造方法 |
| CN103378099A (zh) * | 2012-04-26 | 2013-10-30 | 台湾积体电路制造股份有限公司 | 用于高k和金属栅极堆叠件的器件和方法 |
| CN103681282A (zh) * | 2012-09-26 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN103794549A (zh) * | 2012-10-31 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| US20140252492A1 (en) * | 2013-03-11 | 2014-09-11 | International Business Machines Corporation | Gate stack including a high-k gate dielectric that is optimized for low voltage applications |
| US20150318284A1 (en) * | 2014-05-02 | 2015-11-05 | International Business Machines Corporation | Self aligned structure and method for high-k metal gate work function tuning |
| CN105990114A (zh) * | 2015-01-30 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN106328650A (zh) * | 2015-07-01 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010040710A (ja) * | 2008-08-04 | 2010-02-18 | Panasonic Corp | 半導体装置及びその製造方法 |
-
2017
- 2017-06-01 CN CN201710403736.7A patent/CN108987248B/zh active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102693943A (zh) * | 2011-03-22 | 2012-09-26 | 瑞萨电子株式会社 | 半导体集成电路器件的制造方法 |
| CN103378099A (zh) * | 2012-04-26 | 2013-10-30 | 台湾积体电路制造股份有限公司 | 用于高k和金属栅极堆叠件的器件和方法 |
| CN103378008A (zh) * | 2012-04-27 | 2013-10-30 | 中国科学院微电子研究所 | 双金属栅极cmos器件及其制造方法 |
| CN103681282A (zh) * | 2012-09-26 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN103794549A (zh) * | 2012-10-31 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| US20140252492A1 (en) * | 2013-03-11 | 2014-09-11 | International Business Machines Corporation | Gate stack including a high-k gate dielectric that is optimized for low voltage applications |
| US20150318284A1 (en) * | 2014-05-02 | 2015-11-05 | International Business Machines Corporation | Self aligned structure and method for high-k metal gate work function tuning |
| CN105990114A (zh) * | 2015-01-30 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN106328650A (zh) * | 2015-07-01 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108987248A (zh) | 2018-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10411023B2 (en) | Semiconductor structure | |
| US9147614B2 (en) | Transistor device and fabrication method | |
| US10573563B2 (en) | Semiconductor structure and fabrication method thereof | |
| US8329566B2 (en) | Method of manufacturing a high-performance semiconductor device | |
| CN108010884B (zh) | 半导体结构及其形成方法 | |
| EP3267472B1 (en) | Semiconductor device and fabrication method thereof | |
| TW201639153A (zh) | 半導體結構與其製作方法 | |
| CN107346783B (zh) | 半导体结构及其制造方法 | |
| CN106952908B (zh) | 半导体结构及其制造方法 | |
| CN108074815B (zh) | 半导体结构及其形成方法 | |
| CN107492551B (zh) | 半导体结构及其制造方法 | |
| CN108987248B (zh) | 半导体结构及其形成方法 | |
| CN109087887B (zh) | 半导体结构及其形成方法 | |
| CN107481932B (zh) | 半导体结构的制造方法 | |
| CN107591370B (zh) | 半导体器件及其形成方法 | |
| CN108122760B (zh) | 半导体结构及其形成方法 | |
| CN106847755B (zh) | 改善sram性能的方法 | |
| CN109671673B (zh) | 半导体结构及其形成方法 | |
| CN108257918B (zh) | 半导体结构及其形成方法 | |
| CN108258028B (zh) | 半导体结构及其形成方法 | |
| CN108155235B (zh) | 半导体结构及其形成方法 | |
| CN111211055A (zh) | 半导体结构及其形成方法 | |
| CN107591367B (zh) | 半导体结构的制造方法 | |
| US10770555B2 (en) | Semiconductor device and method for forming the same | |
| CN108389835B (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |