CN108257918B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN108257918B
CN108257918B CN201611248888.6A CN201611248888A CN108257918B CN 108257918 B CN108257918 B CN 108257918B CN 201611248888 A CN201611248888 A CN 201611248888A CN 108257918 B CN108257918 B CN 108257918B
Authority
CN
China
Prior art keywords
work function
region
layer
function layer
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611248888.6A
Other languages
English (en)
Other versions
CN108257918A (zh
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201611248888.6A priority Critical patent/CN108257918B/zh
Publication of CN108257918A publication Critical patent/CN108257918A/zh
Application granted granted Critical
Publication of CN108257918B publication Critical patent/CN108257918B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Abstract

一种半导体结构及其形成方法，形成方法包括：提供包括第一N区、第二N区、第一P区以及第二P区的基底，第一N区与第一P区相邻接；在栅介质层上形成阻挡层；在阻挡层上形成第一功函数层；刻蚀第一功函数层，保留位于第一P区的第一功函数层；在第一N区、第一P区、第二N区以及第二P区上形成第二功函数层；刻蚀第一N区和第二N区的第二功函数层，直至露出第一N区的栅介质层；形成第三功函数层，第三功函数层还覆盖第一N区和第一P区交界处的阻挡层侧壁、第一功函数层侧壁以及第二功函数层侧壁；在第三功函数层上形成第四功函数层。本发明避免对第一P区的第一功函数层以及第二功函数层造成横向刻蚀，改善了形成的半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。
尽管高k金属栅极的引入能够在一定程度上改善半导体结构的电学性能，但是现有技术形成的半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，改善形成的半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成第一N型器件的第一N区、用于形成第二N型器件的第二N区、用于形成第一P型器件的第一P区以及用于形成第二P型器件的第二P区，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，所述第一P型器件的阈值电压小于第二P型器件的阈值电压，其中，所述第一N区与所述第一P区相邻接；在所述第一N区、第二N区、第一P区以及第二P区的部分基底上形成栅介质层和位于所述栅介质层上的阻挡层；在所述阻挡层上形成第一功函数层，所述第一功函数层的材料与阻挡层的材料不同；刻蚀所述第一功函数层，保留位于所述第一P区的第一功函数层；在刻蚀所述第一功函数层之后，在所述第一N区、第一P区、第二N区以及第二P区上形成第二功函数层；刻蚀所述第一N区和第二N区的第二功函数层，直至露出所述第一N区和第二N区的阻挡层；刻蚀所述第一N区的阻挡层，直至露出所述第一N区的栅介质层；在所述第一P区和第二P区的第二功函数层上、第一N区的栅介质层上以及第二N区的阻挡层上形成第三功函数层，且所述第三功函数层还覆盖所述第一N区与第一P区交界处的阻挡层侧壁、第一功函数层侧壁以及第二功函数层侧壁；在所述第三功函数层上形成第四功函数层，且所述第四功函数层的材料功函数类型与所述第三功函数层的材料功函数类型不同。
可选的，所述形成方法包括：刻蚀所述第一功函数层的工艺步骤包括，刻蚀去除所述第一N区以及第二P区的第一功函数层；形成所述第二功函数层的工艺步骤包括，在所述第一N区和第二P区的阻挡层上、以及第一P区和第二N区的第一功函数层上形成所述第二功函数层；刻蚀所述第一N区和第二N区的第二功函数层的工艺步骤包括，刻蚀去除所述第一N区的第二功函数层，且刻蚀去除所述第二N区的第二功函数层和第一功函数层。
可选的，所述形成方法包括：刻蚀所述第一功函数层的工艺步骤包括：刻蚀去除所述第一N区、第二N区以及第二P区的第一功函数层；形成所述第二功函数层的工艺步骤包括：在所述第一N区、第二N区和第二P区的阻挡层上、以及第一P区的第一功函数层上形成所述第二功函数层；刻蚀所述第一N区和第二N区的第二功函数层的工艺步骤包括：刻蚀去除所述第一N区和第二N区的第二功函数层。
可选的，在刻蚀所述第一N区的阻挡层之后、形成所述第三功函数层之前，位于所述第一N区与第一P区交界处的阻挡层侧壁、第一功函数层侧壁以及第二功函数层侧壁齐平。
可选的，位于所述第一N区与第一P区交界处的阻挡层侧壁、第一功函数层侧壁以及第二功函数层侧壁与所述基底表面相垂直。
可选的，所述阻挡层的材料为TaN或者TaCN。
可选的，所述阻挡层的厚度为5埃～20埃。
可选的，刻蚀所述第一N区的阻挡层的方法包括：在所述第一P区以及第二P区的第二功函数层上、以第二N区的阻挡层上形成掩膜层；以所述掩膜层为掩膜，刻蚀所述第一N区的阻挡层；去除所述掩膜层。
可选的，在形成所述栅介质层之后、形成所述阻挡层之前，还在所述栅介质层上形成盖帽层；在刻蚀去除所述第一N区的阻挡层之后，还刻蚀去除所述第一N区的盖帽层。
可选的，所述盖帽层的材料为TiN。
可选的，采用湿法刻蚀工艺，刻蚀去除所述第一N区的阻挡层以及盖帽层。
可选的，所述湿法刻蚀工艺的工艺参数包括：刻蚀溶液为SC1溶液或者SC2溶液，刻蚀溶液温度为30℃～60℃，刻蚀时长为60s～180s。
可选的，采用干法刻蚀工艺，刻蚀去除所述第一N区的阻挡层；采用湿法刻蚀工艺，刻蚀去除所述第一N区的盖帽层。
可选的，所述第一功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第三功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第四功函数层的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。
可选的，所述第一功函数层的厚度为10埃～30埃；所述第二功函数层的厚度为10埃～30埃；所述第三功函数层的厚度为10埃～30埃。
可选的，所述形成方法还包括：在所述第四功函数层上形成栅电极层。
本发明还提供一种半导体结构，包括：基底，所述基底包括具有第一N型器件的第一N区、具有第二N型器件的第二N区、具有第一P型器件的第一P区以及具有第二P型器件的第二P区，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，所述第一P型器件的阈值电压小于第二P型器件的阈值电压，其中，所述第一N区与所述第一P区相邻接；位于所述第一N区、第二N区、第一P区以及第二P区的部分基底上的栅介质层；位于所述第一P区、第二P区以第二N区的栅介质层上的阻挡层；位于所述第一P区的阻挡层上的第一功函数层，所述第一功函数层的材料与所述阻挡层的材料不同；位于所述第一P区的第一功函数层上以及第二P区的阻挡层上的第二功函数层，其中，位于所述第一N区与第一P区交界处的阻挡层侧壁、第一功函数层侧壁以及第二功函数层侧壁与所述基底表面相垂直；位于所述第一P区和第二P区的第二功函数层上、第一N区的栅介质层上以及第二N区的阻挡层上的第三功函数层，且所述第三功函数层还覆盖第一N区与第一P区交界处的阻挡层侧壁、第一功函数层侧壁以及第二功函数层侧壁；位于所述第三功函数层上的第四功函数层，且所述第四功函数层的材料功函数类型与所述第三功函数层的材料功函数类型不同。
可选的，所述阻挡层的材料为TaN或者TaCN；所述第一功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第三功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第四功函数层的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。
可选的，所述半导体结构还包括：位于所述栅介质层与所述阻挡层之间的盖帽层。
可选的，所述盖帽层的材料为TiN；所述盖帽层的厚度为10埃～30埃。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，形成具有不同阈值电压的N型器件，且还形成具有不同阈值电压的P型器件；在所述形成方法中，在刻蚀所述第一N区的阻挡层，直至暴露出所述第一N区的栅介质层之前，位于所述第一N区的第二功函数层以及第一功函数层均已被刻蚀去除。因此，在刻蚀所述第一N区的阻挡层直至暴露出所述第一N区的栅介质层的刻蚀工艺过程中，所述刻蚀工艺刻蚀去除的膜层数量少，从而缩短了刻蚀工艺的刻蚀时长，避免所述刻蚀工艺对所述第一N区和第一P区交界处的第一功函数层以及第二功函数层造成横向刻蚀，从而使得所述交界处的第一功函数层以及第二功函数层侧壁形貌优良，避免在所述交界处出现底切区域缺陷，从而提高形成的半导体结构的电学性能。
可选方案中，采用湿法刻蚀工艺刻蚀去除所述第一N区的阻挡层以及盖帽层，且刻蚀溶液温度为30℃～60℃，刻蚀时长为60s～180s，所述湿法刻蚀工艺在刻蚀去除第一N区的阻挡层以及盖帽层的同时，进一步的减小了所述第一N区与第一P区交界处第一功函数层侧壁以及第二功函数层侧壁受到的刻蚀损失，从而进一步的提高形成的半导体结构的电学性能。
附图说明
图1至图5为一种半导体结构形成过程的剖面结构示意图；
图6至图12为本发明实施例提供的半导体结构形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体结构的电学性能有待提高。尤其是当半导体结构中包括具有不同阈值电压(Threshold Voltage)的P型器件以及具有不同阈值电压的N型器件时，所述半导体结构的电学性能差的问题尤为显著。
为了同时满足NMOS管和PMOS管改善阈值电压的要求，通常采用不同的金属材料作为NMOS管和PMOS管的栅极结构中的功函数(WF，Work Function)层材料，NMOS管中的功函数层材料可称为N型功函数材料，PMOS管中的功函数层材料可称为P型功函数材料。当NMOS管和PMOS管共用同一个金属栅极时，在NMOS管和PMOS管的交界处N型功函数层和P型功函数层之间会具有N/P界面(N/P boundary Interface)。当所述N/P界面相对于所述基底表面越倾斜，所述NMOS管与PMOS管之间的电学性能失配(mismatch)越差。
图1至图5为一种半导体结构形成过程的剖面结构示意图。
参考图1，提供基底11，所述基底11包括第一N区101以及第二N区104，第一N区101用于形成第一N型器件，第二N区104用于形成第二N型器件，且第一N型器件的阈值电压小于第二N型器件的阈值电压；所述基底还包括第一P区102以及第二P区103，所述第一P区102用于形成第一P型器件，所述第二P区103用于形成第二P型器件，且第一P型器件的阈值电压小于第二P型器件的阈值电压。
其中，所述第一N区101与所述第一P区102相邻接；所述第一P区102与第二P区103相邻接；所述第二P区103与所述第二N区104相邻接。
继续参考图1，在所述基底11上形成栅介质层12；在所述栅介质层12上形成盖帽层13；在所述盖帽层13上形成阻挡层14；在所述阻挡层14上形成第一功函数层15。
其中，所述盖帽层13的材料为TiN；所述阻挡层14的材料为TaN；所述第一功函数层15的材料为TiN。
参考图2，在所述第一N区101、第一P区102以及第二N区104上形成第一光刻胶层16；以所述第一光刻胶层16为掩膜，刻蚀去除所述第二P区103的第一功函数层15；去除所述第一光刻胶层16。
参考图3，在所述第一N区101、第一P区102和第二N区104的第一功函数层15上、以及第二P区103的阻挡层14上形成第二功函数层17。
所述第二功函数层17的材料为TiN。
参考图4，在所述第一N区101、第一P区102以及第二P区103上形成第二光刻胶层18；以所述第二光刻胶层18为掩膜，刻蚀去除所述第二N区104的第二功函数层17以及第一功函数层15；去除所述第二光刻胶层18。
参考图5，在所述第一P区102、第二P区103以及第二N区104上形成第三光刻胶层19；以所述第三光刻胶层19为掩膜，刻蚀去除所述第一N区101的第二功函数层17、第一功函数层15、阻挡层14以及盖帽层13，直至露出栅介质层12表面；去除所述第三光刻胶层19。
研究发现，在刻蚀去除所述第一N区101的第二功函数层17、第一功函数层15、阻挡层14以及盖帽层13之后，所述第一N区101与第一P区103交界处的第一功函数层15以及第二功函数层17中出现了底切区域A，所述底切区域A中的第一功函数层15以及第二功函数层17被去除，且所述底切区域A中的阻挡层14以及盖帽层13也被去除。
进一步研究发现，通常采用湿法刻蚀工艺，刻蚀去除所述第一N区101的第二功函数层17、第一功函数层15、阻挡层14以及盖帽层13，由于所述湿法刻蚀工艺需刻蚀去除的膜层较多，因此所述湿法刻蚀工艺需要的刻蚀时长相对较长。
当第一N区101的第二功函数层17被刻蚀去除后，所述交界处的第二功函数层17将暴露在湿法刻蚀环境中，从而对所述交界处的第二功函数层17造成横向刻蚀。同样的，所述交界处的第一功函数层15、阻挡层14以及盖帽层13也相继暴露在湿法刻蚀环境中，进而对所述交界处的第一功函数层15、阻挡层14以及盖帽层13造成横向刻蚀。自所述基底11表面由下到上方向上，所述交界处的第二功函数层17暴露湿法刻蚀环境中的时间最长，因此所述交界处的第二功函数层17被横向去除的量最多，从而形成了尺寸较大的底切区域A。
所述底切区域A中的第一功函数层15、第二功函数层17、阻挡层14以及盖帽层13缺失，从而对所述第一P区102形成的第一P型器件的电学性能造成不良影响，影响第一N型器件与第一P型器件之间的电学性能失配。为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成第一N型器件的第一N区、用于形成第二N型器件的第二N区、用于形成第一P型器件的第一P区以及用于形成第二P型器件的第二P区，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，所述第一P型器件的阈值电压小于第二P型器件的阈值电压，其中，所述第一N区与所述第一P区相邻接；在所述第一N区、第二N区、第一P区以及第二P区的部分基底上形成栅介质层和位于所述栅介质层上的阻挡层；在所述阻挡层上形成第一功函数层，所述第一功函数层的材料与阻挡层的材料不同；刻蚀所述第一功函数层，保留位于所述第一P区的第一功函数层；在刻蚀所述第一功函数层之后，在所述第一N区、第一P区、第二N区以及第二P区上形成第二功函数层；刻蚀所述第一N区和第二N区的第二功函数层，直至露出所述第一N区和第二N区的阻挡层；刻蚀所述第一N区的阻挡层，直至露出所述第一N区的栅介质层；在所述第一P区和第二P区的第二功函数层上、第一N区的栅介质层上以及第二N区的阻挡层上形成第三功函数层，且所述第三功函数层还覆盖所述第一N区与第一P区交界处的阻挡层侧壁、第一功函数层侧壁以及第二功函数层侧壁；在所述第三功函数层上形成第四功函数层，且所述第四功函数层的材料功函数类型与所述第三功函数层的材料功函数类型不同。
本发明提供的半导体结构的形成方法的技术方案中，形成具有不同阈值电压的N型器件，且还形成具有不同阈值电压的P型器件；在所述形成方法中，在刻蚀所述第一N区的阻挡层，直至暴露出所述第一N区的栅介质层之前，位于所述第一N区的第二功函数层以及第一功函数层均已被刻蚀去除。因此，在刻蚀所述第一N区的阻挡层直至暴露出所述第一N区的栅介质层的刻蚀工艺过程中，所述刻蚀工艺刻蚀去除的膜层数量少，从而缩短了刻蚀工艺的刻蚀时长，避免所述刻蚀工艺对所述第一N区和第一P区交界处的第一功函数层以及第二功函数层造成横向刻蚀，从而使得所述交界处的第一功函数层以及第二功函数层侧壁形貌优良，避免在所述交界处出现底切区域缺陷，从而提高形成的半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图12为本发明实施例提供的半导体结构形成过程的剖面结构示意图。
参考图6，提供基底201。
所述基底201包括用于形成第一N型器件的第一N区I1、用于形成第二N型器件的第二N区I2、用于形成第一P型器件的第一P区II1以及用于形成第二P型器件的第二P区II2，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，所述第一P型器件的阈值电压小于第二P型器件的阈值电压，其中，所述第一N区I1与所述第一P区II1相邻接。
本实施例中，以形成的半导体结构为平面器件为例，所述基底201为平面衬底；所述基底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
在其他实施例中，形成的半导体结构为鳍式场效应管时，所述基底包括衬底以及位于所述衬底上的鳍部，所述基底还包括，位于所述鳍部露出的衬底上的隔离结构，所述隔离结构覆盖鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。
本实施例中，除所述第一N区I1与所述第一P区II1相邻接外，所述第一P区II1与所述第二P区II2相邻接，所述第二P区II2与所述第二N区I2相邻接。
本实施例中，所述第一N区I1包括N型超低阈值电压(ULVT，Ultra-low VT)区以及N型低阈值电压(low VT)区；所述第二N区I2为N型标准阈值电压区(Standard VT)。在其他实施例中，所述第一N区还可以仅包括N型低阈值电压区或者N型超低阈值电压区中的一种。
本实施例中，所述第一P区II1包括P型超低阈值电压区以及P型低阈值电压区；所述第二P区II2为P型标准阈值电压区。在其他实施例中，所述第二P区还可以仅包括P型低阈值电压区或者P型超低阈值电压区中的一种。
需要说明的是，本实施例中，在后续形成栅介质层202之前，还包括：对所述N型超低阈值电压区对应的基底201进行第一N型阈值调节掺杂处理，对所述N型低阈值电压区对应的基底201进行第二N型阈值调节掺杂处理；对所述P型超低阈值电压区对应的基底201进行第一P型阈值调节掺杂处理，对所述P型低阈值电压区对应的基底201进行第二P型阈值调节掺杂处理。
具体地，所述第一N型阈值调节掺杂处理和第二N型阈值调节掺杂处理的掺杂离子为N型离子，N型离子包括P、As或Sb，所述第一N型阈值调节掺杂处理的掺杂浓度小于所述第二N型阈值调节掺杂处理的掺杂浓度。所述第一P型阈值调节掺杂处理和第二P型阈值调节掺杂处理的掺杂离子为P型离子，P型离子包括B、Ga或In，所述第一P型阈值调节掺杂处理的掺杂浓度小于所述第二P型阈值调节掺杂处理的掺杂浓度。
本实施例中，以采用后形成高k栅介质层后形成栅电极层(high k last metalgate last)的工艺，形成半导体结构的栅极结构为例。在形成栅介质层202之前，还包括：
在所述第一N区I1、第二N区I2、第一P区II1以及第二P区II2的基底201上形成伪栅结构，其中，由于所述第一N区I1与第一P区II1相邻接，因此所述伪栅结构横跨所述第一N区I1以及第一P区II1，相应的，后续形成的栅电极层横跨所述第一N区I1以及第一P区II1。
在形成所述伪栅结构之后，在各区域伪栅结构两侧的基底201内形成各器件的源漏掺杂区；在形成所述源漏掺杂区之后，在所述伪栅结构暴露出的基底201上形成层间介质层，所述层间介质层露出所述伪栅结构的顶部；在形成所述层间介质层之后，去除所述伪栅结构。
后续在所述第一N区I1、第二N区I2、第一P区II1以及第二P区II2的部分基底201上形成所述栅介质层。需要说明的是，在其他实施例中，还可以采用先形成高k栅介质层后形成栅电极层(high k first metal gate last)的工艺，形成所述半导体结构。
继续参考图6，在所述第一N区I1、第二N区I2、第一P区II1以及第二P区II2的部分基底上形成栅介质层202和位于所述栅介质层202上的阻挡层204；在所述阻挡层204上形成第一功函数层205，所述第一功函数层205的材料与阻挡层204的材料不同。
本实施例中，所栅介质层202包括界面层(IL，Interfacial Layer)(未标示)以及位于所述界面层表面的高k栅介质层(未标示)。所述界面层为形成所述高k栅介质层提供良好的界面基础，从而提高形成的高k栅介质层的质量，减小所述高k栅介质层与所述基底201之间的界面态密度，且避免所述高k栅介质层与所述基底201直接接触造成的不良影响。
所述界面层的材料为氧化硅或者氮氧化硅。所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述阻挡层204的材料与所述第一功函数层205的材料不同，且所述阻挡层204在后续工艺过程中可以起到刻蚀停止作用，避免对栅介质层202造成刻蚀损伤。
本实施例中，所述阻挡层204的材料为TaN，所述阻挡层204的厚度为5埃～20埃。在其他实施例中，所述阻挡层的材料还可以为TaCN。
本实施例中，在形成所述栅介质层202之后、形成所述阻挡层204之前，还包括：在所述栅介质层202上形成盖帽层203。
所述盖帽层203可以起到进一步保护栅介质层202的作用，防止后续的刻蚀工艺对所述栅介质层202造成不必要的刻蚀损伤；所述盖帽层203还有利于阻挡后续形成的栅电极层中的易扩散金属离子向所述栅介质层202内扩散。
本实施例中，所述盖帽层203的材料为TiN，采用原子层沉积工艺形成所述盖帽层，使所述盖帽层203具有良好的台阶覆盖性。
本实施例中，所述盖帽层203的厚度为10埃～30埃。
所述第一功函数层205的材料为P型功函数材料。具体地，位于所述第一P区II1上的第一功函数层205作为第一P型器件对应的功函数层的一部分，用于调节所述第一P型器件的阈值电压。
所述P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述第一功函数层205的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第一功函数层205。
本实施例中，所述第一功函数层205的材料为TiN，所述第一功函数层205的厚度为10埃～30埃。
参考图7，刻蚀所述第一功函数层205，保留位于所述第一P区II1的第一功函数层205。
本实施例中，刻蚀所述第一功函数层205的工艺步骤包括：刻蚀去除所述第一N区I1以及第二P区II2的第一功函数层205。
具体地，刻蚀所述第一功函数层205的方法包括：在所述第一P区II1以及第二N区I2的第一功函数层205上形成第一图形层206；以所述第一图形层206为掩膜，刻蚀去除所述第一N区I1以及第二P区II2的第一功函数层205，直至暴露出所述第一N区I1以及第二P区II2的阻挡层204；去除所述第一图形层206。
在刻蚀去除所述第一P区II1以及第二N区I2的第一功函数层205的工艺过程中，所述阻挡层204起到刻蚀停止的作用。
需要说明的是，在其他实施例中，保留位于所述第一P区的第一功函数层的工艺步骤包括：刻蚀去除所述第一N区、第二N区以及第二P区的第一功函数层。
参考图8，在刻蚀所述第一功函数层205之后，在所述第一N区I1、第一P区II1、第二N区I2以及第二P区II2上形成第二功函数层207。
本实施例中，形成所述第二功函数层207的工艺步骤包括，在所述第一N区I2和第二P区II2的阻挡层204上、以及第一P区II1和第二N区I2的第一功函数层205上形成第二功函数层207。
所述第二功函数层207的材料为P型功函数材料。位于所述第一P区II1上的第二功函数层207为第一P型器件对应的功函数层的一部分，起到调节所述第一P型器件的阈值电压的作用；位于所述第二P区II2上的第二功函数层207为第二P型器件对应的功函数层的一部分，起到调节所述第二P型器件的阈值电压的作用。
所述第二功函数层207的材料为与所述阻挡层204的材料不同；所述第二功函数层207的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
本实施例中，所述第二功函数层207的材料为TiN，所述第二功函数层207的厚度为10埃～30埃。
需要说明的是，在其他实施例中，前述刻蚀所述第一功函数层，保留位于所述第一P区的第一功函数层的工艺步骤包括：刻蚀去除所述第一N区、第二N区以及第二P区的第一功函数层。相应的，形成所述第二功函数层的工艺步骤包括：在所述第一N区、第二N区和第二P区的阻挡层上、以及第一P区的第一功函数层上形成所述第二功函数层。
参考图9，刻蚀所述第一N区I1和第二N区I2的第二功函数层207，直至露出所述第一N区I1和第二N区I2的阻挡层204。本实施例中，刻蚀所述第一N区I1和第二N区I2的第二功函数层207的工艺步骤包括：刻蚀去除所述第一N区I1的第二功函数层207，且还刻蚀去除所述第二N区I2的第二功函数层207和第一功函数层205。
为了满足第一N型器件以及第二N型器件对阈值电压的要求，需刻蚀去除所述第一N区I1的第二功函数层207，直至暴露出所述第一N区I1的阻挡层204；且刻蚀去除所述第二N区I2的第二功函数层207以及第一功函数层205，直至暴露出所述第二N区I2的阻挡层204。
且为了满足第一P型器件以及第二P型器件对阈值电压的要求，保留位于第一P区II1的第一功函数层205以及第二功函数层207，保留位于所述第二P区II2的第二功函数层207。
具体地，刻蚀所述第一N区I1和第二N区I2的第二功函数层207的方法包括：在所述第一P区II1以及第二P区II2的第二功函数层207上形成第二图形层208；以所述第二图形层208为掩膜，刻蚀去除所述第一N区I1的第二功函数层207，且还刻蚀去除所述第二N区I2的第二功函数层207以及第一功函数层205，直至暴露出所述第一N区I1以及第二N区I2的阻挡层204；去除所述第二图形层208。
在刻蚀去除所述第一N区I1的第二功函数层207的工艺过程中，位于所述第一N区I1的阻挡层204起到刻蚀停止作用；在刻蚀去除所述第二N区I2的第二功函数层207以及第一功函数层205的工艺过程中，位于所述第二N区I2的阻挡层204起到刻蚀停止作用。
需要说明的是，在其他实施例中，前述形成所述第二功函数层的工艺步骤包括：在所述第一N区、第二N区和第二P区的阻挡层上、以及第一P区的第一功函数层上形成所述第二功函数层。相应的，刻蚀所述第一N区和第二N区的第二功函数层的工艺步骤包括：刻蚀去除所述第一N区和第二N区的第二功函数层，直至露出所述第一N区和第二N区的阻挡层。
本实施例中，在刻蚀所述第一N区I1和第二N区I2的第二功函数层207，直至露出所述第一N区I1和第二N区I2的阻挡层204之后，所述第一N区I1基底201的第一功函数层205以及第二功函数层207均被刻蚀去除。因此在后续暴露出所述第一N区I1的栅介质层202的刻蚀工艺过程中，所述刻蚀工艺无需再刻蚀所述第一N区I1的第二功函数层207以及第一功函数层205，使得所述刻蚀工艺需刻蚀去除的膜层明显减少。
参考图10，刻蚀所述第一N区I1的阻挡层204，直至露出所述第一N区I1的栅介质层202。
由前述分析可知，本实施例中，为了暴露出所述第一N区I1的栅介质层202，采用的刻蚀工艺需刻蚀去除的膜层少，因此，所述刻蚀工艺对所述第二P区II1的第二功函数层207以及第一功函数层205造成的横向刻蚀的量明显减少，同样的，所述刻蚀工艺对所述第二P区II1的阻挡层204以及盖帽层203造成的横向刻蚀的量明显减少，从而有效的避免在所述第一N区I1与第一P区II1交界处出现底切区域缺陷，进而避免了所述底切区域缺陷对第一N型器件与第一P型器件的电学性能失配造成的不良影响。
在刻蚀所述第一N区I1的阻挡层204之后，形成后续的第三功函数层至，位于所述第一N区I1与第一P区II1交界处的阻挡层204侧壁、第一功函数层205侧壁以第二功函数层207侧壁齐平。本实施例中，位于所述第一N区I1与第一P区II1交界处的阻挡层204侧壁、第一功函数层204侧壁以及第二功函数层207侧壁与所述基底201表面相垂直。
本实施例中，刻蚀所述第一N区I1的阻挡层204的方法包括：在所述第一P区II1以及第二P区II2的第二功函数层207上、以及第二N区I2的阻挡层204上形成掩膜层209；以所述掩膜层209为掩膜，刻蚀所述第一N区I1的阻挡层204；去除所述掩膜层209。
本实施例中，所述掩膜层209的材料为光刻胶材料。在其他实施例中，所述掩膜层的材料还可以为氮化硅或氮化硼。
本实施例中，采用湿法刻蚀工艺，刻蚀去除所述第一N区I1的阻挡层204以及盖帽层203。所述湿法刻蚀工艺采用的刻蚀液体为SC1溶液或者SC2溶液，其中，SC1溶液为氨水和双氧水的混合水溶液，SC2溶液为氯化氢溶液和双氧水的混合水溶液。
所述湿法刻蚀工艺中，刻蚀溶液温度不宜过低，也不宜过高。若所述刻蚀溶液温度过低，则湿法刻蚀工艺对第一N区I1的阻挡层204的刻蚀速率小，造成湿法刻蚀工艺的工艺时长较长，所述湿法刻蚀工艺易对所述第一P区II1的第二功函数层207以及第一功函数层205造成横向刻蚀；若所述刻蚀溶液温度过高，则湿法刻蚀工艺对所述第一P区II1的第二功函数层207以及第一功函数层205的横向刻蚀速率过快，造成第一P区II1的第二功函数层207以及第一功函数层205受到严重刻蚀损伤。
为此，本实施例中，所述湿法刻蚀工艺的工艺参数包括：刻蚀溶液为SC1溶液或者SC2溶液，刻蚀溶液温度为30℃～60℃，刻蚀时长为60s～180s。
在其他实施例中，为了进一步的减小所述湿法刻蚀工艺的工艺时长，还可以先采用干法刻蚀工艺，刻蚀去除所述第一N区的阻挡层；然后采用湿法刻蚀工艺，刻蚀去除所述第一N区的盖帽层。
参考图11，在所述第一P区II1和第二P区II2的第二功函数层207上、第一N区I1的栅介质层202上以及第二N区I2的阻挡层204上形成第三功函数层210，且所述第三功函数层210还覆盖所述第一N区I1与第一P区II1交界处的阻挡层204侧壁、第一功函数层205侧壁以及第二功函数层207侧壁。
位于所述第一P区II1上的第一功函数层205、第二功函数层207以及第三功函数层210作为第一P型器件对应的功函数层，起到调节所述第一P型器件阈值电压的作用；此外，位于所述第一P区II1上的阻挡层204以及盖帽层203也可以起到调节所述第一P型器件阈值电压的作用。
位于所述第二P区II2上的第二功函数层207以及第三功函数层210作为第二P型器件对应的功函数层，起到调节所述第二P型器件阈值电压的作用；此外，位于所述第二P区II2上的阻挡层204以及盖帽层203页可以起到调节所述第二P型器件阈值电压的作用。
对于P型器件而言，功函数层的厚度越厚，相应形成的P型器件阈值电压越小。由于所述第一P型器件对应的功函数层的厚度较第二P型器件对应的功函数层的厚度更厚，因此后续形成的第一P型器件阈值电压小于第二P型器件阈值电压。
所述第三功函数层210的材料为P型功函数材料；所述第三功函数层210的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
本实施例中，所述第三功函数层210的材料为TiN，所述第三功函数层210的厚度为10埃～30埃。
采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺，形成所述第三功函数层210。
本实施例中，由于所述第一N区I1与第一P区II1交界处的第一功函数层205侧壁以及第二功函数层207侧壁与所述基底201表面相垂直，相应的，位于所述交界处的第一功函数层205侧壁上以及第二功函数层207侧壁上的第三功函数层210也与所述基底201表面相垂直。
因此，本实施例中，避免了所述交界处的部分第一P区上的第一功函数层以及第二功函数层缺失的问题，从而保证了所述第一P型器件的功函数层位置准确性，使得第一P型器件的功函数层厚度均匀性好，避免在应该形成功函数层的区域形成后续的栅电极层，从而改善形成的第一N型器件与第一P型器件之间的电学性能失配。
参考图12，在所述第三功函数层210上形成第四功函数层211，且所述第四功函数层211的材料功函数类型与所述第三功函数层210的材料功函数类型不同。
位于所述第一N区I1上的第四功函数层211作为第一N型器件对应的功函数层的一部分，用于调节后续形成的第一N型器件的阈值电压；位于所述第二N区I2上的第四功函数层211作为第二N型器件对应的功函数层的一部分，用于调节后续形成的第二N型器件的阈值电压。
并且，位于所述第一N区I1的第三功函数层210作为第一N型器件对应的功函数层的一部分，起到调节所述第一N型器件阈值电压的作用；位于所述第二N区I2的第三功函数层210、阻挡层204以及盖帽层203作为第二N型器件对应的功函数层的一部分，起到调节所述第二N型器件阈值电压的作用。
对于N型器件而言，功函数层的厚度越厚，相应形成的N型器件阈值电压越高。由于所述第二N型器件对应的功函数层的厚度较第一N型器件对应的功函数层厚度更厚，因此后续形成的第二N型器件的阈值电压大于第一N型器件阈值电压。
需要说明的是，为了减少工艺步骤、节约光罩，本实施例中，在形成所述第四功函数层211之后，保留位于所述第一P区II1以及第二P区II2上的第四功函数层211。所述第四功函数层211的材料为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述第四功函数层211的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第四功函数层211。
本实施例中，所述第四功函数层211的材料为TiAl，所述第四功函数层211的厚度为10埃～50埃。
后续的工艺步骤还包括：在所述第四功函数层211上形成栅电极层。
其中，位于所述第一N区I1以及第一P区II1上的栅电极层横跨所述第一N区I1以及第一P区II1，也可以认为，所述第一N区I1与第一P区II1共用同一个栅电极层。
本实施例中，所述栅电极层横跨所述第一N区I1、第一P区II1、第二P区II2以及第二N区I2，相应的，所述第一N区I1、第一P区II1、第二P区II2以及第二N区I2共用同一个栅电极层。
所述栅电极层的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W中的一种或多种。
具体地，形成所述栅电极层的工艺步骤包括：在所述第四功函数层211上形成栅电极层，所述栅电极膜顶部高于所述层间介质层(未图示)顶部；研磨去除高于所述层间介质层顶部的栅电极膜，形成所述栅电极层。由前述分析可知，所述第一N区I1与第一P区II1交界处的第一功函数层205侧壁以及第二功函数层207侧壁与所述基底201表面相垂直，因此，相应的，位于所述第一N区I1与第一P区II1交界处的第四功函数层211与所述基底201表面相垂直，从而改善形成的第一N型器件与第一P型器件之间的电学性能失配。
若在第一N区与第一P区交界处，位于所述第一P区上的第一功函数层侧壁以及第二功函数层侧壁相对于基底表面倾斜，使得在所述交界处的第一P区上的第一功函数层以及第二功函数层中出现底切区域，所述底切区域中的第一功函数层以及第二功函数层缺失，因此会对所述第一P型器件的性能造成影响。此外，所述第四功函数层将位于所述底切区域上，所述底切区域上的第四功函数层将也会对第一P型器件的性能造成不良影响，进而影响第一N型器件与第一P型器件之间的电学性能失配。
相应的，本发明还提供一种半导体结构，参考图12，所述半导体结构包括：
基底201，所述基底201包括具有第一N型器件的第一N区I1、具有第二N型器件的第二N区I2、具有第一P型器件的第一P区II1以及具有第二P型器件的第二P区II2，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，所述第一P型器件的阈值电压小于第二P型器件的阈值电压，其中，所述第一N区I1与所述第一P区II1相邻接；
位于所述第一N区I1、第二N区I2、第一P区II1以及第二P区II2的部分基底201上的栅介质层202；
位于所述第一P区II1、第二P区II2以第二N区I2的栅介质层202上的阻挡层204；
位于所述第一P区II1的阻挡层204上的第一功函数层205，所述第一功函数层205的材料与所述阻挡层204的材料不同；
位于所述第一P区II1的第一功函数层205上以及第二P区II2的阻挡层204上的第二功函数层207，其中，位于所述第一N区I1与第一P区II1交界处的阻挡层204侧壁、第一功函数层205侧壁以及第二功函数层207侧壁与所述基底201表面相垂直；
位于所述第一P区II1和第二P区II2的第二功函数层207上、第一N区I1的栅介质层202上以及第二N区I2的阻挡层204上的第三功函数层210，且所述第三功函数层210还覆盖第一N区I1与第一P区II1交界处的阻挡层204侧壁、第一功函数层207侧壁以及第二功函数层210侧壁；
位于所述第三功函数层210上的第四功函数层211，且所述第四功函数层211的材料功函数类型与所述第三功函数层210的材料功函数类型不同。
以下将结合附图对本发明实施例提供的半导体结构进行详细说明。
本实施例中，所述第一P区II1与所述第二P区II2相邻接，所述第二P区II2与所述第二N区I2相邻接。
有关所述基底201以及栅介质层202的描述可参考前述实施例的相应说明，在此不再赘述。
本实施例中，所述阻挡层204的材料为TaN，所述阻挡层204的厚度为5埃～20埃。在其他实施例中，所述阻挡层的材料还可以为TaCN。
所述半导体结构还包括：位于所述栅介质层202与所述阻挡层204之间的盖帽层203。具体地，所述盖帽层203位于所述第一P区II1、第二P区II2以及第二N区I2上。所述盖帽层203的材料为TiN，所述盖帽层203的厚度为10埃～30埃。
所述第一功函数层205的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数层207的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第三功函数层210的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第四功函数层211的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。
本实施例中，所述第一功函数层205的材料为TiN，所述第二功函数层207的材料为TiN，所述第三功函数层210的材料为TiN，所述第四功函数层211的材料为TiAl。所述第一功函数层205的厚度为10埃～30埃；所述第二功函数层207的厚度为10埃～30埃；所述第三功函数层210的厚度为10埃～30埃；所述第四功函数层211的厚度为10埃～50埃。
本实施例中，由于位于所述第一N区I1与第一P区II1交界处的阻挡层204侧壁、第一功函数层205侧壁以及第二功函数层207侧壁与所述基底201表面相垂直，避免了所述交界处的第一P区II1第一功函数层205以及第二功函数层207缺失的问题，改善第一N型器件与第一P型器件之间的电学性能失配，优化半导体结构的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成第一N型器件的第一N区、用于形成第二N型器件的第二N区、用于形成第一P型器件的第一P区以及用于形成第二P型器件的第二P区，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，所述第一P型器件的阈值电压小于第二P型器件的阈值电压，其中，所述第一N区与所述第一P区相邻接；
在所述第一N区、第二N区、第一P区以及第二P区的部分基底上形成栅介质层和位于所述栅介质层上的阻挡层；
在所述阻挡层上形成第一功函数层，所述第一功函数层的材料与阻挡层的材料不同；
刻蚀所述第一功函数层，保留位于所述第一P区的第一功函数层，所述刻蚀所述第一功函数层的工艺步骤包括：刻蚀去除所述第一N区以及第二P区的第一功函数层；
在刻蚀所述第一功函数层之后，在所述第一N区、第一P区、第二N区以及第二P区上形成第二功函数层；
刻蚀所述第一N区和第二N区的第二功函数层，直至露出所述第一N区和第二N区的阻挡层；
刻蚀所述第一N区的阻挡层，直至露出所述第一N区的栅介质层；
在所述第一P区和第二P区的第二功函数层上、第一N区的栅介质层上以及第二N区的阻挡层上形成第三功函数层，且所述第三功函数层还覆盖所述第一N区与第一P区交界处的阻挡层侧壁、第一功函数层侧壁以及第二功函数层侧壁；
在所述第三功函数层上形成第四功函数层，且所述第四功函数层的材料功函数类型与所述第三功函数层的材料功函数类型不同。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法包括：
形成所述第二功函数层的工艺步骤包括，在所述第一N区和第二P区的阻挡层上、以及第一P区和第二N区的第一功函数层上形成所述第二功函数层；
刻蚀所述第一N区和第二N区的第二功函数层的工艺步骤包括，刻蚀去除所述第一N区的第二功函数层，且刻蚀去除所述第二N区的第二功函数层和第一功函数层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法包括：
刻蚀所述第一功函数层的工艺步骤包括：刻蚀去除所述第一N区、第二N区以及第二P区的第一功函数层；
形成所述第二功函数层的工艺步骤包括：在所述第一N区、第二N区和第二P区的阻挡层上、以及第一P区的第一功函数层上形成所述第二功函数层；
刻蚀所述第一N区和第二N区的第二功函数层的工艺步骤包括：刻蚀去除所述第一N区和第二N区的第二功函数层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在刻蚀所述第一N区的阻挡层之后、形成所述第三功函数层之前，位于所述第一N区与第一P区交界处的阻挡层侧壁、第一功函数层侧壁以及第二功函数层侧壁齐平。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，位于所述第一N区与第一P区交界处的阻挡层侧壁、第一功函数层侧壁以及第二功函数层侧壁与所述基底表面相垂直。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为TaN或者TaCN。
7.如权利要求1或6所述的半导体结构的形成方法，其特征在于，所述阻挡层的厚度为5埃～20埃。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第一N区的阻挡层的方法包括：在所述第一P区以及第二P区的第二功函数层上、以第二N区的阻挡层上形成掩膜层；以所述掩膜层为掩膜，刻蚀所述第一N区的阻挡层；去除所述掩膜层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成所述栅介质层之后、形成所述阻挡层之前，还在所述栅介质层上形成盖帽层；在刻蚀去除所述第一N区的阻挡层之后，还刻蚀去除所述第一N区的盖帽层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述盖帽层的材料为TiN。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺，刻蚀去除所述第一N区的阻挡层以及盖帽层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的工艺参数包括：刻蚀溶液为SC1溶液或者SC2溶液，刻蚀溶液温度为30℃～60℃，刻蚀时长为60s～180s，SC1溶液为氨水和双氧水的混合水溶液，SC2溶液为氯化氢溶液和双氧水的混合水溶液。
13.如权利要求9所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，刻蚀去除所述第一N区的阻挡层；采用湿法刻蚀工艺，刻蚀去除所述第一N区的盖帽层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第三功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第四功函数层的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一功函数层的厚度为10埃～30埃；所述第二功函数层的厚度为10埃～30埃；所述第三功函数层的厚度为10埃～30埃。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：在所述第四功函数层上形成栅电极层。
17.一种半导体结构，其特征在于，包括：
基底，所述基底包括具有第一N型器件的第一N区、具有第二N型器件的第二N区、具有第一P型器件的第一P区以及具有第二P型器件的第二P区，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，所述第一P型器件的阈值电压小于第二P型器件的阈值电压，其中，所述第一N区与所述第一P区相邻接；
位于所述第一N区、第二N区、第一P区以及第二P区的部分基底上的栅介质层；
位于所述第一P区、第二P区以第二N区的栅介质层上的阻挡层；
位于所述第一P区的阻挡层上的第一功函数层，所述第一功函数层的材料与所述阻挡层的材料不同；
位于所述第一P区的第一功函数层上以及第二P区的阻挡层上的第二功函数层，其中，位于所述第一N区与第一P区交界处的阻挡层侧壁、第一功函数层侧壁以及第二功函数层侧壁与所述基底表面相垂直；
位于所述第一P区和第二P区的第二功函数层上、第一N区的栅介质层上以及第二N区的阻挡层上的第三功函数层，且所述第三功函数层还覆盖第一N区与第一P区交界处的阻挡层侧壁、第一功函数层侧壁以及第二功函数层侧壁；
位于所述第三功函数层上的第四功函数层，且所述第四功函数层的材料功函数类型与所述第三功函数层的材料功函数类型不同。
18.如权利要求17所述的半导体结构，其特征在于，所述阻挡层的材料为TaN或者TaCN；所述第一功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第三功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第四功函数层的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。
19.如权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括：
位于所述栅介质层与所述阻挡层之间的盖帽层。
20.如权利要求19所述的半导体结构，其特征在于，所述盖帽层的材料为TiN；
所述盖帽层的厚度为10埃～30埃。
CN201611248888.6A 2016-12-29 2016-12-29 半导体结构及其形成方法 Active CN108257918B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611248888.6A CN108257918B (zh) 2016-12-29 2016-12-29 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611248888.6A CN108257918B (zh) 2016-12-29 2016-12-29 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN108257918A CN108257918A (zh) 2018-07-06
CN108257918B true CN108257918B (zh) 2020-10-09

Family

ID=62721565

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611248888.6A Active CN108257918B (zh) 2016-12-29 2016-12-29 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN108257918B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109065445B (zh) * 2018-07-13 2020-10-09 上海华力集成电路制造有限公司 金属栅极结构的制造方法
US11183431B2 (en) * 2019-09-05 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63260136A (ja) * 1987-04-17 1988-10-27 Sony Corp 光励起エツチング法
CN102496570A (zh) * 2011-12-13 2012-06-13 日月光半导体制造股份有限公司 半导体元件及其制造方法
CN104795394A (zh) * 2014-01-22 2015-07-22 联华电子股份有限公司 半导体结构与其制作方法
CN104867873A (zh) * 2014-02-21 2015-08-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105304565A (zh) * 2014-05-28 2016-02-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI234228B (en) * 2004-05-12 2005-06-11 Powerchip Semiconductor Corp Method of fabricating a shallow trench isolation
KR100697694B1 (ko) * 2005-08-02 2007-03-20 삼성전자주식회사 듀얼 게이트를 갖는 반도체 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63260136A (ja) * 1987-04-17 1988-10-27 Sony Corp 光励起エツチング法
CN102496570A (zh) * 2011-12-13 2012-06-13 日月光半导体制造股份有限公司 半导体元件及其制造方法
CN104795394A (zh) * 2014-01-22 2015-07-22 联华电子股份有限公司 半导体结构与其制作方法
CN104867873A (zh) * 2014-02-21 2015-08-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105304565A (zh) * 2014-05-28 2016-02-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
CN108257918A (zh) 2018-07-06

Similar Documents

Publication Publication Date Title
US10411023B2 (en) Semiconductor structure
CN107958872B (zh) 半导体器件及其形成方法
US7927943B2 (en) Method for tuning a work function of high-k metal gate devices
CN108281478B (zh) 半导体结构及其形成方法
CN108010884B (zh) 半导体结构及其形成方法
EP3267472B1 (en) Semiconductor device and fabrication method thereof
CN106653605B (zh) 半导体结构的形成方法
CN107492498B (zh) 鳍式场效应管的形成方法
CN106952908B (zh) 半导体结构及其制造方法
CN107346783B (zh) 半导体结构及其制造方法
CN107492551B (zh) 半导体结构及其制造方法
CN108074815B (zh) 半导体结构及其形成方法
CN108257918B (zh) 半导体结构及其形成方法
CN107591370B (zh) 半导体器件及其形成方法
CN107437562B (zh) 半导体器件的形成方法
CN106847755B (zh) 改善sram性能的方法
CN108258028B (zh) 半导体结构及其形成方法
CN108987248B (zh) 半导体结构及其形成方法
CN108155235B (zh) 半导体结构及其形成方法
CN108258033B (zh) 半导体器件及其形成方法
CN111211055A (zh) 半导体结构及其形成方法
CN107492523B (zh) 半导体器件及其形成方法
CN109671673B (zh) 半导体结构及其形成方法
CN108074816B (zh) 晶体管及其形成方法
CN108878362B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant