CN105304565A - 半导体器件及其形成方法 - Google Patents

Abstract

一种半导体器件及其形成方法，半导体器件的形成方法包括：提供具有第一区域和第二区域的衬底，衬底表面具有介质层，第一区域的介质层内具有暴露出衬底表面的第一开口，第二区域的介质层内具有暴露出衬底表面的第二开口，第一开口的底部具有第一栅介质层，第二开口的底部具有第二栅介质层；在第一开口的侧壁和底部表面形成第一功函数层；在第一功函数层表面形成功函数阻挡层；在介质层、功函数阻挡层、以及第二开口的侧壁和底部表面形成第二功函数层，功函数阻挡层用于阻挡第一功函数层和第二功函数层的材料相互扩散；在形成第二功函数层之后，形成填充满第一开口的第一栅极层、以及填充满第二开口的第二栅极层。所形成的半导体器件性能改善。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。

背景技术

互补型金属氧化物半导体管(ComplementaryMetal-Oxide-Semiconductor，CMOS)使构成集成电路的基本半导体器件之一。所述互补型金属氧化物半导体管包括：P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)。

现有技术为了在减小栅极尺寸的同时控制短沟道效应，采用高K介质材料取代常规的氧化硅等材料作为晶体管的栅介质层，采用金属材料取代常规的多晶硅等材料作为晶体管的栅电极层。而且，为了调节PMOS管和NMOS管的阈值电压，现有技术会在PMOS管和NMOS管的栅介质层表面形成功函数层(workfunctionlayer)；其中，PMOS管的功函数层需要具有较高的功函数，而NMOS管的功函数层需要具有较低的功函数。因此，在PMOS管和NMOS管中，功函数层的材料不同，以满足各自功函数调节的需求。

现有技术形成互补型金属氧化物半导体管时，在形成PMOS管的区域和形成NMOS管的区域的半导体衬底表面分别形成伪栅极层；以所述伪栅极层为掩膜形成源区和漏区后，在半导体衬底表面形成于伪栅极层表面齐平的介质层；在形成介质层之后，去除PMOS管的区域或NMOS管的区域的伪栅极层，在介质层内形成开口，并依次在所述开口内沉积栅介质层、功函数层和栅电极层。其中，栅电极层的材料为金属，栅介质层的材料为高K材料，所述形成互补型金属氧化物半导体管的方法即用于形成高K金属栅(HKMG，HighKMetalGate)的后栅(GateLast)工艺。此外，形成于PMOS管的区域的功函数层材料、与形成于NMOS管的区域的功函数层材料不同。

然而，所形成的具有功函数层的互补型金属氧化物半导体管中，对阈值电压的调节不稳定。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法，所形成的互补型金属氧化物半导体管阈值电压稳定、性能改善。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底具有第一区域和第二区域，所述衬底表面具有介质层，所述第一区域的介质层内具有暴露出衬底表面的第一开口，所述第二区域的介质层内具有暴露出衬底表面的第二开口，所述第一开口的底部具有第一栅介质层，所述第二开口的底部具有第二栅介质层；在第一开口的侧壁和底部表面形成第一功函数层；在第一功函数层表面形成功函数阻挡层，所述功函数阻挡层与第一功函数层的功函数类型相同或相反；在介质层、功函数阻挡层、以及第二开口的侧壁和底部表面形成第二功函数层，所述第二功函数层与第一功函数层的功函数类型相反，所述功函数阻挡层用于阻挡第一功函数层和第二功函数层的材料相互扩散；在形成第二功函数层之后，形成填充满第一开口的第一栅极层、以及填充满第二开口的第二栅极层。

可选的，所述第一区域为PMOS区域，所述第二区域为NMOS区域；所述第一功函数层为P型功函数层，功函数阻挡层为P型功函数层，所述第二功函数层为N型功函数层。

可选的，所述第一功函数层的材料为氮化钛，所述功函数阻挡层为具有掺杂离子的氮化钛，所述第二功函数层的材料为钛铝。

可选的，所述掺杂离子为硅离子或碳离子。

可选的，所述第一功函数层和功函数阻挡层的总厚度为30埃～60埃，所述功函数阻挡层的厚度为10埃～20埃。

可选的，所述第一区域为NMOS区域，所述第二区域为PMOS区域；所述第一功函数层为N型功函数层，功函数阻挡层为P型功函数层，所述第二功函数层为P型功函数层。

可选的，所述第一功函数层还位于第一区域的介质层表面，所述第一功函数层的形成工艺包括：采用原子层沉积工艺在介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面形成第一功函数膜；在第一区域的第一功函数膜表面形成掩膜层；以所述掩膜层刻蚀所述第一功函数膜，形成第一功函数层。

可选的，还包括：在形成第一功函数膜之前，在介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面形成停止层，所述停止层的材料与第一功函数层的材料不同，所述第一功函数膜形成于所述停止层表面，刻蚀所述第一功函数膜直至暴露出停止层为止。

可选的，所述停止层的材料为氮化钽。

可选的，当所述功函数阻挡层与第一功函数层均为P型功函数层时，还包括：在形成掩膜层之前，采用原子层沉积工艺在第一功函数膜表面形成功函数阻挡膜；在第一区域的功函数阻挡膜表面形成掩膜层；以所述掩膜层刻蚀功函数阻挡膜和第一功函数膜，形成功函数阻挡层和第一功函数层。

可选的，所述第一栅介质层还位于第一开口的侧壁表面，所述第二栅介质层还位于第二开口的侧壁表面，所述第一栅介质层和第二栅介质层的形成工艺包括：在介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面沉积栅介质膜；去除介质层表面的栅介质膜，在第一开口内形成第一栅介质层，在第二开口内形成第二栅介质层。

可选的，还包括：在形成第一功函数层之前，在第一栅介质层和第二栅介质层表面形成第一阻挡层。

可选的，所述第一阻挡层还位于介质层表面以及第一开口和第二开口的侧壁表面，所述第一阻挡层的材料为氮化钛，所述第一阻挡层的形成工艺为沉积工艺。

可选的，所述第一栅极层和第二栅极层的形成工艺包括：在介质层表面、以及第一开口和第二开口内形成栅极膜，所述栅极膜填充满第一开口和第二开口；平坦化所述栅极膜，直至暴露出介质层表面为止，在第一开口内形成第一栅极层，在第二开口内形成第二栅极层。

可选的，还包括：在形成栅极膜之前，在介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面形成第二阻挡层。

可选的，所述第一开口底部的衬底表面、以及第二开口的衬底表面还具有衬垫层，所述第一栅介质层和第二栅介质层形成于所述衬垫层表面。

可选的，所述衬垫层的材料为氧化硅，形成工艺为氧化工艺。

可选的，还包括：在形成第一栅极层和第二栅极层之后，对第二功函数层进行平坦化，直至暴露出介质层表面为止。

相应的，本发明还提供一种半导体器件，包括：衬底，所述衬底具有第一区域和第二区域，所述衬底表面具有介质层，所述第一区域的介质层内具有暴露出衬底表面的第一开口，所述第二区域的介质层内具有暴露出衬底表面的第二开口，所述第一开口的底部具有第一栅介质层，所述第二开口的底部具有第二栅介质层；位于第一开口的侧壁和底部表面的第一功函数层；位于第一功函数层表面的功函数阻挡层，所述功函数阻挡层与第一功函数层的功函数类型相同或相反；位于介质层、功函数阻挡层、以及第二开口的侧壁和底部表面的第二功函数层，所述第二功函数层与第一功函数层的功函数类型相反，所述功函数阻挡层用于阻挡第一功函数层和第二功函数层的材料相互扩散；填充满第一开口的第一栅极层、以及填充满第二开口的第二栅极层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在第一开口中，在第一功函数层和第二功函数层之间形成功函数阻挡层，所述第二功函数层与第一功函数层的功函数类型相反，所述功函数阻挡层能够阻挡第一功函数层和第二功函数层的材料相互扩散。而且，由于所述功函数阻挡层与第一功函数层的功函数类型相同或相反，因此所述功函数阻挡层与第一功函数层的功函数类型相同，或者，所述功函数阻挡层与第二功函数层的功函数类型相同，因此，通过调节所述功函数阻挡层的厚度，能够对第一区域所形成的晶体管阈值电压进行调节，从而能够保证第一区域和第二区域形成的晶体管阈值电压符合设计需求。

进一步，所述第一区域为PMOS区域，所述第二区域为NMOS区域，所述第一功函数层为P型功函数层，所述第二功函数层为N型功函数层。具体的，所述第一功函数层的材料为氮化钛，而所述氮化钛为柱状晶的多晶态结构，外来杂质容易在第一功函数层内扩散；所述第二功函数层的材料为钛铝，钛铝材料中的铝原子尺寸较小，容易发生扩散。所述功函数阻挡层为P型功函数层，使所述功函数阻挡层和第一功函数层共同用于调节第一区域形成的晶体管阈值电压。而且，所述功函数阻挡层的材料为具有掺杂离子的氮化钛，所述功函数阻挡层的晶态比第一功函数层的晶态更杂乱、更趋向于非晶态，使得所述铝原子难以穿过所述功函数阻挡层，从而保证了第一功函数层的功函数值稳定。

进一步，当所述功函数阻挡层与第一功函数层均为P型功函数层时，所述功函数阻挡层与第一功函数层由第一功函数膜和功函数阻挡膜刻蚀形成，而所述第一功函数膜和功函数阻挡膜采用原子层沉积工艺形成。所述原子层沉积工艺具有良好的覆盖能力，能够使第一功函数膜与第一开口的侧壁和底部表面紧密结合，而功函数阻挡膜与第一功函数膜紧密结合，保证了第一开口内形成的栅极结构形貌良好，由所述栅极结构形成的晶体管性能稳定。

本发明的结构中，第一开口的第一功函数层和第二功函数层之间具有功函数阻挡层，所述第二功函数层与第一功函数层的功函数类型相反，所述功函数阻挡层能够阻挡第一功函数层和第二功函数层的材料相互扩散。而且，所述功函数阻挡层与第一功函数层的功函数类型相同，或者，所述功函数阻挡层与第二功函数层的功函数类型相同，因此，所述功函数阻挡层不会影响第一区域所形成的晶体管阈值电压。

附图说明

图1是一种形成互补型金属氧化物半导体管实施例的过程剖面结构示意图；

图2至图10是本发明实施例的一种半导体器件的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，以现有技术所形成的具有功函数层的互补型金属氧化物半导体管中，对阈值电压的调节不稳定。

经过研究发现，请参考图1，图1是一种形成互补型金属氧化物半导体管实施例的过程剖面结构示意图，包括：提供衬底100，所述衬底100具有NMOS区域102和PMOS区域101；所述衬底100表面具有介质层103；所述PMOS区域101的介质层103内具有暴露出衬底100表面的第一开口(未示出)，所述NMOS区域102的介质层103内具有暴露出衬底100表面的第二开口(未示出)，所述第一开口的侧壁和底部表面具有第一栅介质层110，所述第二开口的侧壁和底部表面具有第二栅介质层120，所述PMOS区域101的第一栅介质层110表面具有第一功函数层111；在介质层103表面、第一功函数层111表面、以及NMOS区域102的第二栅介质层120表面沉积第二功函数层121；在所述第二功函数层121表面形成栅极膜130，所述栅极膜130填充满第一开口和第二开口。

其中，所述第一功函数层111为P型功函数层，所述第二功函数层121为N型功函数层。为了减少光刻和刻蚀工艺的步骤，在形成栅极膜之前，不对PMOS区域的第二功函数层121进行刻蚀，而通过调节第一功函数层111的厚度，以保证PMOS区域所形成的晶体管阈值电压符合设计需求。而且，随着半导体器件的尺寸缩小、集成度提高，所述第一功函数层111和第二功函数层121的厚度也相应减小，对第二功函数层121进行刻蚀的工艺难以精确控制，保留PMOS区域的第二功函数层121，能够避免额外的刻蚀工艺对第一功函数层111造成损伤。后续对栅极膜130和第二功函数层121进行平坦化，直至暴露出介质层103表面为止，能够在第一开口和第二开口内形成栅极层。

然而，由于PMOS区域中，所述第一功函数层111表面具有第二功函数层121，且第一功函数层111和第二功函数层121的功函数类型相反，所述第二功函数层121的材料容易向第一功函数层111扩散，导致第一功函数层111的功函数值发生变化，使得所述第一功函数层111对所形成的PMOS晶体管阈值电压的调节能力下降。

具体的，例如第一功函数层111的材料为氮化钛，第二功函数层121的材料为钛铝，由于钛铝材料中的铝原子尺寸较小，容易发生扩散，因此所述钛铝材料中的铝原子容易向第一功函数层111内扩散，然而，铝的功函数值较低，容易使第一功函数层111的功函数值降低，则所述第一功函数层111不利于调节PMOS晶体管的阈值电压。因此，所形成的互补型金属氧化物半导体管的阈值电压不稳定。

为了解决上述问题，本发明提出一种半导体器件的形成方法。其中，在第一开口中，在第一功函数层和第二功函数层之间形成功函数阻挡层，所述第二功函数层与第一功函数层的功函数类型相反，所述功函数阻挡层能够阻挡第一功函数层和第二功函数层的材料相互扩散。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图10是本发明实施例的一种半导体器件的形成过程的剖面结构示意图。

请参考图2，提供衬底200，所述衬底200具有第一区域201和第二区域202；在第一区域201的衬底200表面形成第一伪栅210，在第二区域202的衬底200表面形成第二伪栅220；在衬底200表面形成介质层203，所述介质层203的表面与第一伪栅210和第二伪栅220齐平。

所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化硅或砷化镓等)。本实施例中，所述衬底200为硅衬底。

在本实施例中，所述第一区域201用于形成PMOS晶体管，所述第二区域202用于形成NMOS晶体管。而且，所述PMOS晶体管和NMOS晶体管为高K金属栅(HKMG，HighKMetalGate)晶体管，即以高K介质材料形成栅介质层，以金属材料形成栅极层。形成所述PMOS晶体管和NMOS晶体管的工艺为后栅(GateLast)工艺，需要首先形成替代PMOS晶体管中的第一栅极层和第一栅介质层的第一伪栅210，以及替代NMOS晶体管中的第二栅极层和第二栅介质层的第二伪栅220。

在其它实施例中，所述第一区域201也能够形成NMOS晶体管，所述第二区域202能够形成PMOS晶体管，后续形成的第一功函数层为N型功函数层，功函数阻挡层为P型功函数层，所述第二功函数层为P型功函数层。

所述第一伪栅210为后续形成的第一栅介质层和第一栅极层占据空间，所述第二伪栅220为后续形成的第二栅介质层和第二栅极层占据空间。所述第一伪栅210和第二伪栅220的材料为多晶硅，形成工艺包括：在衬底200表面沉积伪栅膜；在所述伪栅膜表面形成图形化的光刻胶层，所述光刻胶层定义了第一伪栅210和第二伪栅220的对应位置；以所述光刻胶层为掩膜刻蚀所述伪栅膜直至暴露出衬底200表面为止。

在一实施例中，所述第一伪栅210和衬底200之间、第二伪栅220和衬底200之间具有保护层，所述保护层用于在刻蚀伪栅极膜时作为停止层，并且在后续去除第一伪栅210和第二伪栅220时，避免衬底200表面免受到损伤。所述保护层的材料为氧化硅，形成工艺为化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第一伪栅210的侧壁表面具有第一侧墙212，所述第二伪栅220的侧壁表面具有第二侧墙222。所述第一侧墙212作为后续形成的PMOS晶体管中的侧墙，用于定义PMOS晶体管源漏区的位置；所述第二侧墙222作为后续形成的NMOS晶体管中的侧墙，用于定义NMOS晶体管源漏区的位置。

所述第一侧墙212或第二侧墙222的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种重叠组合；所述第一侧墙212和第二侧墙222的形成工艺包括：在衬底200、第一伪栅210和第二伪栅220表面沉积侧墙膜；干法回刻蚀所述侧墙膜，直至暴露出第一伪栅210、第二伪栅220和衬底200表面为止。

在形成第一侧墙212之后，在第一伪栅210和第一侧墙212两侧的衬底200内形成第一源漏区；在形成第二侧墙222之后，在第二伪栅220和第二侧墙222两侧的衬底200内形成第二源漏区；所述第一源漏区内和第二源漏区内的掺杂离子类型相反。本实施例中，第一源漏区内具有P型离子，第二源漏区内具有N型离子。

所述介质层203的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料，所述介质层203用于隔离相邻晶体管的栅极结构，且所述介质层203还能够保留第一伪栅210和第二伪栅220的位置和结构。所述介质层203的形成工艺包括：在形成源区和漏区之后，在衬底200、第一侧墙212、第一伪栅210、第二侧墙222和第二伪栅220表面形成介质膜；平坦化所述介质膜直至暴露出所述第一伪栅210和第二伪栅220的表面为止。本实施例中，所述平坦化工艺为化学机械抛光工艺。

请参考图3，去除所述第一伪栅210(如图2所示)和第二伪栅220(如图2所示)，在所述第一区域201的介质层203内形成第一开口211，在第二区域202的介质层203内形成第二开口221。

所述第一开口211用于形成第一栅介质层和第一栅极层，所述第二开口221用于形成第二栅介质层和第二栅极层。本实施例中，所述第一栅介质层和第一栅极层用于构成PMOS晶体管，所述第二栅介质层和第二栅极层用于构成NMOS晶体管。

去除所述第一伪栅210和第二伪栅220的工艺为湿法刻蚀工艺或干刻蚀工艺，所述干法刻蚀工艺为各向同性的干法刻蚀或各向异性的干法刻蚀，所述湿法刻蚀为各向同性的湿法刻蚀。本实施例中，所述第一伪栅210和第二伪栅220的材料为多晶硅，所述干法刻蚀的刻蚀气体包括氯气和溴化氢气体中的一种或两种混合；所述湿法刻蚀的刻蚀液包括硝酸溶液和氢氟酸溶液中的一种或两种混合。

本实施例中，采用湿法刻蚀工艺去除所述第一伪栅210和第二伪栅220，所述湿法刻蚀工艺对于衬底200、第一侧墙212和第二侧墙222的损伤较小，使衬底200与后续形成的第一栅介质层或第二栅介质层相接触的界面质量形貌良好，而且能够保证第一开口211和第二开口221的结构尺寸精确均一，使后续形成于第一开口211和第二开口221内的半导体结构尺寸精确。

本实施例中，由于所述第一伪栅210和衬底200之间、以及第二伪栅220和衬底200之间具有保护层，所述保护层那个在刻蚀第一伪栅层210和第二伪栅层220时作为停止层，用于保护衬底200表面。然而，由于所述保护层的形成工艺为化学气相沉积工艺或原子层沉积工艺，所述保护层的密度较低，容易吸附杂质，且隔离能力较差，因此在去除第一伪栅210和第二伪栅220之后，需要去除所述保护层。去除所述保护层的工艺湿法刻蚀工艺，由于所述保护层的材料为氧化硅，所述湿法刻蚀的刻蚀液为氢氟酸溶液，所述湿法刻蚀工艺对于保护层和衬底200具有选择性，不会对衬底200表面造成损伤。

本实施例中，所述第一伪栅210的侧壁表面具有第一侧墙212，所述第二伪栅220的侧壁表面具有第二侧墙222，则去除第一伪栅210和第二伪栅220之后，所述第一开口211的侧壁具有第一侧墙212，所述第二开口221的侧壁具有第二侧墙222。所述第一侧墙212和第二侧墙222在去除第一伪栅210和第二伪栅220的过程中，能够保持所形成的第一开口211和第二开口222的形貌稳定。

在其它实施例中，所述第一开口211底部的衬底200表面、以及第二开口221的衬底200表面还具有衬垫层，后续形成的第一栅介质层和第二栅介质层形成于所述衬垫层表面。所述衬垫层用于增强后续形成的第一栅介质层和第二栅介质层与衬底200之间的结合能力，避免第一栅介质层和第二栅介质层与衬底200的接触界面处产生漏电流。本实施例中，所述衬底200为硅衬底，所述衬垫层的材料为氧化硅，形成工艺为氧化工艺，所述氧化工艺形成的衬垫层密度较高，所形成的衬垫层隔离能力较好，不易使杂质扩散。

请参考图4，在第一开口211的底部表面形成第一栅介质层213，在第二开口221的底部表面形成第二栅介质层223。

所述第一栅介质层213作为PMOS晶体管的栅介质层，所述第二栅介质层223作为NMOS晶体管的栅介质层。所述第一栅介质层213和第二栅介质层223的材料为高K介质材料，所述高K材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。

本实施例中，所述第一栅介质层213和第二栅介质层223的材料相同且同时形成，所述第一栅介质层213还位于第一开口211的侧壁表面，所述第二栅介质层223还位于第二开口221的侧壁表面，所述第一栅介质层213和第二栅介质层223的形成工艺包括：在介质层203表面、第一开口211的侧壁和底部表面、以及第二开口221的侧壁和底部表面沉积栅介质膜；去除介质层203表面的栅介质膜，在第一开口211内形成第一栅介质层213，在第二开口221内形成第二栅介质层223。

在另一实施例中，所述第一开口211和第二开口221底部表面形成有衬垫层，所述第一栅介质层213和第二栅介质层223形成于所述衬垫层表面。

在其它实施例中，在形成后续的第一功函数膜之前，在第一栅介质层213和第二栅介质层223表面形成第一阻挡层(未示出)，所述第一阻挡层用于保护所述第一栅介质层213和第二栅介质层223，避免后续形成的功函数层和栅极层的材料向第一栅介质层213和第二栅介质层223内扩散，保证了第一栅介质层213和第二栅介质层223的电隔离性能。所述第一阻挡层还位于介质层203表面以及第一开口211和第二开口221的侧壁表面，所述第一阻挡层的材料为氮化钛，所述第一阻挡层的形成工艺为沉积工艺。

请参考图5，在介质层203表面、第一开口211的侧壁和底部表面、以及第二开口221的侧壁和底部表面形成第一功函数膜206。

本实施例中，第一区域201用于形成PMOS晶体管，所述第一功函数膜206后续形成第一功函数层，用于调节PMOS晶体管的阈值电压，因此，所述第一功函数层206为P型功函数层，第一功函数层206的材料需要具有较高的功函数值。在其他实施例中，所述第一区域201用于形成NMOS晶体管，所述第一功函数层206为N型功函数层。

本实施例中，所述第一功函数膜206的材料为氮化钛，厚度为20埃～50埃。所述氮化钛具有较高的功函数，能够用于调节PMOS晶体管的阈值电压。所述第一功函数膜206的形成工艺为原子层沉积工艺，所述原子层沉积工艺包括：反应气体包括含钛的第一前驱气体，所述含钛的第一前驱气体为TiCl₄、Ti[N(C₂H₅CH₃)]₄、Ti[N(CH₃)₂]₄、Ti[N(C₂H₅)₂]₄中的一种或多种，反应气体还包括第二前驱气体，所述第二前驱气体包括NH₃、CO或H₂O，所述第一前驱气体的流速为50sccm～200sccm，所述第二前驱气体的流速为50sccm～200sccm，反应温度为400℃～600℃。

采用原子层沉积工艺形成的第一功函数膜206具有良好的覆盖能力，能够与第一开口211的侧壁和底部表面紧密贴合，且所形成的第一功函数膜206的厚度均匀，能够避免后续第一功函数层与第一开口211侧壁和底部表面的接触界面产生漏电流，而且所述第一功函数层对PMOS晶体管的阈值电压调节能力稳定易控。

然而，由于所述第一功函数膜206的材料为氮化钛，所述氮化钛为多晶态，而且所述氮化钛为多晶态的柱状晶结构，即所形成的氮化钛晶粒呈垂直于沉积表面的柱状结构，外部的杂质或离子容易在所述柱状晶结构的氮化钛内扩散。

因此，为了避免后续形成于第一功函数膜206上的第二功函数层或栅极膜的材料向所述第一功函数膜206内扩散，后续需要在所述第一功函数膜205表面形成功函数阻挡膜，所述功函数阻挡膜能够作为P型功函数层，而且所述功函数阻挡膜能够阻挡后续形成的第二功函数膜或栅极膜的材料向第一功函数膜205内扩散。

本实施例中，在形成第一功函数膜206之前，还包括：在介质层203表面、第一开口211的侧壁和底部表面、以及第二开口221的侧壁和底部表面形成停止层205，所述第一功函数膜206形成于所述停止层205表面。所述停止层205作为后续刻蚀第一功函数膜206和功函数阻挡膜的刻蚀停止层，后续刻蚀所述第一功函数膜206直至暴露出停止层205为止。因此，所述停止层205的材料与第一功函数膜206的材料不同，使所述停止层205相对于第一功函数膜205具有刻蚀选择性。

本实施例中，所述停止层205的材料为氮化钽，所述停止层205的形成工艺为原子层沉积工艺，使所述停止层205厚度均匀，且紧密贴合于第一开口211的侧壁和底部表面。

请参考图6，在第一功函数膜206表面形成功函数阻挡膜207。

所述功函数阻挡膜207后续形成功函数阻挡层，所述功函数阻挡层能够防止后续形成的第一功函数层与第二功函数层的材料相互扩散，保证所形成的PMOS晶体管和NMOS晶体管的阈值电压稳定。

所述功函数阻挡膜207与第一功函数膜206的功函数类型相同或相反，即所述，而后续形成的第二功函数层与所述第一功函数膜206的功函数相反，即所述功函数阻挡膜207与第一功函数膜206的功函数类型相同，或者所述功函数阻挡膜207与第二功函数层的功函数类型相同。因此，后续形成的功函数阻挡层不会妨碍所形成的PMOS晶体管或NMOS晶体管的阈值电压。

本实施例中，功函数阻挡膜207为P型功函数层，所述功函数阻挡膜207与第一功函数膜206的功函数类型相同，所述功函数阻挡膜207的材料具有较高的功函数值。所述功函数阻挡膜207与第一功函数膜206共同用于形成PMOS晶体管的P型功函数层，所述第一功函数膜206和功函数阻挡膜207的总厚度为30埃～60埃，使得所形成的PMOS晶体管的阈值电压符合设计需求；其中，所述功函数阻挡膜207的厚度为10埃～20埃，所述功函数阻挡膜207的厚度需要足够阻挡后续的第二功函数层材料向第一功函数层扩散。

在一实施例中，所述功函数阻挡膜207为P型功函数层，所述功函数阻挡膜207为具有掺杂离子的氮化钛，所述掺杂离子为硅离子或碳离子，即所述功函数阻挡膜207的材料为钛硅氮(TiSiN)或钛碳氮(TiCN)。本实施例中，所述功函数阻挡膜207的材料为钛硅氮。

所述功函数阻挡膜207的形成工艺为原子层沉积工艺，采用原子层沉积工艺形成的功函数阻挡膜207厚度均匀、且具有良好的覆盖能力，所形成的功函数阻挡膜207能够与第一功函数膜205紧密贴合。

本实施例中，所述原子层沉积工艺包括：反应气体包括含钛前驱气体、含碳或含硅前驱体、以及含氮前驱体，所述含钛前驱气体为TiCl₄、Ti[N(C₂H₅CH₃)]₄、Ti[N(CH₃)₂]₄、Ti[N(C₂H₅)₂]₄中的一种或多种，所述含氮前驱体为NH₃，所述含碳前驱体为CO、CH₄或CO₂，所述含硅前驱体为SiH₄，所述反应气体还包括CO或H₂O，所述含钛前驱体的流速为50sccm～200sccm，所述含碳或含硅前驱体的流速为50sccm～200sccm，所述氮前驱体的流速为50sccm～200sccm，反应温度为400℃～600℃。

所述功函数阻挡膜207的材料为具有掺杂离子的氮化钛，具有掺杂离子的氮化钛为多晶态。由于所述掺杂离子改变了纯氮化钛的晶粒排布状态，打乱了纯氮化钛的柱状晶结构，使得具有掺杂离子的氮化钛晶粒排布更杂乱，因此所述具有掺杂离子的氮化钛相对于纯氮化钛更倾向于非晶态。由于所述具有掺杂离子的氮化钛晶粒排布更杂乱，倾向于非晶态，使得外部杂质或离子难以进入所述功函数阻挡膜207。因此所述功函数阻挡膜207能够阻止后续形成的第二功函数层的材料通过，以此保护第一功函数膜206。

本实施例中，所述功函数阻挡膜207的材料为钛硅氮，所述钛硅氮为P型功函数材料，具有较高的功函数值，能够与第一功函数膜206工作形成PMOS晶体管的P型功函数层。而且，所述钛硅氮能够采用原子层沉积工艺形成，且形成的钛硅氮材料均匀致密、厚度均匀，能够使功函数阻挡膜207与第一功函数膜206之间结合紧密。此外，由于功函数阻挡膜207的材料为钛硅氮，第一功函数膜206的材料为氮化钛，所述功函数阻挡膜207和第一功函数膜206的材料相近，对于沉积气体的变化较少，因此所述功函数阻挡膜207和第一功函数膜206能够在同一工艺腔室内形成，避免了所述功函数阻挡膜207和第一功函数膜206在工艺过程中，因接触外界空气而遭受污染。

请参考图7，在第一区域201的功函数阻挡膜207(如图6所示)表面形成掩膜层208；以所述掩膜层208为掩膜刻蚀功函数阻挡膜207和第一功函数膜206(如图6所示)，直至暴露出停止层205为止，形成第一功函数层206a、以及位于第一功函数层206a表面的功函数阻挡层207a。

由于所述功函数阻挡膜207和第一功函数膜206均为P型功函数材料，而所述第二区域202用于形成NMOS晶体管，因此需要去除第二区域202的功函数阻挡膜207和第一功函数膜206。所述掩膜层208作为刻蚀功函数阻挡膜207和第一功函数膜206的掩膜。

本实施例中，掩膜层208为图形化的光刻胶层，所述掩膜层的形成工艺包括：在功函数阻挡膜207表面涂布光刻胶膜；对所述光刻胶膜进行曝光显影，去除第二区域202的光刻胶膜，形成光刻胶层。在涂布所述光刻胶膜之前，还能够在功函数阻挡膜207表面形成底层抗反射层，所述底层抗反射层表面平坦。

本实施例中，由于所述掩膜层还覆盖部分第一区域201的介质层203表面上的功函数阻挡膜207，因此在刻蚀工艺之后，所形成的第一功函数层206a和功函数阻挡层207a还覆盖于部分第一区域201的介质层203表面上方。

所述刻蚀功函数阻挡膜207和第一功函数膜206的工艺为各向异性的干法刻蚀工艺，所述干法刻蚀的气体包括氯基气体，所述氯基气体包括Cl₂、HCl、BCl₃中的一种或多种。

在本实施例中，由于在形成第一功函数膜206之前，还形成有停止层205，因此，所述刻蚀工艺停止于停止层205表面。在形成第一功函数层206a和功函数阻挡层207a之后，能够刻蚀去除暴露出的停止层205。在其它实施例中，也能够保留第二区域202的停止层205。

请参考图8，在介质层203、功函数阻挡层207a、以及第二开口221的侧壁和底部表面形成第二功函数层209，所述第二功函数层209与第一功函数层206a的功函数类型相反，所述功函数阻挡层207a用于阻挡第一功函数层206a和第二功函数层209的材料相互扩散。

在形成所述第二功函数层209之前，去除掩膜层208(如图7所示)。本实施例中，所述掩膜层208为光刻胶层，去除掩膜层208的工艺为湿法去胶工艺或灰化工艺。

本实施例中，第二区域202用于形成NMOS晶体管，所述第二功函数层209用于调节NMOS晶体管的阈值电压，所述第二功函数层209为N型功函数层，第二功函数层209的材料需要具有较低的功函数值。在其他实施例中，所述第二区域202用于形成PMOS晶体管，所述第二功函数层209为P型功函数层。

本实施例中，所述第二功函数层209的材料为钛铝，厚度为30埃～60埃。所述钛铝具有较低的功函数，能够用于调节NMOS晶体管的阈值电压。所述第二功函数层209的形成工艺为原子层沉积工艺，所述原子层沉积工艺包括：反应气体包括含钛前驱体和含铝前驱体，所述含钛前驱体为TiCl₄、Ti[N(C₂H₅CH₃)]₄、Ti[N(CH₃)₂]₄、Ti[N(C₂H₅)₂]₄中的一种或多种，含铝前驱体为包含二甲基乙基胺铝的一种或多种化合物，反应温度为50℃～150℃，含钛前驱体的流量为50sccm～200sccm，含铝前驱体的流量为30sccm～900sccm。

采用原子层沉积工艺形成的第二功函数层209具有良好的覆盖能力，能够与第二开口221的侧壁和底部表面、以及功函数阻挡层207a紧密贴合，且所形成的第二功函数层209的厚度均匀，能够避免第二功函数层209与第二开口221侧壁和底部表面的接触界面产生漏电流，且所述第二功函数层209对NMOS晶体管的阈值电压调节能力稳定易控。

本实施例中，所述第二功函数层209用于调节第二区域202形成的NMOS晶体管的阈值电压，所述第二功函数层209的功函数值较低。然而，第一区域201用于形成PMOS晶体管，所述PMOS晶体管的功函层需要具有较高的功函数值，形成于第一区域201的第二功函数层209会降低所述PMOS晶体管的功函数值。因此，通过调节第一功函数层206a和功函数阻挡层207a与第二功函数层209之间的厚度关系，能够对第一区域201形成的PMOS晶体管的功函数值进行调节，使PMOS晶体管的阈值电压满足技术需求。从而，避免了对第一区域201的第二功函数层209进行刻蚀，以减少刻蚀工艺对第一区域201所形成的半导体结构造成不良影响；而且，能够减少在第二功函数层209底部形成额外的刻蚀停止层，简化工艺、减少工艺成本，且有利于缩小半导体器件的尺寸。

在本实施例中，所述第二功函数层209的材料为钛铝，所述钛铝材料中的铝原子尺寸较小，容易发生扩散。而所述第一功函数层206a表面具有功函数阻挡层207a，所述第二功函数层209形成于所述功函数阻挡层207a表面，由于所述功函数阻挡层207a的材料为具有掺杂离子的氮化钛，所述具有掺杂离子的氮化钛晶粒排布更杂乱，倾向于非晶态，因此，所述功函数阻挡层207a能够阻止第二功函数层209内的铝原子通过，以此保证第一功函数膜206的功函数值稳定。

请参考图9，在形成第二功函数层209之后，在介质层203表面、以及第一开口211(如图8所示)和第二开口221(如图8所示)内形成栅极膜301，所述栅极膜301填充满第一开口211和第二开口221。

所述栅极膜301的材料为金属，所述栅极膜301用于形成PMOS晶体管和NMOS晶体管的栅极层；所述金属钨、铝、铜、钛、银、金、铅或镍，所述栅极膜301的形成工艺为物理气相沉积工艺、化学气相沉积工艺、电镀工艺或化学镀工艺。

本实施例中，在形成栅极膜301之前，在介质层203表面、第一开口211的侧壁和底部表面、以及第二开口221的侧壁和底部表面形成第二阻挡层300，所述第二阻挡层的材料与后续形成的栅极膜301的材料不同，所述第二阻挡层300用于防止后续形成的栅极膜301的材料向第二功函数层209内扩散。本实施例中，所述第二阻挡层300的材料为氮化钛，所述第二阻挡层300的形成工艺为原子层沉积工艺或化学气相沉积工艺。

请参考图10，平坦化所述栅极膜301(如图9所示)，直至暴露出介质层203表面为止，在第一开口211(如图8所示)内形成第一栅极层301a，在第二开口221(如图8所示)内形成第二栅极层301b。

本实施例中，所述第一栅极层301a作为PMOS晶体管的栅极，所述第二栅极层301b作为NMOS晶体管的栅极。所述平坦化工艺为化学机械抛光工艺。

本实施例中，所述第一区域201的介质层203表面还具有停止层205、第一功函数层206a、功函数阻挡层207a、第二功函数层209和第二阻挡层300，因此，所述化学机械抛光工艺还需要去除第一区域201介质层203表面的停止层205、第一功函数层206a、功函数阻挡层207a、第二功函数层209和第二阻挡层300，直至暴露出介质层203表面；所述第二区域202的介质层203表面还具有第二功函数层209和第二阻挡层300，所述化学机械抛光工艺还需要去除第二区域202的介质层203表面的第二功函数层209和第二阻挡层300。

本实施例中，在第一开口中，在第一功函数层和第二功函数层之间形成功函数阻挡层，所述第二功函数层与第一功函数层的功函数类型相反，所述功函数阻挡层能够阻挡第一功函数层和第二功函数层的材料相互扩散。而且，由于所述功函数阻挡层与第一功函数层的功函数类型相同或相反，因此所述功函数阻挡层与第一功函数层的功函数类型相同，或者，所述功函数阻挡层与第二功函数层的功函数类型相同，因此，通过调节所述功函数阻挡层的厚度，能够对第一区域所形成的晶体管阈值电压进行调节，从而能够保证第一区域和第二区域形成的晶体管阈值电压符合设计需求。

相应的，本发明实施例还提供一种半导体器件的结构，请继续参考图10，包括：衬底，所述衬底200具有第一区域201和第二区域202，所述衬底200表面具有介质层203，所述第一区域201的介质层203内具有暴露出衬底200表面的第一开口(未示出)，所述第二区域202的介质层203内具有暴露出衬底200表面的第二开口(未示出)，所述第一开口的底部具有第一栅介质层213，所述第二开口的底部具有第二栅介质层223；位于第一开口的侧壁和底部表面的第一功函数层206a；位于第一功函数层206a表面的功函数阻挡层207a，所述功函数阻挡层207a与第一功函数层206a的功函数类型相同或相反；位于介质层203、功函数阻挡层207a、以及第二开口的侧壁和底部表面的第二功函数层209，所述第二功函数层209与第一功函数层206a的功函数类型相反，所述功函数阻挡层207a用于阻挡第一功函数层206a和第二功函数层209的材料相互扩散；填充满第一开口的第一栅极层301a、以及填充满第二开口的第二栅极层301b。

本实施例中，第一开口的第一功函数层和第二功函数层之间具有功函数阻挡层，所述第二功函数层与第一功函数层的功函数类型相反，所述功函数阻挡层能够阻挡第一功函数层和第二功函数层的材料相互扩散。而且，所述功函数阻挡层与第一功函数层的功函数类型相同，或者，所述功函数阻挡层与第二功函数层的功函数类型相同，因此，所述功函数阻挡层不会影响第一区域所形成的晶体管阈值电压。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：

提供衬底，所述衬底具有第一区域和第二区域，所述衬底表面具有介质层，所述第一区域的介质层内具有暴露出衬底表面的第一开口，所述第二区域的介质层内具有暴露出衬底表面的第二开口，所述第一开口的底部具有第一栅介质层，所述第二开口的底部具有第二栅介质层；

在第一开口的侧壁和底部表面形成第一功函数层；

在第一功函数层表面形成功函数阻挡层，所述功函数阻挡层与第一功函数层的功函数类型相同或相反；

在介质层、功函数阻挡层、以及第二开口的侧壁和底部表面形成第二功函数层，所述第二功函数层与第一功函数层的功函数类型相反，所述功函数阻挡层用于阻挡第一功函数层和第二功函数层的材料相互扩散；

在形成第二功函数层之后，形成填充满第一开口的第一栅极层、以及填充满第二开口的第二栅极层。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域；所述第一功函数层为P型功函数层，功函数阻挡层为P型功函数层，所述第二功函数层为N型功函数层。

3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第一功函数层的材料为氮化钛，所述功函数阻挡层为具有掺杂离子的氮化钛，所述第二功函数层的材料为钛铝。

4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述掺杂离子为硅离子或碳离子。

5.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第一功函数层和功函数阻挡层的总厚度为30埃～60埃，所述功函数阻挡层的厚度为10埃～20埃。

6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域为NMOS区域，所述第二区域为PMOS区域；所述第一功函数层为N型功函数层，功函数阻挡层为P型功函数层，所述第二功函数层为P型功函数层。

7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一功函数层还位于第一区域的介质层表面，所述第一功函数层的形成工艺包括：采用原子层沉积工艺在介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面形成第一功函数膜；在第一区域的第一功函数膜表面形成掩膜层；以所述掩膜层刻蚀所述第一功函数膜，形成第一功函数层。

8.如权利要求7所述的半导体器件的形成方法，其特征在于，还包括：在形成第一功函数膜之前，在介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面形成停止层，所述停止层的材料与第一功函数层的材料不同，所述第一功函数膜形成于所述停止层表面，刻蚀所述第一功函数膜直至暴露出停止层为止。

9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述停止层的材料为氮化钽。

10.如权利要求7所述的半导体器件的形成方法，其特征在于，当所述功函数阻挡层与第一功函数层均为P型功函数层时，还包括：在形成掩膜层之前，采用原子层沉积工艺在第一功函数膜表面形成功函数阻挡膜；在第一区域的功函数阻挡膜表面形成掩膜层；以所述掩膜层刻蚀功函数阻挡膜和第一功函数膜，形成功函数阻挡层和第一功函数层。

11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一栅介质层还位于第一开口的侧壁表面，所述第二栅介质层还位于第二开口的侧壁表面，所述第一栅介质层和第二栅介质层的形成工艺包括：在介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面沉积栅介质膜；去除介质层表面的栅介质膜，在第一开口内形成第一栅介质层，在第二开口内形成第二栅介质层。

12.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成第一功函数层之前，在第一栅介质层和第二栅介质层表面形成第一阻挡层。

13.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一阻挡层还位于介质层表面以及第一开口和第二开口的侧壁表面，所述第一阻挡层的材料为氮化钛，所述第一阻挡层的形成工艺为沉积工艺。

14.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一栅极层和第二栅极层的形成工艺包括：在介质层表面、以及第一开口和第二开口内形成栅极膜，所述栅极膜填充满第一开口和第二开口；平坦化所述栅极膜，直至暴露出介质层表面为止，在第一开口内形成第一栅极层，在第二开口内形成第二栅极层。

15.如权利要求14所述的半导体器件的形成方法，其特征在于，还包括：在形成栅极膜之前，在介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面形成第二阻挡层。

16.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一开口底部的衬底表面、以及第二开口的衬底表面还具有衬垫层，所述第一栅介质层和第二栅介质层形成于所述衬垫层表面。

17.如权利要求1所述的半导体器件的形成方法，其特征在于，所述衬垫层的材料为氧化硅，形成工艺为氧化工艺。

18.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成第一栅极层和第二栅极层之后，对第二功函数层进行平坦化，直至暴露出介质层表面为止。

19.一种采用如权利要求1至18任一项方法所形成的半导体器件，其特征在于，包括：

衬底，所述衬底具有第一区域和第二区域，所述衬底表面具有介质层，所述第一区域的介质层内具有暴露出衬底表面的第一开口，所述第二区域的介质层内具有暴露出衬底表面的第二开口，所述第一开口的底部具有第一栅介质层，所述第二开口的底部具有第二栅介质层；

位于第一开口的侧壁和底部表面的第一功函数层；

位于第一功函数层表面的功函数阻挡层，所述功函数阻挡层与第一功函数层的功函数类型相同或相反；

位于介质层、功函数阻挡层、以及第二开口的侧壁和底部表面的第二功函数层，所述第二功函数层与第一功函数层的功函数类型相反，所述功函数阻挡层用于阻挡第一功函数层和第二功函数层的材料相互扩散；

填充满第一开口的第一栅极层、以及填充满第二开口的第二栅极层。