CN113140453A - 半导体结构的制造方法 - Google Patents

半导体结构的制造方法 Download PDF

Info

Publication number
CN113140453A
CN113140453A CN202110047558.5A CN202110047558A CN113140453A CN 113140453 A CN113140453 A CN 113140453A CN 202110047558 A CN202110047558 A CN 202110047558A CN 113140453 A CN113140453 A CN 113140453A
Authority
CN
China
Prior art keywords
precursor
layer
deposition
work function
radiation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110047558.5A
Other languages
English (en)
Inventor
欧阳盼盼
方子韦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113140453A publication Critical patent/CN113140453A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67184—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the presence of more than one transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/16—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal carbonyl compounds
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45529—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making a layer stack of alternating different compositions or gradient compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本公开实施例涉及半导体结构的制造方法。上述方法包含形成开口与于开口中沉积金属层。沉积的步骤包含执行一或多个沉积循环。每个沉积循环包含流送第一前驱物进入沉积腔室以及执行紫外线(UV)辐射于第一前驱物上。上述方法还包含在沉积腔室执行第一驱净制程以移除至少一部分的第一前驱物；流送第二前驱物进入沉积腔室；以及驱净沉积腔室以移除至少一部分的第二前驱物。

Description

半导体结构的制造方法
技术领域
本公开实施例涉及半导体技术，且特别涉及一种紫外线辐射活化原子层沉积。
背景技术
半导体集成电路(Integrated Circuit，IC)工业经历了指数型成长。在集成电路(IC)材料和设计的科技进步已经产出许多代的集成电路(IC)，且每一代的集成电路(IC)具有比上一代更小且更复杂的电路。在集成电路(IC)的演变过程中，随着几何尺寸(如可使用制程制造最小的元件(component)(或线))的减少，功能密度(例如每个芯片面积上的内连线装置数目)已普遍性地增加。通过增加生产效率和减少相关成本，这样的微缩化制程普遍地提供益处。
发明内容
本公开实施例提供了一种半导体结构的制造方法，包含：形成开口；以及沉积金属层于开口中。沉积金属层的步骤包含执行一或多个沉积循环。每个沉积循环包含：流送第一前驱物进入沉积腔室；执行紫外线(ultraviolet，UV)辐射制程于第一前驱物上；执行驱净(purging)制程于沉积腔室中，以移除至少一部分的第一前驱物；流送第二前驱物进入沉积腔室；以及驱净沉积腔室，以移除至少一部分的第二前驱物。
本公开实施例提供了一种半导体结构的制造方法，包含：形成开口于介电层中；沉积一或多个功函数层于开口中；以及沉积金属层一或多个功函数层上。沉积金属层的步骤包含：流送第一前驱物进入沉积腔室；执行第一紫外线辐射制程于第一前驱物上，且第一紫外线辐射制程包含第一波长；执行第一驱净制程于沉积腔室中，以移除至少一部分的第一前驱物；流送第二前驱物进入沉积腔室；执行第二紫外线辐射制程于第二前驱物上，第二紫外线辐射制程包含不同于第一波长的第二波长；以及驱净沉积腔室，以移除至少一部分的第二前驱物。
本公开实施例提供了一种半导体结构的制造方法，包含：形成栅极开口；沉积一个或多个功函数层于开口中；以及沉积金属层于一或多个功函数层上。沉积金属层的步骤包含：流送第一前驱物进入沉积腔室；执行第一紫外线辐射制程于第一前驱物上，第一紫外线辐射制程包含第一波长；流送第二前驱物进入沉积腔室；以及执行第二紫外线辐射制程于第二前驱物上，第二紫外线辐射制程包含不同于第一波长的第二波长。
附图说明
以下将配合附图详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。
图1-图2是根据本公开的一些实施例，绘示出半导体结构的示意图。
图3A-图3B是根据本公开的一些实施例，绘示出半导体结构的示意图。
图4是根据本公开的一些实施例，绘示出半导体晶圆制造系统的配置。
图5是根据本公开的一些实施例，绘示出使用多个循环沉积与紫外线活化制程形成膜层的例示性方法的流程图。
图6A-图6F是根据本公开的一些实施例，绘示出半导体结构的剖面图。
图7是根据本公开的一些实施例，绘示出使用多个循环沉积与紫外线活化制程形成金属层的例示性方法的流程图。
其中，附图标记说明如下：
101：半导体基板
103：介电层
104：阻障层
105：功函数层
106：阻挡层
107：金属层
108：源极/漏极(S/D)
109：层间介电质/ILD
110：间隔物
200：(金属栅极)FinFET结构
201：基板
203：介电层
204：阻障层
205：n型功函数层
205G：金属栅极堆叠
206：阻挡层
207：金属层
209：ILD
211：栅极沟槽
213：半导体鳍
213A：顶表面
213B：侧壁
215：浅沟槽隔离
310：间隔物
400：半导体晶圆系统
400A，400B：群集
401：(介电)沉积腔室
402：负载端
403：(阻障层)沉积腔室
405：(n型功函数层)沉积腔室
407：(p型功函数层)沉积腔室
409：(金属膜)沉积腔室
404：机器d手臂
408：机器手臂
410A：冷却腔室
410B：冷却腔室
413A：负载锁定腔室
413B：负载锁定腔室
415：脱气腔室
417：脱气腔室
420：前驱物供应
422：前驱物供应
424：UV辐射源
426：UV辐射源
428：驱净线
500：方法
502：操作
504：操作
506：操作
508：操作
510：操作
512：操作
600：半导体结构
602：栅极沟槽
603：高介电常数介电层
604：阻障层
605p：p型功函数层
605n：n型功函数层
606：阻挡层
609：ILD
610：间隔物
615：浅沟槽隔离
700：方法
702：操作
704：操作
706：操作
708：操作
710：操作
712：操作
714：操作
L：宽度
L1：距离
LA：距离
LB：距离
LC：距离
Lg：长度
H：高度
H1：高度
H2：高度
具体实施方式
以下内容提供了很多不同的实施例或范例，用于实施本公开实施例的不同部件。组件和配置的具体范例描述如下，以简化本公开实施例。当然，这些仅仅是范例，并非用以限定本公开实施例。举例来说，叙述中若提及第一部件形成于第二部件之上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本公开实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
再者，此处可能使用空间上的相关用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”和其他类似的用语可用于此，以便描述如图所示的一元件或部件与其他元件或部件之间的关系。此空间上的相关用语除了包含附图绘示的方位外，也包含使用或操作中的装置的不同方位。当装置被转至其他方位时(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。此外，当用“约”，“近似”等描述数字或数字范围时，该用语旨在包括在合理范围内的数字，包括所描述的数字，例如所述数量的+/-10％或本领域技术人员理解的其他值。例如，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。
如本文所使用的缩写字(acronym)“FET”是指场效晶体管(field effecttransistor)。FET的一例为金属氧化物半导体场效晶体管(metal oxide semiconductorfield effect transistor，MOSFET)。MOSFET可以为，例如(1)在如半导体晶圆的基板的平坦表面中或上建构的平面结构；或者(2)利用垂直结构建构的平面结构。
用语“FinFET”指的是形成在鳍(fin)上的FET，其中相对于晶圆的平坦表面，鳍为垂直取向。
“S/D”指的是形成FET的两端子的源极及/或漏极结型(junction)。
如本文中所使用的用语“垂直”，指的是标称地(nominally)垂直于基板的表面。
“外延层”指的是单结晶材料的结构或膜层。同样地，“外延生长”指的是单结晶材料的结构或膜层。外延生长材料可以为掺杂的或未掺杂的。
如本文中所使用的用语“标称(nominal)”，指的是在产品或制程的设计阶段的期间，用于元件或制程操作的特性或参数的期望值或目标值，与高于及/或低于期望值的范围的值。值的范围通常是由于在制造制程中微小的变化或容许度(tolerance)所致。
在一些实施例中，用语“大约”与“大致上”可以指给定(given)的量，其有在该量的5％内的变化(例如该量的±1％,±2％,±3％,±4％,±5％)。
替代金属栅极与高介电常数(high k)栅极介电质用于按比例缩放的平面与基于FinFET装置中，以改善电路性能。举例来说，金属栅极电极与高介电常数栅极介电层(如具有介电常数大于3.9的栅极介电层)可以分别取代多晶硅栅极电极与二氧化硅介电层，以达成减少栅极漏电流并改善驱动电流。实施金属栅极的一制程称为“后栅极(gate last)”或“取代栅极”制程。这样的制程包含形成牺牲多晶硅栅极；执行与半导体装置相关的各种制程；移除牺牲栅极以形成沟槽或开口；以及沉积金属栅极材料于沟槽或开口中以形成金属栅极。
随着科技的进步，集成电路(IC)的部件与上一代装置相比，尺寸要求的降低。然而，实施这样的部件与制程存在许多挑战，例如，光微影制程的临界尺寸的减少可能造成开口具有较大的深宽比(例如开口的深度对宽度的比例)。作为例示，可以在移除牺牲栅极结构之后与沉积间隙填充层(gap filling layers)之前的金属栅极取代制程的期间形成这种高深宽比的开口。在沉积间隙填充层的期间，如功函数层、栅极电极、与金属源极/漏极接触件，高深宽比可以为间隙填充材料中过早(pre-mature)密封及/或形成缺陷的原因之一。缺陷可包含空隙(void)与不良阶梯覆盖率，其可能是间隙的底表面或侧壁上的经沉积的材料的不连续性(discontinuities)。缺陷和不良阶梯覆盖率可进而(in turn)导致不良的装置性能。
原子层沉积(atomic layer deposition，ALD)制程的特征在于依序交替地暴露与基板反应的化学前驱物。在原子层沉积制程中，第一前驱物脉冲(pulse)在真空下进入反应腔室一段预定时间，以允许第一前驱物完全与基板表面反应。接着，以惰性气体驱净反应腔室以移除任何未反应的前驱物与反应副产物。第二前驱物接着脉冲进入反应腔室以与经反应后的第一前驱物反应，并形成期望材料的一或多个原子层(统称为“子层”)。接着循环这个制程直到达到标称的膜厚。即使ALD制程在各种结构与表面中提供相对地共形的膜沉积，但膜层中因制程副产物的不纯度仍会保留于沉积膜中。
根据本公开的各种实施例，其提供形成具有改善纯度(purity level)的金属层的方法。举例来说，具有改善纯度的金属层可以具有原子百分比小于约3％的不纯度(impurity level)。在一些实施例中，不纯度可以小于约3％。在一些实施例中，不纯度可以为介于约1％-约3％之间。在一些实施例中，使用于本实施例中所描述的方法形成具有改善纯度的膜层包含金属化合物层，并为简单起见统称为“金属层”。可以使用多个循环沉积与原位紫外线(UV)辐射活化制程来形成具有改善纯度的金属层。形成制程可以包含流送第一前驱物进入沉积腔室；原位施加紫外线(UV)辐射以活化第一前驱物的官能基；驱净腔室以移除多余的第一前驱物；流送第二前驱物进入沉积腔室；原位施加紫外线(UV)辐射以活化第二前驱物的官能基；驱净腔室以移除多余的第二前驱物；以及重复沉积循环直到沉积了金属材料的标称的厚度。紫外线(UV)辐射制程可以原位执行(例如于与多个循环沉积制程相同的腔室中执行)。在一些实施例中，ALD制程可以在不活化等离子体的情况下完成。经沉积的金属层的标称的厚度与量可以至少通过调整前驱物的选择、紫外线(UV)波长的选择、沉积循环的数量、其他适当的参数、及/或其组合来改变。
根据各种本公开的实施例，使用沉积与原位紫外线(UV)活化制程以在半导体结构中形成金属层，尤其是(among other things)(i)由于金属层中的低不纯度，提供装置的高可靠性与性能；以及(ii)由于均匀生长，改善在高深宽比结构的阶梯覆盖率的优点
本公开实施例提出了关于栅极堆叠形成与相关的栅极堆叠结构的实施例，其可应用于多个技术节点(technology node)与各种装置类型中。在一些实施例中，金属层及其形成方法可以合并(incorporate)于7nm以下的技术节点中。举例来说，在此所述的实施例也可以应用于3nm技术节点中。在一些实施例中，栅极堆叠可以适合用于平面块状(bulk)金属氧化物半导体场效晶体管(MOSFET)、多栅极晶体管(平面或垂直)如FinFET装置、栅极全环绕(gate-all-around，GAA)装置、欧姆栅极(omega-gate，Ω-gate)装置、或Pi栅极(Π-gate)装置，与应变半导体(strained-semiconductor)装置、绝缘体上的硅(silicon-on-insulator，SOI)装置、部分空乏(partially depleted)SOI装置、完全空乏(fully-depleted)SOI装置、或其他装置。此外，在本文所公开的实施例可应用于p型及/或n型装置的形成。其他半导体结构也可从本公开实施例中受益，例如接触件和内连线。
用语“原位(in-situ)”用来指当装置或晶圆保持在处理系统(例如包含负载锁定腔室(load lock chamber)、传送腔室(transfer chamber)、处理腔室、或任何其他处理腔室)内同时执行的制程。并且，举例来说，处理系统允许基板保持在真空状态。如此，用语“原位”通常也可用于指处理中的装置或基板不暴露于外部环境(external ambient)(例如处理系统的外部)的制程。
图1-图4绘示出基于多步骤沉积与紫外线(UV)活化ALD方法的实施例，各种半导体装置中的金属层制造制程。制造制程可以在高深宽比的开口中生产具有低不纯度且改善的阶梯覆盖率(例如材料为大致上均匀且连续的覆盖率)的金属层。虽然平面装置与多鳍FinFET的制造制程在本文中作为范例进行说明，制造制程可应用于各种半导体结构中，例如具有低或高深宽比的沟槽或间隙、单鳍FinFET、与任何其他适合的半导体结构。在本文中提供的制造制程为示例性的，并且可以执行根据本公开实施例的替代制程，其并未绘示于图示中。本公开实施例中的一些实施例提供使用取代栅极制程来制造n型与p型装置的方法。举例来说，介绍n-MOS与p-MOS装置的制造制程。
图1为根据一些实施例，绘示出半导体装置100包含(incorporate)金属间隙填充层的剖面图。在一些实施例中，半导体装置100为平面n-MOS装置。如上所述，取代栅极制程包含在移除牺牲多晶硅之后，在层间介电质(inter-layer dielectric，ILD)中形成开口。如图1所示，形成栅极沟槽111在ILD 109的相对表面及半导体基板101的顶表面之间。在图1中，n型功函数层105、阻挡层106与金属层107在此统称为“金属栅极堆叠”，并且位于半导体基板101上方。在图1中，高介电常数(high-k)介电层103与阻障层104内衬于半导体基板101与金属栅极堆叠之间。于金属栅极堆叠的侧壁上形成可选的间隔物110，以利于随后源极/漏极对准操作。
如图1所示，金属栅极堆叠、高介电常数介电层103与可选的间隔物110皆位于层间介电质109的侧向(lateral)方向内。在图1中，源极/漏极(source/drain、S/D)108形成于半导体基板101中，且介于源极与漏极之间的距离为栅极长度Lg。在一些实施例中，半导体装置100的栅极长度Lg可以为约16nm。在一些实施例中，栅极长度Lg可以大于约16nm。从阻障层104的底部到金属层107的顶表面的栅极高度H可以介于约10nm与约120nm之间。在一些实施例中，介于高介电常数介电层103的相对侧表面之间的距离LA可以介于约10nm与约20nm之间。在一些实施例中，介于阻障层104的相对侧表面之间的距离LB可以为约17nm。在一些实施例中，介于n型功函数层105的相对侧表面之间的距离LC可以为约2nm。在一些实施例中，p-MOS装置可以具有p型功函数层内衬于阻障层104与n型功函数层105之间。在此实施例中，介于p型功函数层的相对侧表面的距离可以为约8nm。
半导体基板101可以为块状半导体基板，且可以形成各种膜层与装置结构于其上。在一些实施例中，半导体基板101可包含半导体衬底101可以包括硅或化合物半导体，例如砷化镓(GaAs)、磷化铟(InP)、硅锗(SiGe)、碳化硅(SiC)、其他适合的半导体材料及/或其组合。在一些实施例中，各种膜层可以形成于半导体基板101上，例如介电层、掺杂的膜层、多晶硅层、导电层、其他适合的膜层、及/或其组合。在一些实施例中，各种装置可以形成于半导体基板101上，例如晶体管、电阻、电容、其他适合的装置、及/或其组合。
高介电常数介电层103可以为具有介电常数大于3.9的任何适合的材料。举例来说，高介电常数介电层103可包含高介电常数介电质，例如氧化铪(HfOx)。在一些实施例中，高介电常数介电层103可包含其他高介电常数介电质，例如氧化镧(LaO)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(strontium titanate，STO)、钛酸钡(barium titanate，BTO)、硅酸铪(HfSiO)、氮化硅(Si3N4)、氮氧化物、任何其他适合的材料及/或其组合。高介电常数介电层103可以通过任何适合的制程来形成，例如原子层沉积(ALD)、化学气相沉积(chemical vapor deposition，CVD)、有机金属化学气相沉积(Metal-organic Chemical Vapor Deposition，MOCVD)、物理气相沉积(physical vapordeposition，PVD)、热氧化、其他适合的沉积技术、及/或其组合。在一些实施例中，高介电常数介电层103可具有介于约
Figure BDA0002897923140000101
与约
Figure BDA0002897923140000102
之间的厚度。
根据一些实施例，阻障层104可以形成于高介电常数介电层103上方。阻障层104可以用作阻挡层，以通过防止金属扩散来保护高介电常数介电层103。在一些实施例中，阻障层104可包含氮化钛(TiN)、氮化钽(TaN)、任何其他适合的阻障层材料及/或其组合。在高介电常数介电层103形成之后，可以通过各种沉积技术形成阻障层104，例如ALD、PVD、CVD、等离子体辅助化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)、其他适合的沉积制程、及/或其组合。在一些实施例中，阻障层104可具有大致上均匀的厚度，其介于约
Figure BDA0002897923140000103
与
Figure BDA0002897923140000104
之间。
根据一些实施例，沉积n型功函数层105于阻障层104上。n型功函数层提供适当的功函数值以达到半导体装置100的标称的晶体管临界电压(threshold voltage)。在一些实施例中，半导体装置100可包含一或多个功函数层以达到标称的临界电压。在一些实施例中，n型功函数层105可包含掺杂铝的碳化钛(TiAlC)，掺杂铝的碳化钽(TaAlC)、碳化硅钛(TiSiC)、任何其他适合的n型功函数层材料、及/或其组合。在阻障层104形成之后，可以通过各种沉积技术形成n型功函数层105，例如ALD、PVD、CVD、PECVD、其他适合的沉积制程、及/或其组合。在一些实施例中，n型功函数层105可具有大致上均匀的厚度，其介于约
Figure BDA0002897923140000105
与约
Figure BDA0002897923140000106
之间。
如上所述，图1绘示出作为平面n-MOS装置的半导体装置100。在一些实施例中，半导体装置100也可以为平面p-MOS装置。p-MOS装置可包含在n型功函数层105之前形成p型功函数层，且为了简单起见，其并未绘示于图1中。在一些实施例中，在沉积n型功函数层105之后且在形成阻挡层106之前可形成p型功函数层。
n型和p型功函数的组合可以提供适当的功函数值以达到p-MOS装置的标称的晶体管临界电压。在一些实施例中，p-MOS装置可包含多于两个功函数层以达到标称的临界电压。在一些实施例中，p型功函数层可包含TiN、覆盖(cap)高介电常数的TiN、其他适合的功函数层材料、及/其组合。在n型功函数层之后可以使用各种沉积技术来形成p型功函数层，例如ALD、PVD、CVD、PECVD、其他适合的沉积制程、及/或其组合。在一些实施例中，p型功函数层可具有大致上均匀的厚度，其介于约
Figure BDA0002897923140000111
与约
Figure BDA0002897923140000112
之间。
根据一些实施例，阻挡层106可以形成于n型功函数层105上。根据一些实施例，阻挡层106可以形成于p型功函数层上。阻挡层106可以以原位的方式形成于功函数层上，以防止下方功函数层遭受污染或氧化。阻挡层106可包含TiN、TaN、TSN、任何其他适合的材料、及/其组合。在一些实施例中，阻挡层106可具有从约
Figure BDA0002897923140000113
到约
Figure BDA0002897923140000114
的厚度。阻挡层106可通过各种沉积技术来形成，例如ALD、PVD、CVD、PECVD、或任何其他适合的技术。在一些实施例中，阻挡层106可为可被移除的可选的膜层。
在本公开的一些实施例中，形成金属层107以填充金属栅极堆叠中的栅极沟槽的剩余部分。栅极沟槽的剩余部分可以为高深宽比的沟槽，例如具有深宽比大于约6的沟槽。金属层107可包含适用于形成金属栅极或其部分的任何金属材料，并且可使用紫外线(UV)活化ALD制程来形成。举例来说，可通过执行复数个紫外线(UV)活化ALD沉积循环直到以金属层107填满金属栅极沟槽来形成金属层107。在一些实施例中，金属层107可包含钨(W)。在一些实施例中，可使用氮化钨(WN)、TaN、钌、银、铝、其他适合的材料、及/或其组合来形成金属层107。在一些实施例中，使用镶嵌(damascene)制程并接续平坦化制程(例如化学机械研磨(chemical mechanical polishing，CMP)制程)来移除形成在ILD 109的顶表面上的任何多余的材料。在一些实施例中，也可以使用任何沉积制程来形成金属层107，例如CVD、PVD、溅镀(sputtering)、任何适合的沉积制程、及/或其组合。
在一些实施例中，ILD 109可包含介电材料。在一些实施例中，介电材料可包含氧化硅、氮化硅、氮氧化硅、旋涂玻璃(spin-on glass，SOG)、氟硅玻璃(fluorinated silicaglass，FSG)、掺杂碳的氧化硅(例如SiCOH)、非晶质的氟化碳(amorphous fluorinatedcarbon)、聚对二甲苯(parylene)、双苯环丁烯、聚酰亚胺、其他适宜的多孔的聚合材料、其他适合的介电材料、及/或其组合。在一些实施例中，ILD 109可包含高密度等离子体(highdensity plasma，HDP)介电材料(例如HDP氧化物)及/或高纵深比填沟制程(high aspectratio process，HARP)介电材料(例如HARP氧化物)。ILD 109也可包含一或多种介电材料、及/或一或多个介电层。可以通过化学机械研磨(CMP)制程来平坦化ILD 109，直到暴露金属栅极堆叠的顶部，如图1所示。CMP制程包含高选择性以为金属栅极堆叠、间隔物110及ILD109提供大致上平坦的表面。在一些实施例中，CMP制程具有低碟陷(dishing)及/或金属腐蚀作用。
在一些实施例中，除了上述膜层之外，半导体装置100可还包含衬层、晶种层、粘合层、阻障层、或其等同物(equivalents)。
图2及图3A-图3B绘示出金属栅极FinFET结构200的各种示意图。如图3A-图3B所示，金属栅极FinFET结构200可包含阻障层、功函数层、与阻挡层。金属栅极FinFET结构200也包含使用UV活化ALD沉积制程在高深宽比的开口中形成金属层，以生产具有高均匀性与低不纯度的金属填充层。举例来说，金属填充层的厚度变化可小于约3％。作为示例，绘示于本公开实施例中的金属栅极FinFET结构200可为具有一或多个n型功函数层的n型FinFET。金属栅极FinFET结构200也可包含p型FinFET，其具有使用UV活化ALD沉积来形成的一或多个n型与p型功函数层，以提供改善的纯度与改善的阶梯覆盖率。
参照图2，其绘示出金属栅极FinFET结构200的透视图。两个半导体鳍213位于基板201上，且通过浅沟槽隔离215隔开。半导体鳍213可以由硅、硅锗、锗或其他适合的半导体材料所形成。金属栅极205G形成于半导体鳍213的顶表面213A与侧壁213B上方。沿着半导体鳍213的顶表面213A与侧壁213B定义出FinFET结构200的通道(未绘示)，且其在半导体鳍213的源极与漏极(S与D)之间延伸。如图2所示，在半导体鳍213的S/D部分形成ILD 209于顶表面213A与侧壁213B上方。浅沟槽隔离215形成于基板201上，且介于邻近的半导体鳍213之间。金属栅极可以使用取代栅极制程来形成，取代栅极制程为将牺牲多晶硅栅极结构从ILD209移除，留下可以沉积金属栅极结构的开口。在一些实施例中，开口可以为高深宽比的开口，其深宽比介于约6与约60之间。
半导体基板201可以为块状半导体基板，其中各种膜层与装置结构形成于块状半导体基板上。在一些实施例中，半导体基板201可以类似于如上述图1中的半导体基板101，为简单起见，在此不再赘述。在一些实施例中，半导体基板201可以不同于半导体基板101。在一些实施例中，各种膜层与装置可以形成于半导体基板201上。这些膜层包含，例如，介电层、掺杂的膜层、多晶硅层、导电层、其他适合的膜层、及/或其组合。多个装置可以通过内连线层互连到额外的集成电路。
参照图3A及图3B，其绘示出金属栅极FinFET结构200的两个剖面图。图3A所示的剖面是由图2的金属栅极FinFET结构200的第一方向观察的。第一方向切穿半导体鳍213且平行于半导体鳍213的纵轴并表示为“A-A’”。图3B所示的剖面是由图2的金属栅极FinFET结构200的第二方向观察的。第二方向穿过浅沟槽隔离215且也平行于半导体鳍213的纵轴并表示为“B-B’”。栅极沟槽211形成于ILD 209的相对表面与半导体鳍213的顶表面213A之间，如图3A所示，或者，于ILD 209的相对表面与浅沟槽隔离215的顶表面之间，如图3B所示。可选的间隔物310形成于金属栅极堆叠的侧壁上，以利于随后的源极/漏极对准操作。间隔物310可以类似于如上述图1中的间隔物110，为简单起见在此不再赘述。
在图3A中，金属栅极堆叠205G位于半导体鳍213上与栅极沟槽211中。金属栅极堆叠205G可包含阻障层204、n型功函数层205、阻挡层206与金属层207。沿着半导体鳍213的顶表面213A量测通道长度Lg，并且在半导体鳍213中的源极(S)与漏极(D)之间延伸。在一些实施例中，金属栅极FinFET结构200中的通道长度Lg小于约16nm。在一些实施例中，通道长度Lg可以大于约16nm。金属栅极堆叠205G的高度H1为从金属层207的水平(leveled)顶表面到阻障层204的底表面所量测的长度。在一些实施例中，金属栅极堆叠205G的高度H1可以从约20nm到约120nm。介于高介电常数介电层203的相对表面的距离L1可以介于约10nm与约20nm之间。在一些实施例中，金属栅极堆叠205G的深宽比可以在约6到约12的范围之间。金属栅极堆叠205G的深宽比指的是高度H1相对于距离L1的比例。栅极沟槽的深宽比越大，沉积具有改善阶梯覆盖率的大致上均匀的膜层的难度就越高。在一些实施例中，介于阻障层204的相对表面的距离可以为约17nm。在一些实施例中，介于n型功函数层205的相对表面之间的距离可以为约2nm。在一些实施例中，p型FinFET结构可以具有p型功函数层内衬于阻障层204与n型功函数层205之间。在这种情况下，介于p型功函数层的相对表面的距离可以为约8nm。
高介电常数介电层203可以为具有介电常数大于3.9的任何适合的材料。高介电常数介电层203可以类似于上述图1中的高介电常数介电层103，为简单起见，在此不再赘述。在一些实施例中，高介电常数介电层203可包含高介电常数介电质，例如氧化铪(HfOx)。高介电常数介电层203可以使用类似于形成高介电常数介电层103的制程来形成。在一些实施例中，高介电常数介电层203可以使用不同的沉积制程来形成。在一些实施例中，高介电常数介电层203可具有介于约
Figure BDA0002897923140000141
与约
Figure BDA0002897923140000142
之间的厚度
根据一些实施例，阻障层204可以形成于高介电常数介电层203上方。阻障层204可以类似于上述图1中的阻障层104，为简单起见，在此不再赘述。在一些实施例中，阻障层204可包含TiN、TaN、任何其他适合的阻障层材料、及/或其组合。在高介电常数介电层203之后通过使用各种沉积技术来形成阻障层204，例如ALD、PVD、CVD、PECVD、其他适合的沉积制程、及/或其组合。在一些实施例中，阻障层204可以具有大致上均匀的厚度，其介于约
Figure BDA0002897923140000143
与约
Figure BDA0002897923140000144
之间。
根据一些实施例，n型功函数层205沉积于阻障层204上。n型功函数层205可以类似于上述图1中的n型功函数层105，因此为简单起见，在此不再赘述。在一些实施例中，n型功函数层205包含TiAlC、TaAlC、TiSiC、任何其他适合的阻障层材料、及/或其组合。n型功函数层205可以使用各种沉积技术来形成，例如ALD、PVD、CVD、PECVD、其他适合的沉积制程、及/或其组合。n型功函数层205可具有大致上均匀的厚度，其介于约
Figure BDA0002897923140000145
与约
Figure BDA0002897923140000146
之间。
虽然图3A示出金属栅极FinFET结构200为n型装置，金属栅极FinFET结构200也可以包含p型装置。p型装置可包含在n型功函数层205沉积之前形成的p型功函数层，而为简单起见，并未示出于图3A中。这样的p型功函数层的形成可类似于上述图1中的p型功函数层，因此为简单起见，在此不再赘述。
根据一些实施例，阻挡层206可以形成于n型功函数层205上。根据一些实施例，阻挡层206可以在p型FinFET中的p型功函数层上形成。在一些实施例中，阻挡层206为可选的膜层。
可以形成金属层207以填充在金属栅极堆叠205G中的栅极沟槽的剩余部分。金属层207可以类似于上述图1中的金属层107，因此为简单起见，在此不再赘述。在一些实施例中，金属层207可包含钨。在一些实施例中，金属层207可以使用WN、TaN、钌、银、铝、任何其他适合的材料、及/或其组合来形成。在一些实施例中，金属层207可以使用UV活化ALD沉积，其可提供金属层低不纯度与高均匀性。在一些实施例中，可以使用UV活化ALD沉积沿着栅极沟槽所暴露的表面来沉积金属晶种层或金属衬层，以使随后金属沉积能够进行，例如电镀。在一些实施例中，可以使用镶嵌制程并接续平坦化制程来形成金属层207，以移除在ILD 209的顶表面上的任何多余的材料。在一些实施例中，金属层207也可以使用任何沉积制程来形成，例如CVD、PVD、溅镀、任何适合的沉积制程、及/或其组合。
在一些实施例中，ILD 209可包含介电材料。在一些实施例中，ILD 209可以类似于上述图1中的ILD 109，因此为简单起见，在此不再赘述。可以通过化学机械研磨(CMP)平坦化ILD 209直到暴露金属栅极堆叠205G的顶部，如图3A所示。
图3B所示的剖面为从图2所示的第二方向的切开的。第二方向切穿浅沟槽隔离215且平行于半导体鳍213的纵轴并表示为“B-B’”。为简单起见，图2、图3A及图3B中的相同数字标号的元件指的是相同的材料的结构，而在此不再赘述。浅沟槽隔离215可以用来提供介于邻近的装置之间的电性隔离，且可以使用低介电常数介电材料(例如具有介电常数低于3.9的介电材料)来形成。图3B中的栅极高度H2是从金属层207的顶表面到阻障层204的底表面测量的。栅极高度H2可以大于第3A图中的栅极高度H1，因为栅极高度H2包含栅极高度H1以及ILD 209的厚度两者，其中ILD 209的厚度介于半导体鳍213的顶表面213A与金属层207的顶表面之间。因此，如图3B所示，于ILD 209中形成的栅极沟槽，在栅极取代制程期间可具有高于栅极沟槽的深宽比，如图3A所示。举例来说，深宽比可以介于约6与约60之间。在一些实施例中，金属栅极堆叠的高度H2可以从约120nm到约600nm。介于高介电常数介电层203的相对表面之间的距离L1可以介于约10nm到约20nm之间。
参照图4，示出用于形成薄金属膜且用来执行UV活化ALD制程半导体晶圆制造系统400的配置。半导体晶圆系统400具有数个(several)生长腔室排列于两个群集(cluster)400A与400B的每一个中。半导体晶圆制造系统400也可包含用于沉积介电层、阻障层、阻挡层、粘合层、抗反射层、及其他适合的膜层的其他生长腔室。在上述图1-图2及图3A图-3B中的金属栅极的每一膜层可以不在沉积制程之间暴露晶圆到接触环境(ambient contact)的情况下，形成于半导体晶圆制造系统400中。
两个负载锁定腔室413A与413B被配置以接收从负载端(load port)402转移的晶圆。在晶圆在负载端402与负载锁定腔室413A或413B之间转移的同时，将负载锁定腔室413A与413B排气至(vented to)相当于负载端402的压力。当将晶圆从负载锁定腔室413A或413B移动进入半导体晶圆制造系统400中的一个腔室中时，负载锁定腔室413A与413B泵回至一定程度的真空，其接近群集400A与400B内部的真空度(vacuum level)。群集400A与400B各自具有至少一机具(mechanical means)，例如机器手臂(robot arm)404或408，其将晶圆从停在空的负载锁定腔室413A或413B转移到生长腔室的其中之一。半导体晶圆制造系统400也可包含脱气腔室(degassing chamber)415与417，其可用来活化和移除气态及/或液态的物质，例如来自基板的水气与氧气，以防止薄膜特性的改变而导致沉积失败。
在一些实施例中，介电沉积腔室401粘合于群集400A且负载着用于高介电常数介电生长的前驱物。举例来说，为沉积高介电常数介电层103与203分别如图1与图2所示，将前驱物如四氯化铪(HfCl4)、水(H2O)及任何其他适合的前驱物提供至沉积腔室401。
在一些实施例中，阻障层沉积腔室403黏合至群集400A并连接至阻障层生长的前驱物供应。前驱物可以为气态形式。在一些实施例中，沉积腔室403可以为ALD沉积腔室。在一些实施例中，沉积腔室403可以维持在介于室温与约200℃之间的温度。在一些实施例中，沉积腔室403可以维持在介于约200℃与约1000℃之间的温度。在一些实施例中，沉积腔室403可以维持在介于约1Torr与约20Torr之间的压力。在一些实施例中，阻障层沉积腔室403可以连接到前驱物供应。
在一些实施例中，n型功函数层沉积腔室405黏合至群集400B且连接到用于n型功函数层沉积的前驱物供应。举例来说，沉积腔室405可以负载着用于沉积制程的前驱物，前述沉积制程用于形成n型功函数层。在一些实施例中，前驱物可以为气态形式。在一些实施例中，沉积腔室405可以为ALD沉积腔室。在一些实施例中，沉积腔室405可以维持在介于室温与约200℃之间的温度。在一些实施例中，沉积腔室405可以维持在介于约200℃与约1000℃之间的温度。在一些实施例中，沉积腔室405可以维持在介于约1Torr与约20Torr之间的压力。在一些实施例中，n型功函数层沉积腔室405可以连接到前驱物供应。
在一些实施例中，p型功函数层沉积腔室407黏合至群集400B且连接到用于p型功函数层沉积的前驱物供应。举例来说，沉积腔室407可以负载着用于沉积制程的前驱物，前述沉积制程用于形成p型功函数层。在一些实施例中，前驱物可以为气态形式。在一些实施例中，沉积腔室407可以为ALD沉积腔室。在一些实施例中，沉积腔室407可以维持在介于室温与约200℃之间的温度。在一些实施例中，沉积腔室405可以维持在介于约200℃与约1000℃之间的温度。在一些实施例中，沉积腔室407可以维持在介于约1Torr与约20Torr之间的压力。在一些实施例中，n型与p型功函数层沉积腔室405与407也可以用来沉积阻挡层。
在一些实施例中，金属膜沉积腔室409黏合至群集400B，且可使用UV活化ALD制程沉积金属膜。举例来说，金属膜沉积腔室409连接到在ALD沉积制程期间用于金属层与用于施加原位UV辐射的UV辐射装置的前驱物供应。举例来说，沉积腔室409可以负载着用于多个循环沉积的前驱物，并用于形成金属膜，例如用于晶体管装置的栅极电极。UV辐射装置可以为可施加UV辐射进入金属膜沉积腔室409中的任何适合的设备。举例来说，前驱物供应420与422可以连接到沉积腔室409，以供应沉积腔室适合用于沉积金属膜的前驱物。UV辐射源424与426也可连接至用于施加UV辐射到在沉积腔室409中被处理的晶圆的腔室。在一些实施例中，UV辐射源424与426可被配置以提供UV辐射(例如辐射波长介于约100nm与约500nm之间)。UV辐射源424与426可被配置以提供不同波长的UV辐射。举例来说，UV辐射源424可提供波长介于约100nm与约300nm之间的UV辐射。UV辐射源426可提供波长介于约300nm与约500nm之间的UV辐射。驱净线(purging line)428也可以连接至沉积腔室409，其可用于驱净适合的气体进入/或从沉积腔室409移除气体。在一些实施例中，驱净线428可提供驱净气体，例如氢气、氦气、氮气、氩气、任何适合的驱净气体及/或其组合。在一些实施例中，沉积腔室409可以维持在介于室温与约200℃之间的温度。在一些实施例中，沉积腔室409可以维持在介于约200℃与约1000℃之间的温度。在一些实施例中，沉积腔室409可以维持在介于约1Torr与约20Torr之间的压力。
在一些实施例中，冷却腔室410A与410B允许晶圆在各种薄膜生长之间以适当的冷却速率冷却至期望的温度，而不与环境接触(amibient contact)。在一些实施例中，可以在半导体晶圆制造系统400中包含额外的腔室，以沉积用于形成上述图1-图2及图3A-图3B中的半导体结构的任何适合的材料。举例来说，半导体制造系统400中可以包含金属层沉积腔室，其用于沉积填充栅极沟槽的金属层107与207。金属沉积腔室可以连接到前驱物供应，例如钨或钴目标且可以与氩气一起引入(introduce)。
在半导体晶圆制造系统400的沉积腔室中各种膜层的沉积期间，沉积腔室在多个循环沉积与UV活化制程之间保持在真空下，而不引入环境接触或污染。使用者可以输入单一配方(single recipe)到电脑处理器中以控制沉积腔室，其用于执行多个循环沉积与UV活化制程。举例来说，配方可以包含在多个循环沉积制程中的第一与第二前驱物的沉积参数，例如脉冲时间、驱净时间、气体流速、腔室温度、腔室压力、等离子体功率、基板偏压、及/或任何适合的沉积参数。配方也可以包含用于UV活化制程的处理参数，例如UV辐射的波长和持续时间、及/或任何适合的处理参数。因此，可以通过相同腔室中的单一配方来控制用于一或多个膜层的整个沉积制程。
根据操作配方，每个晶圆分配一系列的操作，以达到在半导体晶圆制造系统400中的自动晶圆处理。在一些实施例中，首先使用机器手臂404将基板从负载锁定腔室413A及/或413B到转移到群集400A。可以将晶圆送入腔室415或417进行脱气，接着到介电层沉积腔室401进行介电层沉积。举例来说，可以使用沉积腔室401将上述高介电常数介电层103与203沉积于栅极沟槽中。在一些实施例中，在形成高介电常数介电层之后，可以接着将晶圆从腔室401转移到沉积腔室403，以生长阻障层104或204。在一些实施例中，阻障层为可选的，且晶圆可以从沉积腔室401转移到群集400B中的沉积腔室之一，以用于随后沉积。根据一些实施例，举例来说，晶圆可以转移到n型功函数层沉积腔室405，以沉积n型功函数层。根据一些实施例，在沉积n型功函数层之后，晶圆可以转移到p型功函数层沉积腔室407，以形成用于p型装置中的p型功函数层，p型装置例如p-MOS装置或p型FinFET。在沉积功函数层之后，如果需要，可以沉积阻挡层于晶圆上。根据一些实施例，用于填充栅极沟槽的金属层可以沉积于半导体晶圆制造系统400的金属层沉积腔室409中。填充栅极沟槽的金属层可以形成栅极电极，且可以使用通过UV辐射活化的多个循环ALD沉积制程来形成。在形成金属层之后，接着，可以使用机器手臂404与408将晶圆停在负载锁定腔室413A与413B。提高负载锁定腔室413A与413B内部的真空度到相当于负载端402的程度(level)，接着，将晶圆转移到负载端402并取出晶圆以用于随后操作。举例来说，在形成金属栅极结构之后，包含MOSFET或FinFET结构的晶圆可以尽兴额外的CMOS处理以形成各种装置。在一些实施例中，各种部件包含但不限于轻掺杂源极/漏极区域(例如n型与p型LDD)、源极/漏极(S/D)区域、硅化物部件、与接触蚀刻停止层(contact etch stop layer，CESL)。应变结构如硅锗(SiGe)与碳化硅(SiC)部件，可以分别形成于p型及/或n型装置中。
根据一些本公开实施例，图5为在半导体结构中形成具有改善均匀性与低不纯度的金属层与介电层的例示性方法500的流程图。可以以不同顺序及/或改变执行方法500的操作，并且方法500可包含多个操作，为简单起见不赘述。例示性方法500也可以用来形成具有改善纯度的金属层。图6A-图6F为使用用于形成金属层的原位UV活化制程，前述金属层具有改善阶梯覆盖率与低不纯度。提供图6A-图6F做为例示性剖面图以利于解释方法500。半导体结构600可包含浅沟槽隔离615、ILD 609与间隔物610，其分别类似于上述图2、图3A-图3B中的浅沟槽隔离215、ILD 209与间隔物310，而为简单起见在此不详细描述。在一些实施例中，浅沟槽隔离615可以为半导体基板的一部分。
根据一些本公开实施例，在操作502处，沉积高介电常数介电层于半导体装置的开口中。开口可以为高深宽比(例如大于约6)的开口，例如栅极沟槽、导孔、内连线、与其他高深宽比开口。参照图6A，栅极沟槽602形成于高介电常数介电层603的暴露的侧壁与底表面之间。栅极沟槽可以具有通过其高度H除以其宽度L而测得的高深宽比(例如介于约6与约66之间)。高介电常数介电层可以沉积于栅极沟槽602的侧壁与底部上。高介电常数介电层的一个范例为如图6A所示的高介电常数介电层603。高介电常数介电层可以为具有介电常数大于3.9的任何适合的材料。举例来说，高介电常数介电层可包含高介电常数介电质，例如HfOx。在一些实施例中，高介电常数介电层可包含其他高介电常数介电质，例如LaO、Al2O3、ZrO、TiO、Ta2O5、Y2O3、STO、BTO、HfSiO、Si3N4、氮氧化物、任何其他适合的沉积技术、及/或其组合。高介电常数介电层可以通过任何适合的制程来形成，例如ALD、CVD、MOCVD、PVD、PECVD、PEALD、热氧化、其他适合的沉积技术、及/或其组合。在一些实施例中，高介电常数介电层可以具有约
Figure BDA0002897923140000201
与约
Figure BDA0002897923140000202
之间的厚度。高介电常数介电层的其他范例可以为如上述图1-图2中的高介电常数介电层103与203。
根据一些本公开实施例，在操作504处，沉积阻障层于半导体装置的开口中。参照图6B，沉积阻障层604于半导体装置600的开口中。开口可以为高深宽比(例如大于约6)的开口，例如栅极沟槽、导孔、内连线、及其他高深宽比的开口。阻障层的一个范例为形成于高介电常数介电层603上的阻障层604，如图6B所示。在一些实施例中，阻障层可以包含TiN、TaN、任何其他适合的阻障层材料、及/或其组合。可以在高介电常数介电层之后通过使用各种沉积制程来形成阻障层，例如ALD、PVD、CVD、PECVD、其他适合的沉积制程、及/或其组合。在一些实施例中，阻障层可以具有大致上均匀的厚度，其介于约
Figure BDA0002897923140000203
与约
Figure BDA0002897923140000204
之间。
根据一些本公开实施例，在操作506处，沉积p型功函数层于半导体装置的开口中。开口可以为高深宽比(例如大于约6)的开口，例如栅极沟槽、导孔、内连线、及其他高深宽比的开口。在一些实施例中，半导体晶体管装置可以为包含形成于n型功函数层上的p型功函数层的p型装置。p型功函数层的一个范例为形成于阻障层604上的p型功函数层605p，如图6C所示。n型与p型功函数层的结合可以提供适当的功函数值，以达到用于p型装置的标称的晶体管临界电压。在一些实施例中，p型功函数层可以包含TiN、任何其他适合的功函数层材料、及/或其组合。可以在n型功函数层之后通过使用各种沉积制程来形成p型功函数层，例如ALD、PVD、CVD、PECVD、其他适合的沉积制程、及/或其组合。在一些实施例中，p型功函数层可以具有大致上均匀的厚度，其介于约
Figure BDA0002897923140000211
与约
Figure BDA0002897923140000212
之间。
根据一些本公开实施例，在操作508处，沉积n型功函数层于半导体装置的开口中。参照图6D，沉积n型功函数层605n于半导体装置600的开口中。开口可以为高深宽比(例如大于约6)的开口，例如栅极沟槽、导孔、内连线、及其他高深宽比的开口。根据一些实施例，可以沉积一或多个n型功函数层。n型功函数层的一个范例为形成于p型功函数层605p上的n型功函数层605n，如图6D所示。n型功函数层可以提供适当的功函数值，以达到用于半导体晶体管装置的标称的晶体管临界电压。在一些实施例中，n型功函数层可以包含TiAlC、TaAlC、TiSiC、任何其他适合的n型功函数层材料、及/或其组合。可以在沉积阻障层之后通过使用各种沉积制程来形成n型功函数层，例如ALD、PVD、CVD、PECVD、其他适合的沉积制程、及/或其组合。在一些实施例中，n型功函数层可以具有大致上均匀的厚度，其介于约
Figure BDA0002897923140000213
与约
Figure BDA0002897923140000214
之间。
根据一些本公开实施例，在操作510处，沉积阻挡层于半导体装置的开口中。参照图6E，沉积阻挡层606于半导体装置600的开口中。开口可以为高深宽比(例如大于约6)的开口，例如栅极沟槽、导孔、内连线、及其他高深宽比的开口。根据一些实施例，可以沉积一或多个n型功函数层。n型功函数层的一个范例为形成于p型功函数层605p上的n型功函数层605n，如图6D所示。根据一些实施例，可以于n型或p型功函数层上形成阻挡层。阻挡层可以以原位的方式形成于功函数层上，以防止下方的功函数层遭受污染或氧化。阻挡层也可以在相同群集工具内的不同沉积腔室中或使用不同沉积工具形成。阻挡层可以包含TiN、TaN、TSN、任何其他适合的材料、及/或其组合。在一些实施例中，阻挡层可以具有介于约
Figure BDA0002897923140000215
与约
Figure BDA0002897923140000216
的范围之间的厚度。可以通过各种沉积技术来形成阻挡层，例如ALD、PVD、CVD、PECVD、其他适合的沉积技术。在一些实施例中，阻挡层106可为被移除的可选的膜层。阻挡层的其他范例可以为上述图1-图2及图3A-图3B中的阻挡层106与206。
根据一些本公开实施例，在操作512处，沉积金属层于半导体装置的开口中。参照图6F，沉积金属层607于半导体装置600的开口中。开口可以为高深宽比(例如大于约6)的开口，例如栅极沟槽、导孔、内连线、及其他高深宽比的开口。可以填充在金属栅极堆叠中的栅极沟槽的剩余部分而形成金属层。金属层可以包含WN、TaN、钌、银、铝、任何其他适合的材料、及/或其组合。可以使用镶嵌制程之后的平坦化制程来形成金属层，以移除形成于ILD层的顶表面上的任何多余的材料。金属层的其他范例可以为如上述图1-图2及图3A-图3B中的金属层107与207。参照图6F，形成金属栅极堆叠，其包含阻障层604、p型功函数层605p、n型功函数层605n、阻挡层606、与金属层607。金属栅极堆叠形成于上述图6A的栅极沟槽中，且可具有与栅极沟槽602相同的深宽比。因此，金属栅极沟槽可具有介于约6与约66之间的深宽比。
可以使用UV活化ALD沉积制程来形成如金属层607的金属层。UV活化ALD沉积制程可包含流送第一前驱物进入沉积腔室；施加第一UV辐射以活化第一前驱物的官能基；驱净腔室以移除多余的第一前驱物；流送第二前驱物进入沉积腔室；施加第二UV辐射以活化第二前驱物的官能基；以及驱净腔室以移除多余的第二前驱物。可以重复UV活化ALD沉积制程直到达到金属层的标称的厚度或填满半导体结构的开口。
根据一些本公开实施例，图7为在半导体结构中形成具有改善均匀性与低不纯度的金属层的例示性方法700的流程图。可以使用方法700来形成金属层，例如金属层207与607。可以以不同顺序及/或改变执行方法700的操作，并且方法700可包含多个操作，为简单起见不赘述。例示性方法700也可以用来形成具有改善纯度的金属层。金属层可以用于任何适合的半导体结构，例如用于接触件、导孔、及/或内连线。
根据一些本公开实施例，在操作702处，提供第一前驱物到沉积腔室。沉积腔室的一个范例可以为图4中所述的沉积腔室409。第一及/或第二前驱物可包含目标元素(element of interest)、光活性基、与反应性基。目标元素可以为将要沉积的金属材料，例如目标元素可以为钨、钛、铜、铪、铝、银或原子形式的任何适合的金属。在一些实施例中，目标元素可以为金属原子的群集。在一些实施例中，目标元素可以为单原子。前驱物的光活性基可包含变为活性并与其他前驱物的反应性基反应的官能基。可以透过各种光反应方案，使官能基可以在适合的UV辐射的适当的刺激下变为活性。举例来说，包含光交联剂的官能基可以通过光保护制程变为活性，其中适合的UV辐射提供足够的能量以使在官能基中的光交联剂断裂(break off)。如此一来，光保护制程利用光活性制程来得到更强的机械性能的材料。在一些实施例中，官能基可包含引起2+2环加成反应的官能基。举例来说，官能基可包含苯甲酸酯(benzoate)。在一些实施例中，官能基可包含光起始剂与交联剂。在其他的范例中，第一前驱物的官能基通过UV活化变为活性并产生自由基以与来自第二前驱物的配位基(ligand)聚合。官能基的范例可包含丙烯酸酯、甲基丙烯酸酯、乙烯基、及任何其他适合的官能基。在另一个范例中，UV辐射可以从第一前驱物移除不需要的配位基，使得剩余的配位基可以与第二前驱物反应。在一些实施例中，前驱物的官能基可包含有机金属分子。
如此，在UV活化下变为活性的第一前驱物可包含任何适合的官能基。举例来说，第一前驱物可包含光起始剂，例如苯乙酮(Acetophenone)、大茴香偶姻(Anisoin)、苄基(Benzyl)、安息香(Benzoin)、安息香乙醚(Benzoin ethyl ether)、安息香甲基醚(Benzoinmethyl ether)、4-苯基二苯甲酮(4-Benzoylbiphenyl)、2-苯甲基-2-(二甲基胺基)-4’-吗啉苯基丙基酮、4,4’-双(二甲基胺基)二苯甲酮、2-氯硫杂蒽-9-酮(2-Chlorothioxanthen-9-one)、5-二苯并环庚烯酮(5-Dibenzosuberenone)、2,2-二乙氧基苯乙酮、2,2-二甲氧基-2-苯基苯乙酮、4-(二甲基胺基)二苯甲酮、3,4-二甲基二苯甲酮、4'-乙氧基苯乙酮、3-羟基二苯甲酮、4-羟基二苯甲酮、1-羟基环己基苯基酮、2-羟基-2-甲基乙基苯基酮、2-甲基二苯甲酮、3-甲基二苯甲酮、苯甲酰基甲酸甲酯、2-甲基-4'-(甲硫基)-2-吗啉乙基苯基酮(2-Methyl-4'-(methylthio)-2-morpholinopropiophenone)、4'-苯氧基苯乙酮或任何适合的光起始剂。
可以在真空下将第一前驱物脉冲进入沉积腔室达预定时间，以允许第一前驱物与晶圆表面完全反应。举例来说，第一前驱物可形成晶圆所暴露的表面上的第一前驱物分子的膜层，例如栅极开口所暴露的表面。提供第一前驱物到沉积腔室的一个范例可以为通过前驱物供应402提供第一前驱物到沉积腔室409，如图4所示。
根据一些本公开实施例，在操作704处，在沉积腔室中施加第一辐射制程于第一前驱物。执行第一辐射制程以通过光反应活化在沉积腔室中的第一前驱物的官能基。在一些实施例中，可以通过适合的装置施加UV辐射到沉积制程。举例来说，可以通过UV辐射源424施加UV辐射到沉积腔室409中。可以选择第一辐射的波长以提供用于活化第一前驱物的官能基的足够能量。UV辐射所提供的能量与他的波长成反比。举例来说，具有较长波长的UV辐射带有比具有较短波长的UV辐射低的能量。用于各种前驱物以下例示性的波长值提供足够的能量以活化对应的前驱物，且大于或低于这些值的波长可能造成前驱物的低吸收率，进而可能造成前驱物的活化率低。用于第一前驱物的例示性的波长可以介于约100nm与约500nm之间。在一些实施例中，具有波长约240nm的第一UV辐射可以施加于第一前驱物，例如苯乙酮。在一些实施例中，具有波长介于约220nm与约280nm之间的第一UV辐射可以施加于第一前驱物，例如大茴香偶姻。在一些实施例中，具有波长介于约240nm与约260nm之间的第一UV辐射可以施加于第一前驱物，例如苯甲基。在一些实施例中，具有波长介于约240nm与约260nm之间的第一UV辐射可以施加于第一前驱物，例如安息香。在一些实施例中，具有波长介于约240nm与约260nm之间的第一UV辐射可以施加于第一前驱物，例如安息香乙醚。在一些实施例中，具有波长介于约240nm与约260nm之间的第一UV辐射可以施加于第一前驱物，例如安息香甲基醚。在一些实施例中，具有波长介于约280nm与约300nm之间的第一UV辐射可以施加于第一前驱物，例如4-苯基二苯甲酮。在一些实施例中，具有波长介于约200nm与约340nm之间的第一UV辐射可以施加于第一前驱物，例如2-苯甲基-2-(二甲基胺基)-4’-吗啉苯基丙基酮。在一些实施例中，具有波长介于约350nm与约370nm之间的第一UV辐射可以施加于第一前驱物，例如4,4’-双(二甲基胺基)二苯甲酮。在一些实施例中，具有波长介于约260nm与约380nm之间的第一UV辐射可以施加于第一前驱物，例如2-氯硫杂蒽-9-酮。在一些实施例中，具有波长介于约260nm与约360nm之间的第一UV辐射可以施加于第一前驱物，例如5-二苯并环庚烯酮。在一些实施例中，具有波长介于约240nm与约260nm之间的第一UV辐射可以施加于第一前驱物，例如2,2-二乙氧基苯乙酮。在一些实施例中，具有波长介于约240nm与约360nm之间的第一UV辐射可以施加于第一前驱物，例如2,2-二甲氧基-2-苯基苯乙酮。在一些实施例中，具有波长介于约240nm与约360nm之间的第一UV辐射可以施加于第一前驱物，例如4-(二甲基胺基)二苯甲酮。在一些实施例中，具有波长介于约255nm与约365nm之间的第一UV辐射可以施加于第一前驱物，例如3,4-二甲基二苯甲酮。在一些实施例中，具有波长介于约260nm与约280nm之间的第一UV辐射可以施加于第一前驱物，例如4'-乙氧基苯乙酮。在一些实施例中，具有波长介于约250nm与约320nm之间的第一UV辐射可以施加于第一前驱物，例如3-羟基二苯甲酮。在一些实施例中，具有波长介于约220nm与约300nm之间的第一UV辐射可以施加于第一前驱物，例如4-羟基二苯甲酮。在一些实施例中，具有波长介于约235nm与约245nm之间的第一UV辐射可以施加于第一前驱物，例如1-羟基环己基苯基酮。在一些实施例中，具有波长介于约235nm与约245nm之间的第一UV辐射可以施加于第一前驱物，例如2-羟基-2-甲基乙基苯基酮。在一些实施例中，具有波长介于约245nm与约255nm之间的第一UV辐射可以施加于第一前驱物，例如2-甲基二苯甲酮。在一些实施例中，具有波长介于约225nm与约265nm之间的第一UV辐射可以施加于第一前驱物，例如3-甲基二苯甲酮。在一些实施例中，具有波长介于约230nm与约320nm之间的第一UV辐射可以施加于第一前驱物，例如2-甲基-4'-(甲硫基)-2-吗啉乙基苯基酮。在一些实施例中，具有波长介于约260nm与约280nm之间的第一UV辐射可以施加于第一前驱物，例如4'-苯氧基苯乙酮。在一些实施例中，可以在任何适合的期间内施加第一UV辐射制程。举例来说，可以在介于约0.1ms到约120s之间的期间内施加第一UV辐射。在一些实施例中，第一UV辐射可以在不施加等离子体的情况下活化第一前驱物的光活性基。
在操作706中，使用如氮气或氩气的惰性气体在反应腔室中执行第一驱净制程，以移除第一前驱物的部分，例如未反应的第一前驱物材料与反应副产物。在一些实施例中，用于第一驱净制程的惰性气体可包含氢气、氦气、任何其他适合的惰性气体、及/或其组合。可以通过图4中所述的驱净线428执行第一驱净制程。
根据一些实施例，在操作708中，提供第二前驱物进入沉积腔室。可以通过前驱物供应422提供第二前驱物到沉积腔室中，例如沉积腔室409。提供第二前驱物进入沉积腔室，以允许与第一前驱物表面反应，并形成一或多个经沉积金属的原子层。在一些实施例中，第二前驱物也可包含光活性基、反应基、目标元素。第二前驱物的光活性基(例如官能基)可以不同于第一前驱物的光活性基，使得第二前驱物的光活性基可以通过使用不同于第一前驱物的UV辐射波长来活化。这样的配置通过使用用于不同于第二UV辐射的波长，其不同于第一UV辐射的波长，来防止第二UV辐射再活化(reactivating)经沉积的第一前驱物。举例来说，第一前驱物可以为安息香甲基醚，其使用具有波长介于约240与约260nm之间的第一UV辐射来活化，且第二前驱物可以为4-苯基二苯甲酮，其使用具有波长介于约280与约300nm之间的第二UV辐射来活化。在一些实施例中，第一前驱物可以为苄基，且第二前驱物可以为4-苯基二苯甲酮。在一些实施例中，第一前驱物可以为4'-乙氧基苯乙酮，且第二前驱物可以为4,4’-双(二甲基胺基)二苯甲酮。在一些实施例中，第一前驱物可以为4'-苯氧基苯乙酮，且第二前驱物可以为1-羟基环己基苯基酮。
根据一些实施例，在操作710中，在沉积腔室中施加第二UV辐射制程到第二前驱物。执行第二辐射制程以通过光反应活化在沉积腔室中第二前驱物的官能基。如参考操作708所讨论的，第二UV辐射制程的波长可以不同于第一UV辐射的波长。在一些实施例中，可以在任何适合的期间施加第二UV辐射制程。第二前驱物的反应基可以与第一前驱物的经活化的光活性基反应，使得期望的材料的第二层可以沉积于第一前驱物材料上。在一些实施例中，可以施加第二UV辐射于约0.1ms与约120s之间的期间内。在一些实施例中，由于第二前驱物可以与经活化的第一前驱物反应，可在不活化等离子体的情况下在沉积腔室中完成制程。
在操作712中，在反应腔室中执行使用如氮气或氩气的惰性气体的第二驱净制程，以移除第一前驱物的部分，例如任何未反应的第二前驱物材料与反应副产物。在一些实施例中，用于第二驱净制程的惰性气体可包含氢气、氦气、任何其他适合的惰性气体、及/或其组合。可以通过图4中所述的驱净线428执行第二驱净制程。
在操作714中，可以重复沉积与UV辐射制程直到形成金属层的标称的厚度。举例来说，可以通过执行更多数量的沉积与UV活化循环来达到更大厚度的经沉积的金属层。
根据各种本公开实施例，其提供形成具有改善的纯度的金属层的方法。在一些实施例中，使用本公开实施例中所述的方法来形成具有改善纯度的膜层，其可包含金属化合物层，并为简单起见，统称为“金属层”。具有改善纯度的金属层可以使用多个循环沉积与原位紫外线(UV)辐射活化制程来形成。形成制程可以包含流送第一前驱物进入沉积腔室；施加原位UV辐射以活化第一前驱物的官能基；驱净腔室以移除多余的第一前驱物材料；流送第二前驱物进入沉积腔室；施加原位UV辐射以活化第二前驱物的官能基；驱净腔室以移除多余的第二前驱物；以及重复沉积循环直到沉积了标称的金属材料的厚度。可以执行原位UV活化制程(例如在与多个循环的沉积制程相同的腔室中执行)。在一些实施例中，ALD沉积制程可以在不活化等离子体的情况下完成。在一些实施例中，经沉积的金属层包含低度的不纯物。可以通过调整至少前驱物的选择、UV波长的选择、沉积循环的数量、其他适合的参数、及/或其组合来改变标称的厚度与经沉积的金属层。
本公开实施例提供了一种半导体结构的制造方法，包含：形成开口；以及沉积金属层于开口中。沉积金属层的步骤包含：执行一或多个沉积循环。每个沉积循环包含：流送第一前驱物进入沉积腔室；执行紫外线(UV)辐射制程于第一前驱物上；执行驱净(purging)制程于沉积腔室中，以移除至少一部分的第一前驱物；流送第二前驱物进入沉积腔室；以及驱净沉积腔室，以移除至少一部分的第二前驱物。
在一些实施例中，执行一个或多个沉积循环的步骤包含重复沉积循环，以沉积金属层的标称的厚度。
在一些实施例中，执行紫外线辐射制程包含活化第一前驱物的光活性基。
在一些实施例中，沉积功函数层于开口中。
在一些实施例中，执行其他紫外线辐射制程于第二前驱物上。
在一些实施例中，紫外线辐射制程的波长不同于其他紫外线辐射制程的波长。
在一些实施例中，第一与第二前驱物彼此不同。
在一些实施例中，第一前驱物包括苄基且该紫外线辐射制程的波长为约240-约260nm。
在一些实施例中，第二前驱物包括4-苯基二苯甲酮(4-benzoylbiphenyl)且该其他紫外线辐射的波长为约280-约300nm。
在一些实施例中，紫外线辐射制程的执行时间为约0.1ms-约120s。
本公开实施例提供了一种半导体结构的制造方法，包含：形成开口于介电层中；沉积一或多个功函数层于开口中；以及沉积金属层于一或多个功函数层上。沉积金属层的步骤包含：流送第一前驱物进入沉积腔室；执行第一紫外线辐射制程于第一前驱物上，且第一紫外线辐射制程包含第一波长；执行第一驱净制程于沉积腔室中，以移除至少一部分的第一前驱物；流送第二前驱物进入沉积腔室；执行第二紫外线辐射制程于第二前驱物上，第二紫外线辐射制程包含不同于第一波长的第二波长；以及驱净沉积腔室，以移除至少一部分的第二前驱物。
在一些实施例中，执行第一紫外线辐射制程包含于沉积腔室中提供紫外线辐射而不活化等离子体。
在一些实施例中，执行第一辐射制程包含活化第一前驱物的光活性基。
在一些实施例中，第一前驱物包括4'-乙氧基苯乙酮(4’-Ethoxyacetophenone)且第一紫外线辐射制程的波长为约260-约280nm。
在一些实施例中，第二前驱物包含4,4’-双(二甲基胺基)二苯甲酮(4,4'-Bis(dimethylamino)benzophenone)且第一紫外线辐射制程的波长为约350-约370nm。
本公开实施例提供了一种半导体结构的制造方法，包含：形成栅极开口；沉积一个或多个功函数层于开口中；以及沉积金属层于一或多个功函数层上。沉积金属层的步骤包含：流送第一前驱物进入沉积腔室；执行第一紫外线辐射制程于第一前驱物上，且第一紫外线辐射制程包含第一波长；执行第一驱净制程于沉积腔室中，以移除至少一部分的第一前驱物；流送第二前驱物进入沉积腔室；执行第二紫外线辐射制程于第二前驱物上，第二紫外线辐射制程包含不同于第一波长的第二波长；以及驱净沉积腔室，以移除至少一部分的第二前驱物。
在一些实施例中，执行第一紫外线辐射制程包含于沉积腔室中提供紫外线辐射而不活化等离子体。
在一些实施例中，执行第一辐射制程包含活化第一前驱物的光活性基。
在一些实施例中，第一前驱物包含4’-苯甲基苯乙酮(4’-phenoxyacetophenone)且第一紫外线辐射制程的波长为约260-约280nm。
在一些实施例中，第二前驱物包括1-羟基环己基苯基酮(1-hydroxycyclohexylphenyl ketone)且该第二紫外线辐射制程的波长为约240nm。
以上概述数个实施例的部件，以便在本公开所属技术领域中具有通常知识者可以更加理解本公开实施例的观点。在本公开所属技术领域中具有通常知识者应理解，他们能轻易地以本公开实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本公开所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本公开的精神与范围，且他们能在不违背本公开的精神和范围下，做各式各样的改变、取代和替换。因此，本公开的保护范围当视后附的权利要求所界定为准。

Claims (1)

1.一种半导体结构的制造方法，包括：
形成一开口；以及
沉积一金属层于该开口中，其中沉积该金属层的步骤包括：
执行一或多个沉积循环，每个沉积循环包括：
流送一第一前驱物进入一沉积腔室；
执行一紫外线辐射制程于该第一前驱物上；
执行一驱净制程于该沉积腔室中，以移除至少一部分的该第一前驱物；
流送一第二前驱物进入该沉积腔室；以及
驱净该沉积腔室，以移除至少一部分的该第二前驱物。
CN202110047558.5A 2020-01-17 2021-01-14 半导体结构的制造方法 Pending CN113140453A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/745,532 US11211244B2 (en) 2020-01-17 2020-01-17 Ultraviolet radiation activated atomic layer deposition
US16/745,532 2020-01-17

Publications (1)

Publication Number Publication Date
CN113140453A true CN113140453A (zh) 2021-07-20

Family

ID=76810723

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110047558.5A Pending CN113140453A (zh) 2020-01-17 2021-01-14 半导体结构的制造方法

Country Status (3)

Country Link
US (2) US11211244B2 (zh)
CN (1) CN113140453A (zh)
TW (1) TW202129846A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211244B2 (en) * 2020-01-17 2021-12-28 Taiwan Semiconductor Manufacturing, Co., Ltd. Ultraviolet radiation activated atomic layer deposition

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045430B2 (en) * 2002-05-02 2006-05-16 Micron Technology Inc. Atomic layer-deposited LaAlO3 films for gate dielectrics
WO2004001808A2 (en) * 2002-06-23 2003-12-31 Aviza Technology, Inc. Method and system for atomic layer removal and atomic layer exchange
US6951813B2 (en) * 2003-04-04 2005-10-04 Micron Technology, Inc. Methods of forming metal-containing layers including a metal bonded to halogens and trialkylaluminum
US20110147831A1 (en) * 2009-12-23 2011-06-23 Steigerwald Joseph M Method for replacement metal gate fill
US8647993B2 (en) * 2011-04-11 2014-02-11 Novellus Systems, Inc. Methods for UV-assisted conformal film deposition
TWI570263B (zh) * 2015-08-10 2017-02-11 炬力奈米科技有限公司 光輔助原子層沉積方法
US10290540B2 (en) * 2016-11-01 2019-05-14 Versum Materials Us, Llc Disubstituted alkyne dicobalt hexacarbonyl compounds, method of making and method of use thereof
US11211244B2 (en) * 2020-01-17 2021-12-28 Taiwan Semiconductor Manufacturing, Co., Ltd. Ultraviolet radiation activated atomic layer deposition

Also Published As

Publication number Publication date
US20220199403A1 (en) 2022-06-23
US20210225644A1 (en) 2021-07-22
TW202129846A (zh) 2021-08-01
US11211244B2 (en) 2021-12-28

Similar Documents

Publication Publication Date Title
US10109534B2 (en) Multi-threshold voltage (Vt) workfunction metal by selective atomic layer deposition (ALD)
US10872769B2 (en) Formation and in-situ etching processes for metal layers
US11855164B2 (en) Semiconductor device and fabrication method thereof
CN110838487A (zh) 半导体器件及方法
US10770361B2 (en) Controlling active fin height of FinFET device using etch protection layer to prevent recess of isolation layer during gate oxide removal
US20220199403A1 (en) Ultraviolet radiation activated atomic layer deposition
US20230261051A1 (en) Transistor Gate Structures and Methods of Forming the Same
US11139397B2 (en) Self-aligned metal compound layers for semiconductor devices
TW202243018A (zh) 閘極間隙壁之形成方法
US11901450B2 (en) Ferroelectric structure for semiconductor devices
KR102575956B1 (ko) 집적 회로 구조체 및 그 제조 방법
CN113206044A (zh) 半导体装置的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210720

WD01 Invention patent application deemed withdrawn after publication