KR102575956B1 - 집적 회로 구조체 및 그 제조 방법 - Google Patents

집적 회로 구조체 및 그 제조 방법 Download PDF

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Abstract

방법은 기판 위에 게이트 구조체를 형성하는 단계를 포함한다. 상기 게이트 구조 위에 유전체 캡이 형성된다. 상기 기판 위의 소스/드레인 영역 위에 소스/드레인 콘택트가 형성된다. 상기 소스/드레인 콘택트를 노출시키도록 에칭 정지 층이 유전체 캡 위에 선택적으로 형성된다. 상기 에칭 정지 층과 상기 소스/드레인 콘택트 위에 층간 유전체가 형성된다. 소스/드레인 비아가 ILD에 형성되어 상기 소스/드레인 콘택트에 연결된다.

Description

집적 회로 구조체 및 그 제조 방법{INTEGRATED CIRCUIT STRUCTURE AND MANUFACTURING METHOD THEREOF}
우선권 주장 및 교차 참조
본 출원은 2020년 9월 29일자로 출원된 미국 임시 출원 제63/084,999호에 대한 우선권을 주장하고, 이 출원의 내용은 참조에 의해 본 명세서에 포함된다.
IC 재료 및 설계의 기술 발전으로 IC 세대가 생겨왔으며, 각 세대의 IC는 이전 세대의 것보다 더 작고 더 복잡한 회로를 갖는다. IC 진화의 과정에서, 기능 밀도(즉, 칩 면적당 상호연결된 디바이스의 개수)는 일반적으로 증가한 반면, 기하학적 크기(즉, 제조 프로세스를 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인)의 크기)는 감소하였다. 이러한 소형화 프로세스는 일반적으로 생산 효율성을 높이고 관련 비용을 낮춤으로써 이점을 제공한다.
본 개시의 양태는 첨부 도면과 함께 읽으면 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처(feature)가 치수대로 도시되지 않음에 유의한다. 실제로, 명확한 논의를 위해 다양한 피처의 크기가 임의로 늘리거나 줄여져 있을 수 있다.
도 1 내지 도 16b는 본 개시의 일부 실시예에 따른 집적 회로 구조체의 형성에 있어서의 중간 단계의 사시도 및 단면도를 예시한다.
도 17 내지 도 18b는 본 개시의 일부 다른 실시예에 따른 집적 회로 구조체를 제조하기 위한 다양한 단계의 예시적인 단면도를 예시한다.
도 19 내지 도 21은 본 개시의 일부 다른 실시예에 따른 집적 회로 구조체를 제조하기 위한 다양한 단계의 예시적인 단면도를 예시한다.
도 22 내지 도 25는 본 개시의 일부 다른 실시예에 따른 집적 회로 구조체를 제조하기 위한 다양한 단계의 예시적인 단면도를 예시한다.
도 26 내지 도 43b는 본 개시의 일부 실시예에 따른 집적 회로 구조체의 형성에 있어서의 중간 단계의 사시도 및 단면도를 예시한다.
도 44a 및 도 44b는 일부 실시예에 따른 집적 회로 구조체의 단면도이다.
도 45 내지 도 48는 본 개시의 일부 다른 실시예에 따른 집적 회로 구조체를 제조하기 위한 다양한 단계의 예시적인 단면도를 예시한다.
이하의 설명에는 제공된 주제의 상이한 피처를 구현하기 위한 많은 상이한 실시예 또는 예가 제공된다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 미치지 않는다.
게다가, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향을 포괄하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에서 사용되는 바와 같이, "대략", "약", "대략적으로" 또는 "실질적으로"는 일반적으로 주어진 값 또는 범위의 20% 이내, 또는 10% 이내, 또는 5% 이내를 의미할 것이다. 본 명세서에서 주어진 수치적 양은 대략적이며, 이는 "대략", "약", "대략적으로" 또는 "실질적으로"라는 용어가 명시적으로 언급되지 않더라도 추론될 수 있음을 의미한다.
본 개시는 일반적으로 집적 회로 구조체 및 이를 형성하는 방법에 관한 것이며, 더 상세하게는 트랜지스터(예컨대, 핀 전계 효과 트랜지스터(Fin FET), 게이트 올 어라운드(GAA) 트랜지스터) 및 그 트랜지스터의 소스 및/또는 드레인 콘택트 위의 소스/드레인 비아를 제조하는 것에 관한 것이다. 또한 본 개시가 다중 게이트 트랜지스터의 형태로 실시예를 제시한다는 점에 유의한다. 다중 게이트 트랜지스터는 채널 영역의 적어도 2개의 측면에 게이트 구조체가 형성되는 그러한 트랜지스터를 포함한다. 이러한 다중 게이트 디바이스는 p형 금속 산화물 반도체 디바이스 또는 n형 금속 산화물 반도체 디바이스를 포함할 수 있다. 특정 예가 제시될 수도 있으며, 그것의 핀형 구조체를 고려하여, 본 명세서에서는 FinFET라 지칭될 수 있다. FinFET는 채널 영역의 3개의 측면에 형성되는(예컨대, 반도체 핀에 있어서의 채널 영역의 상부 주변을 감싸는) 게이트 구조체를 가지고 있다. 또한 게이트 올 어라운드(GAA) 디바이스라 지칭되는 다중 게이트 트랜지스터 유형의 실시예가 본 명세서에서 제시된다. GAA 디바이스는 게이트 구조체 또는 그것의 일 부분이 채널 영역의 4개의 측면에 형성된(예를 들면, 채널 영역의 일 부분을 둘러싸는) 임의의 디바이스를 포함한다. 본 명세서에서 제시된 디바이스는 나노시트 채널(들), 나노와이어 채널(들) 및/또는 다른 적합한 채널 구성으로 배치된 채널 영역을 갖는 실시예를 또한 포함한다.
트랜지스터 제조를 위한 FEOL(front-end-of-line) 처리가 완료된 후 소스/드레인 콘택트가 트랜지스터의 소스/드레인 영역 위에 형성된다. 그 후, 소스/드레인 비아가 소스/드레인 콘택트 위에 형성되어 소스/드레인 콘택트를 이후에 형성되는 상호 연결 금속 라인에 전기적으로 연결한다. 소스/드레인 비아를 형성하는 것에는, 소스/드레인 콘택트 위에 층간 유전체(ILD) 층을 퇴적하는 것과, 이방성 에칭을 사용하여 ILD 층을 통해 연장되는 비아 개구를 형성하는 것과, 그 후 비아 개구에 하나 이상의 금속 층을 퇴적하여 소스/드레인 비아로 작용하게 하는 것이 포함될 수 있다. 이방성 에칭 프로세스 도중에 소스/드레인 콘택트 근처의 유전체 재료가 과도하게 에칭되는 것을 방지하기 위해서, ILD 층을 형성하기 전에 추가 에칭 정지 층을 유전체 재료 위에 선택적으로 형성할 수 있다. 선택적으로 형성된 ESL은 ILD 층과 다른 에칭 선택성을 가지므로 선택적으로 형성된 ESL은 비아 개구를 형성하는 에칭 프로세스를 늦추거나 심지어 정지시킬 수 있으며, 이는 다시 ESL 아래의 유전체 재료가 과도하게 에칭되는 것을 방지하여, 누설 전류의 위험을 감소시킨다.
도 1 내지 도 16b는 본 개시의 일부 실시예에 따른 집적 회로 구조체의 형성에 있어서의 중간 단계의 사시도 및 단면도를 예시한다. 형성된 트랜지스터는 일부 예시적인 실시예에 따라 p형 트랜지스터(예컨대, p형 FinFET) 및 n형 트랜지스터(예컨대, n형 FinFET)를 포함할 수 있다. 다양한 도면 및 예시적인 실시예에 걸쳐, 유사한 요소를 유사한 참조 번호를 사용하여 지시한다. 도 1 내지 도 16b에 의해 도시된 프로세스 이전, 그 프로세스 도중, 및 그 프로세스 이후 추가적인 동작이 제공될 수 있고, 방법의 추가적인 실시예를 위해서, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있는 것으로 이해된다. 동작들의 순서와 프로세스들의 순서는 서로 바뀔 수도 있다.
도 1은 구조체의 사시도를 예시한다. 상기 구조체는 기판(12)을 포함한다. 상기 기판(12)은 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수도 있는 반도체 기판(일부 실시예에서는 웨이퍼라고도 함)일 수 있다. 본 개시의 일부 실시예에 따르면, 상기 기판(12)은 벌크 실리콘 기판 및 벌크 실리콘 기판 위의 에피택시 실리콘 게르마늄(SiGe) 층 또는 게르마늄 층(내부에 실리콘이 없음)을 포함한다. 상기 기판(12)은 p형 또는 n형 불순물로 도핑될 수 있다. 얕은 트렌치 격리(STI) 영역과 같은 격리 영역(14)이 형성되어 상기 기판(12) 내로 연장될 수 있다. 인접한 격리 영역(14) 사이의 기판(12) 부분은 반도체 스트립(102)이라 지칭된다.
상기 격리 영역(14)은 라이너 산화물(미도시)을 포함할 수 있다. 그 라이너 산화물은 기판(12) 표면 층의 열 산화를 통해 형성된 열 산화물로 형성될 수 있다. 상기 라이너 산화물은 또한, 예를 들어, 원자 층 퇴적(ALD), 고밀도 플라즈마 화학 기상 증착(HDPCVD), 또는 화학적 기상 증착(CVD)을 사용하여 형성되는 퇴적된 실리콘 산화물 층일 수 있다. 격리 영역(14)은 또한 라이너 산화물 위에 유전체 재료를 포함할 수 있고, 유전체 재료는 유동성 화학 기상 증착(FCVD), 스핀 온 코팅 등을 사용하여 형성될 수 있다.
도 2를 참조하면, 격리 영역(14)이 리세스되어, 반도체 스트립(102)의 상부 부분이 인접한 격리 영역(14)의 상부 표면보다 더 높게 돌출되어 돌출 핀(104)을 형성한다. 에칭은 건식 에칭 프로세스로 수행될 수 있으며, 이 건식 에칭 프로세스에는 에칭 가스로 NH3 및 NF3를 사용한다. 에칭 프로세스 도중에 플라즈마가 발생할 수 있다. 아르곤도 포함될 수 있다. 본 개시의 대안적인 실시예에 따르면, 격리 영역(14)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭용 약액은, 예를 들어, 희석된 HF를 포함할 수 있다.
위에 예시된 예시적인 실시예에서, 핀은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 달리 획득 가능한 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일부 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 패터닝된 희생 층과 나란히 스페이서가 형성된다. 이어서 희생 층을 제거하고, 이어서 남아 있는 스페이서 또는 맨드럴을 사용하여 핀을 패터닝할 수 있다.
돌출 핀(104)의 재료는 또한 기판(12)의 재료와 다른 재료로 대체될 수 있다. 예를 들어, 돌출 핀(104)이 n형 트랜지스터 역할을 하는 경우, 돌출 핀(104)은 Si, SiP, SiC, SiPC, 또는 InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등과 같은 III-V 화합물 반도체로 형성될 수 있다. 한편, 돌출 핀(104)이 p형 트랜지스터 역할을 하는 경우, 돌출 핀(104)은 Si, SiGe, SiGeB, Ge, 또는 InSb, GaSb, InGaSb 등과 같은 III-V 화합물 반도체로 형성될 수 있다.
도 3a 및 도 3b를 참고하면, 돌출 핀(104)의 상부 표면 및 측벽에 더미 게이트 구조체(106)가 형성된다. 도 3b는 도 3a에서 B-B 선을 포함하는 수직면으로부터 얻은 횡단면도를 예시한다. 더미 게이트 구조체(106)의 형성에는 핀(104)을 가로질러 게이트 유전체 층 및 더미 게이트 전극 층을 순차적으로 퇴적한 다음, 게이트 유전체 층 및 더미 게이트 전극 층을 패터닝하는 것이 포함된다. 패터닝의 결과로, 상기 더미 게이트 구조체(106)는 게이트 유전체 층(108) 및 게이트 유전체 층(108) 위의 더미 게이트 전극(110)을 포함한다. 상기 게이트 유전체 층(108)은 실리콘 산화물, 실리콘 질화물 등 또는 이들의 조합과 같은 임의의 허용 가능한 유전체 층일 수 있고, 열 산화, 스핀 프로세스, CVD 등과 같은 임의의 허용 가능한 프로세스를 사용하여 형성될 수있다. 상기 더미 게이트 전극(110)은 폴리실리콘, 금속 등 또는 이들의 조합을 포함하는 것과 같은 임의의 허용 가능한 전극 층일 수 있다. 게이트 전극 층은 CVD, 플라즈마 강화 CVD(PECVD) 등과 같은 임의의 허용 가능한 퇴적 프로세스에 의해 퇴적될 수 있다. 각각의 더미 게이트 구조체(106)는 하나 또는 복수의 돌출 핀(104)와 교차한다. 상기 더미 게이트 구조체(106)는 각각의 돌출 핀(104)의 길이 방향에 수직인 길이 방향을 가질 수 있다.
패터닝을 돕기 위해 더미 게이트 전극층 위에 마스크 패턴이 형성될 수 있다. 일부 실시예에서, 폴리 실리콘의 블랭킷 층 위에 있는 하부 마스크(112) 및 하부 마스크(112) 위에 있는 상부 마스크(114)를 포함하는 하드 마스크 패턴이 형성될 수 있다. 그 하드 마스크 패턴은 SiO2, SiCN, SiON, Al2O3, SiN 또는 기타 적절한 재료의 하나 이상의 층으로 구성된다. 특정 실시예에서, 상기 하부 마스크(112)는 실리콘 산화물을 포함하고, 상기 상부 마스크(114)는 실리콘 질화물을 포함한다. 상기 마스크 패턴을 에칭 마스크로 사용함으로써, 더미 전극 층은 더미 게이트 전극(110)으로 패터닝되고, 블랭킷 게이트 유전체 층은 게이트 유전체 층(108)으로 패터닝된다.
다음으로, 도 4에 도시된 바와 같이, 상기 더미 게이트 구조체(106)의 측벽 상에 게이트 스페이서(116)가 형성된다. 게이트 스페이서 형성 동작의 일부 실시예에서, 스페이서 재료 층이 기판(12) 상에 퇴적된다. 그 스페이서 재료 층은 게이트 측벽 스페이서를 형성하기 위해 후속하여 에치백되는 컨포멀 층일 수 있다. 일부 실시예에서, 스페이서 재료 층(160)은 제1 스페이서 층(118) 및 제1 스페이서 층(118) 위에 형성된 제2 스페이서 층(120)과 같은 복수의 층을 포함한다. 상기 제1 및 제2 스페이서 층(118 및 120)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, SiCN, 실리콘 산탄화물, SiOCN 및/또는 이들의 조합과 같은 적절한 재료로 구성된다. 비제한적인 예로서, 상기 제1 및 제2 스페이서 층(118 및 120)은 CVD 프로세스, 대기압 미만 CVD(SACVD) 프로세스, 유동성 CVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 기타 적절한 프로세스와 같은 프로세스를 사용하여 더미 게이트 구조체(106) 위에 두 가지 상이한 유전체 재료를 순차적으로 퇴적함으로써 형성될 수 있다. 이어서(예를 들면, 핀(104)의 소스/드레인 영역에서) 더미 게이트 구조체(106)에 의해 덮이지 않은 핀(104)의 부분을 노출시키기 위해, 퇴적된 스페이서 층(120)에 대해 이방성 에칭 프로세스가 수행된다. 더미 게이트 구조체(106) 바로 위의 스페이서 층(116 및 118) 부분이 이 이방성 에칭 프로세스에 의해 제거될 수 있다. 상기 더미 게이트 구조체(106)의 측벽 상의 스페이서 층(118 및 120)의 부분이 남아서, 간략함을 위해 게이트 스페이서(116)로서 지칭되는 게이트 측벽 스페이서를 형성할 수 있다. 일부 실시예에서, 제1 스페이서 층(118)은 실리콘 질화물보다 낮은 유전 상수를 갖는 실리콘 산화물로 형성되고, 제2 스페이서 층(120)은 후속 에칭 처리(예컨대, 핀에 소스/드레인 리세스를 에칭하는 것)에 대해 실리콘 산화물보다 더 높은 에칭 저항을 갖는 실리콘 질화물로 형성된다. 일부 실시예에서, 상기 게이트 측벽 스페이서(116)는 소스/드레인 영역과 같은 후속적으로로 형성되는 도핑 영역을 오프셋하기 위해 사용될 수 있다. 상기 게이트 스페이서(116)는 소스/드레인 영역 프로파일을 설계하거나 수정하기 위해 더 사용될 수 있다.
상기 게이트 측벽 스페이서(116)의 형성이 완료된 후, 소스/드레인 구조체(122)는 더미 게이트 구조체(106) 및 게이트 측벽 스페이서(116)에 의해 덮이지 않는 핀(104)의 소스/드레인 영역 상에 형성된다. 결과적인 구조체가 도 5에 예시되어 있다. 일부 실시예에서, 소스/드레인 구조체(122)의 형성에는 핀(104)의 소스/드레인 영역을 리세싱 한 후 핀(104)의 리세스된 소스/드레인 영역에서 반도체 재료를 에피택셜로 성장시키는것을 포함한다.
상기 핀(104)의 소스/드레인 영역은 반도체 핀(104)을 침식하지만 더미 게이트 구조체(106)의 게이트 스페이서(116) 및 상부 마스크(114)를 거의 침식시키지 않는 적절한 선택적 에칭 처리를 사용하여 리세싱될 수 있다. 예를 들어, 반도체 핀(104)을 리세싱하는 것은 플라즈마 소스 및 에칭 가스를 사용한 건식 화학적 에칭에 의해 수행될 수 있다. 플라즈마 소스는 유도 결합 플라즈마(ICR) 에칭, 변압기 결합 플라즈마(TCP) 에칭, 전자 사이클로트론 공명(ECR) 에칭, 반응성 이온 에칭(RIE) 등일 수 있으며, 에칭 가스는 더미 게이트 구조체(106)의 게이트 스페이서(116) 및 상부 마스크(114)를 에칭하는 것보다 더 빠른 에칭 속도로 반도체 핀(104)을 에칭하는 불소, 염소, 브롬, 또는 이들의 조합 등일 수 있다. 일부 다른 실시예에서, 반도체 핀(104)을 리세싱하는 것은 암모늄 퍼옥사이드 혼합물(APM), NH4OH, 테트라메틸암모늄 하이드록사이드(TMAH), 이들의 조합 등과 같은 습식 약액을 이용한 에칭에 의해 수행될 수 있는데, 이에 의해 더미 게이트 구조체(106)의 게이트 스페이서(116) 및 상부 마스크(114)를 에칭하는 것보다 더 빠른 에칭 속도로 반도체 핀(104)을 에칭한다. 일부 다른 실시예에서, 반도체 핀(104)을 리세싱하는 것은 건식 화학적 에칭 및 습식 화학적 에칭의 조합에 의해 수행될 수 있다.
일단 핀(104)의 소스/드레인 영역에 리세스가 생성되면, 소스/드레인 에피택셜 구조체(122)는 반도체 핀(104)상에 1종 이상의 에피택셜 재료를 제공하는 에피택시 또는 에피택셜(에피(epi)) 프로세스를 사용하여 핀(104)의 소스/드레인 리세스에 형성된다. 에피택셜 성장 프로세스 동안, 게이트 스페이서(116)는 1종 이상의 에피택셜 재료를 핀(104)의 소스/드레인 영역으로 제한한다. 일부 실시예에서, 에피택시 구조체(122)의 격자 상수는 반도체 핀(104)의 격자 상수와 상이하므로, 핀(104) 및 에피택시 구조체(122) 사이의 채널 영역은 에피택시 구조체(122)에 의해 변형되거나 응력을 받아 반도체 디바이스의 캐리어 이동성을 향상시키고 장치 성능을 향상시킨다. 에피택시 프로세스는 CVD 퇴적 기술(예를 들면, PECVD, 기상 에피택시(VPE) 및/또는 초고진공 CVD(UHV-CVD)), 분자 빔 에피택시 및/또는 다른 적합한 프로세스를 포함한다. 에피택시 프로세스는 반도체 핀(104)의 조성물과 상호작용하는 기체 및/또는 액체 전구체를 사용할 수 있다.
일부 실시예에서, 소스/드레인 에피택셜 구조체(122)는 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, 또는 다른 적합한 재료를 포함할 수 있다. 상기 소스/드레인 에피택셜 구조체(122)는 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 및/또는 이들의 조합을 포함한 다른 적합한 도펀트를 포함하는 도핑 종(doping species)을 주입함으로써 에피택셜 프로세스 도중에 인시츄 도핑될 수 있다. 상기 소스/드레인 에피택셜 구조체(122)가 인시츄 도핑되지 않는 경우, 그 소스/드레인 에피택셜 구조체(122)를 도핑하기 위해 주입 프로세스(즉, 접합 주입 프로세스)가 수행된다. 일부 예시적인 실시예에서, n형 트랜지스터의 소스/드레인 에피택셜 구조체(122)는 SiP를 포함하는 반면, p형 트랜지스터의 소스/드레인 에피택셜 구조체는 GeSnB 및/또는 SiGeSnB를 포함한다. 디바이스 유형이 상이한 실시예에 있어서, 포토 레지스트와 같은 마스크가 p형 디바이스 영역을 노출시키면서 n형 디바이스 영역 위에 형성될 수 있으며, p형 에피택셜 구조체가 p형 디바이스 영역의 노출된 핀(104) 상에 형성될 수 있다. 이어서 마스크가 제거될 수 있다. 이어서, 포토 레지스트와 같은 마스크가 n형 디바이스 영역을 노출시키면서 p형 디바이스 영역 위에 형성될 수 있으며, n형 에피택셜 구조체가 n형 디바이스 영역의 노출된 핀(104) 상에 형성될 수 있다. 이어서 마스크가 제거될 수 있다.
일단 소스/드레인 에피택셜 구조체(122)가 형성되면, 어닐링 프로세스를 수행하여 소스/드레인 에피택셜 구조체(122) 내의 p형 도펀트 또는 n형 도펀트를 활성화시킬 수 있다. 그 어닐링 프로세스는, 예를 들어, 급속 열 어닐링(rapid thermal anneal, RTA), 레이저 어닐링, 밀리초 열 어닐링(millisecond thermal annealing, MSA) 프로세스 등일 수 있다.
다음, 도 6에서, 층간 유전체(ILD) 층(126)이 기판(12) 위에 형성된다. 일부 실시예에서, ILD 층(126)을 형성하기 전에 콘택트 에칭 정지 층(contact etch stop layer, CESL)이 또한 형성된다. 일부 예에서, CESL은 실리콘 질화물 층, 실리콘 산화물 층, 실리콘 산질화물 층, 및/또는 상기 ILD 층(126)과 상이한 에칭 선택성을 갖는 다른 적합한 재료를 포함한다. CESL은 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스 및/또는 다른 적합한 퇴적 또는 산화 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 상기 ILD 층(126)은 테트라에틸오소실리케이트(TEOS) 형성 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG)와 같은 도핑된 실리콘 산화물, 및/또는 CESL(124)과 상이한 에칭 선택도를 갖는 다른 적합한 유전체 재료와 같은 재료를 포함한다. 상기 ILD 층(126)은 PECVD 프로세스 또는 다른 적합한 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시예에서, ILD 층(126)의 형성 이후에, 웨이퍼에 대해 높은 열 버짓 프로세스(high thermal budget process)를 수행하여 그 ILD 층(126)을 어닐링할 수 있다.
일부 예에서, ILD 층(126)을 형성한 후에, 평탄화 프로세스를 수행하여 그 ILD 층(126)의 잉여 재료를 제거할 수 있다. 예를 들어, 평탄화 프로세스는 더미 게이트 구조체(150) 위에 놓인 ILD 층(126)(및 CESL(존재하는 경우)) 부분을 제거하는 화학적 기계적 평탄화(CMP) 프로세스를 포함한다. 일부 실시예에서, CMP 프로세스는 또한(도 5에 도시된 바와 같은) 하드 마스크 층(112, 114)을 제거하여 더미 게이트 전극(110)을 노출시킨다.
다음, 도 7에 도시된 바와 같이 나머지 더미 게이트 구조체(106)(도 6 참조)가 제거되어 대응하는 게이트 측벽 스페이서(116) 사이에 게이트 트렌치(GT1)가 생성된다. 더미 게이트 구조체(106)는 그 더미 게이트 구조체(106) 내의 재료를 다른 재료(예를 들어, 게이트 측벽 스페이서(116), CESL, 및/또는 ILD 층(126))를 에칭하는 것보다 더 빠른 에칭 속도로 에칭하는 선택적 에칭 프로세스(예를 들어, 선택적 건식 에칭, 선택적 습식 에칭, 또는 이들의 조합)를 사용하여 제거된다.
그 후, 대체 게이트 구조체(130)는 도 8에 도시된 바와 같이 게이트 트렌치(GT1)에 각각 형성된다. 상기 게이트 구조체(130)는 FinFET의 최종 게이트일 수 있다. 최종 게이트 구조체는 하이-k/금속 게이트 스택일 수 있지만, 다른 조성이 가능하다. 일부 실시예에서, 게이트 구조체(130) 각각은 핀(104)에 의해 제공되는 채널 영역의 3개의 측면과 연관된 게이트를 형성한다. 달리 말하면, 각각의 게이트 구조체(130)는 3개의 측면에서 핀(104) 주위를 감싼다. 다양한 실시예에서, 하이-k/금속 게이트 구조체(130)는 게이트 트렌치(GT1)를 라이닝하는 게이트 유전체 층(132), 게이트 유전체 층(132) 위에 형성된 일함수 금속 층(134), 및 일함수 금속 층(134) 위에 형성되어 나머지 게이트 트렌치(GT1)를 채우는 충전 금속(136)을 포함한다. 게이트 유전체 층(132)은 계면 층(예를 들면, 실리콘 산화물 층) 및 계면 층 위의 하이-k 게이트 유전체 층을 포함한다. 하이-k 게이트 유전체는, 본 명세서에서 사용되고 설명되는 바와 같이, 높은 유전 상수를 갖는, 예를 들어, 열 실리콘 산화물의 유전 상수(~ 3.9)보다 큰 유전체 재료를 포함한다. 하이-k/금속 게이트 구조체(130) 내에서 사용되는 일함수 금속 층(134) 및/또는 충전 금속(136)은 금속, 금속 합금 또는 금속 실리사이드를 포함할 수 있다. 하이-k/금속 게이트 구조체(130)의 형성에는 다양한 게이트 재료, 하나 이상의 라이너 층을 형성하기 위한 퇴적, 및 잉여 게이트 재료를 제거하기 위한 하나 이상의 CMP 프로세스가 포함될 수 있다.
일부 실시예에서, 게이트 유전체 층(132)의 계면 층은 실리콘 산화물(SiO2), HfSiO 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함할 수 있다. 계면 층은 화학적 산화, 열 산화, 원자 층 증착(ALD), 화학적 기상 증착(CVD) 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 유전체 층(132)의 하이-k 유전체 층은 하프늄 산화물(HfO2)을 포함할 수 있다. 대안적으로, 게이트 유전체 층(132)은 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 란탄 산화물(LaO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO), 탄탈 산화물(Ta2O5), 이트륨 산화물(Y2O3), 스트론튬 티타늄 산화물(SrTiO3, STO), 바륨 티타늄 산화물(BaTiO3, BTO), 바륨 지르코늄 산화물(BaZrO), 하프늄 란탄 산화물(HfLaO), 란탄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 알루미늄 산화물(Al2O3), 실리콘 질화물(Si3N4), 산질화물(SiON) 및 이들의 조합과 같은 다른 하이-k 유전체를 포함할 수 있다.
일함수 금속 층(134)은 하이-k/금속 게이트 구조체(130)에 적합한 일함수를 제공하기 위해 일함수 금속을 포함할 수 있다. n형 FinFET의 경우, 일함수 금속 층(134)은 1종 이상의 n형 일함수 금속(N 금속)을 포함할 수 있다. n형 일함수 금속은 예시적으로 티타늄 알루미나이드(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈 탄질화물(TaCN), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 금속 탄화물(예를 들면, 하프늄 탄화물(HfC), 지르코늄 탄화물(ZrC), 티타늄 탄화물(TiC), 알루미늄 탄화물(AlC)), 알루미나이드 및/또는 다른 적합한 재료를 포함할 수 있지만, 이들로 한정되지 않는다. 다른 한편으로, p형 FinFET의 경우, 일함수 금속 층(134)은 1종 이상의 p형 일함수 금속(P 금속)을 포함할 수 있다. p형 일함수 금속은 예시적으로 티타늄 질화물(TiN), 텅스텐 질화물(WN), 텅스텐(W), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 전도성 금속 산화물 및/또는 다른 적합한 재료를 포함할 수 있지만, 이들로 한정되지 않는다.
일부 실시예에서, 충전 금속(136)은 예시적으로 텅스텐, 알루미늄, 구리, 니켈, 코발트, 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TaC, TaSiN, TaCN, TiAl, TiAlN 또는 다른 적합한 재료를 포함할 수 있지만, 이들로 한정되지 않는다.
이어서 도 9를 참조한다. 에칭백 프로세스를 수행하여 대체 게이트 구조체(130)를 에칭백하여 에칭백 된 게이트 구조체(130)위에 리세스(R1)를 형성한다. 일부 실시예에서, 대체 게이트 구조체(130)의 재료는 게이트 스페이서(116)와 상이한 에칭 선택성을 갖기 때문에, 선택적 에칭 프로세스를 수행하여 대체 게이트 구조체(130)를 에칭백함으로써 대체 게이트 구조체(130)를 낮출 수 있다. 그 결과, 대체 게이트 구조체(130)의 상부 표면은 게이트 스페이서(116)의 상부 표면보다 낮은 높이에 있을 수 있다.
이어서, 도 10에 예시된 바와 같이, 리세스(R1)가 과도하게 채워질 때까지 유전체 캡 층(140)을 기판(12) 위에 퇴적된다. 유전체 캡 층(140)은 SiNx, AlxOy, AlON, SiOxCy, SiCxNy, 질화 붕소(BN), 탄질화 붕소(BNC), 이들의 조합 등을 포함하고, CVD, 플라즈마 강화 CVD(PECVD), ALD, 원격 플라즈마 ALD(RPALD), 플라즈마 강화 ALD(PEALD), 이들의 조합 등과 같은 적절한 퇴적 기술에 의해 형성된다. 이어서, CMP 프로세스를 수행하여 리세스(R1) 외부의 캡 층을 제거하여, 리세스(R1) 내에 유전체 캡 층(140) 부분을 남겨서 유전체 캡(142)으로서 기능하도록 한다. 결과적인 구조체가 도 11에 예시되어 있다. 도 11에 도시된 바와 같이, 유전체 캡(142)은 대체 게이트 구조체(130)와 직접 접촉한다.
도 12를 참조하면, 소스/드레인 콘택트(144)가 ILD 층(126)(및 CESL(존재하는 경우))을 통해 연장하여 형성된다(도 11 참조). 소스/드레인 콘택트(144)의 형성에는, 한정하지 않는 예로서, 하나 이상의 에칭 프로세스를 수행하여 소스/드레인 에피택시 구조체(122)를 노출시키기 위해 ILD 층(126)(및 CESL(존재하는 경우))을 통해 연장되는 콘택트 개구를 형성하는 것과, 콘택트 개구를 과도하게 채우는 1종 이상의 금속 재료를 퇴적하는 것, 그리고 그 후 CMP 프로세스를 수행하여 콘택트 개구 외부의 과도한 금속 재료를 제거하는 것이 포함된다. 일부 실시예에서, 하나 이상의 에칭 프로세스는 유전체 캡(142) 및 게이트 스페이서(116)를 에칭하는 것보다 더 빠른 에칭 속도로 ILD 층(126)을 에칭하는 선택적 에칭이다. 결과적으로, 그 선택적 에칭은 유전체 캡(142) 및 게이트 스페이서(116)를 에칭 마스크로서 사용하여 수행되며, 이에 따라 콘택트 개구 및 이에 따라 소스/드레인 콘택트(144)가 형성되어 추가적인 포토리소그래피 프로세트를 사용하지 않고 소스/드레인 에피택시 구조체(122)에 자체 정렬된다. 이 경우, 자체 정렬 방식으로 소스/드레인 콘택트(144)를 형성할 수 있게 하는 유전체 캡(142)은 자체 정렬 콘택트(SAC) 캡(142)이라 부를 수 있다.
일단 자체 정렬 소스/드레인 콘택트(144)가 형성되면, 도 13에서 에칭 정지 층(ESL)(146)이 유전체 재료(예컨대, SAC 캡(142) 및 게이트 스페이서(116)) 위에 선택적으로 형성된다. 일부 실시예에서, ESL(146)은 금속 표면 상에서 보다 유전체 표면 상에서 더 빠른 퇴적 속도를 나타내는 선택적 원자 층 증착(ALD) 프로세스에 의해 형성된다. 선택적 ALD 프로세스는 반응 챔버에 금속 전구체 및 히드록실 전구체의 교번 펄스를 제공하는 것을 포함한다. 반응물의 펄스는 자기 제한 방식으로 표면을 포화시킨다.
ESL(146)이 형성되는 예시적인 선택적 ALD 프로세스는 다음 동작을 포함한다. 도 12의 구조는 반응 챔버에 장입(load)된다. 그 후, 전구체의 펄스가 첫 번째 기간 동안 상기 구조체가 장입된 반응 챔버에 주입된다. 여기에서, 전구체는 H2O, H2O2 및/또는 O3로 이루어지는 그룹에서 선택된 화학물을 포함한다. 예를 들어, 상기 전구체는 히드록실 전구체를 포함한다.
히드록실 전구체가 반응 챔버에 주입됨에 따라, 히드록실 전구체의 화학 흡착 층이 유전체 재료의 노출된 표면(예컨대, SAC 캡(142) 및 게이트 스페이서(116))에 선택적으로 형성되지만, 금속 재료의 노출된 표면(예컨대, 소스/드레인 콘택트(144))에는 형성되지 않는다. 이어서, 잔류 히드록실 전구체는 두 번째 기간 동안 반응 챔버로부터 배출된다. 반응 챔버로부터 잔류 히드록실 전구체를보다 효과적으로 배출하기 위해서, 이 퍼지 기간 동안 퍼지 가스를 반응 챔버로 주입할 수 있는데, 여기에서 퍼지 가스는 N2, Ar, He 또는 유사한 불활성 가스와 같은 불활성 가스를 포함할 수 있다.
반응 챔버에서 잔류 히드록실 전구체를 배출한 후, 금속 전구체의 펄스가 세 번째 기간 동안 반응 챔버에 주입된다. 여기에서, 금속 전구체는 히드록실 전구체의 화학 흡착 층과 높은 반응 확률을 갖는다. 일부 예로서, 금속 전구체는 테트라클로로 전이 금속 착물을 포함한다. 일부 실시예에서, 테트라클로로 전이 금속 착물은 ZrCl4, HfCl4, AlCl4, 및 TiCl4로 이루어지는 군으로부터 선택된 화학물을 포함한다. 금속 전구체는 히드록실 전구체의 화학 흡착 층과 반응한다. 그 결과, ESL(146)의 원자 층은 유전체 물질의 노출된 표면(예컨대, SAC 캡(142) 및 게이트 스페이서(116))에 형성되지만, 금속 재료의 노출된 표면(예컨대, 소스/드레인 콘택트(144))에는 형성되지 않는다. 도 13에서, ESL(146)은 금속 산화물을 포함하는 고-
Figure 112021050390868-pat00001
유전체 층이다. 일부 실시예에서, 금속 산화물은 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물 및/또는 다른 적절한 재료를 포함한다. 일부 다른 실시예에서, ESL(146)은 SiO2, SiNx, AlxOy, AlON, SiOxCy, SiCxNy, 질화 붕소(BN), 탄질화 붕소(BNC), 또는 다른 적합한 재료로 구성될 수 있다.
이어서, 잔류 금속 전구체는 네 번째 기간 동안 반응 챔버로부터 배출된다. 이 네 번째 퍼징 기간 동안 반응 챔버로부터 잔류 금속 전구체를보다 효과적으로 배출하기 위해서, N2, Ar, He 등과 같은 불활성 가스를 반응 챔버에 주입할 수 있다.
일부 실시예에서, 선택적 ALD 프로세스는 일련의 선택적 ALD 사이클, 즉, 전술한 바와 같은 첫 번째 내지 네 번째 기간을 포함하며, 그 동안 각각의 히드록실 전구체 및 금속 전구체를 반응 챔버에 교대로 주입한 후 반응 챔버로부터 배출는데, 이들 사이클을 함께 취하는 경우, 하나의 퇴적 또는 층 형성 사이클로 간주된다. 이 사이클을 복수 회 반복함으로써, 원하는 두께의 ESL(146)이 형성된다. 그 ESL(146)은 약 3nm 내지 약 10nm의 두께(T1)를 가질 수 있다. 두께(T1)가 약 3nm 미만인 경우, ESL(146)은 너무 얇아서 후속 에칭 프로세스를 늦추거나 중지시킬 수 없으며, 두께(T1)가 약 10nm보다 두꺼운 경우, 결과적인 집적 회로 구조체는 높은 기생 커패시턴스를 가질 수 있다. 일부 실시예에서, 선택적 ALD 프로세스가 완료된 후 CMP 프로세스를 선택적으로 수행하여 ESL(146)을 평탄화한다.
도 14를 참고하면, ESL(146) 위에 또 다른 ILD 층(148)이 형성된다. 일부 실시예에서, ILD 층(148)은 테트라에틸 오르토실리케이트(TEOS) 형성 산화물, 미도핑 실리케이트 유리, 또는 보로포스포 실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑 실리콘 유리(BSG), SiOC, 및 SiCHx와 같은 도핑된 실리케이트 유리, 및/또는 ESL(146)과 상이한 에칭 선택성을 갖는 다른 적절한 유전체 재료 등의 재료를 포함한다. 일부 실시예에서, ILD 층(148)은 실리콘 질화물(SiOx)로 형성된다. 상기 ILD 층(148)은 PECVD 프로세스 또는 다른 적합한 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시예에서, ESL(146)은 후속 비아 에칭 프로세스에서 ILD 층(148)에 대해 충분한 에칭 선택성(예컨대, 약 7 배 내지 약 10 배 이상)을 갖는다. 달리 말하면, 후속 비아 에칭 프로세스에서 ILD 층(148)의 에칭 속도는 ESL(146)의 에칭 속도보다 약 7 배 내지 약 10 배 이상이다. 즉, 후속 비아 에칭 프로세스는 ESL(146)을 에칭하는 것보다 약 7 배보다 더 빠른 에칭 속도로 ILD 층(148)을 에칭한다. 이와 같이, ESL(146)은 비아 개구를 형성하는 에칭 프로세스를 늦추거나 심지어 중지시킬 수 있는데(도 1 및도 4 참조), 이는 다시 소스/드레인 콘택트(144) 근처의 유전체 재료의 과도한 에칭을 방지한다.
도 15a를 참조하면, 에칭 프로세스(비아 에칭 프로세스라고도 함)(ET1)를 사용하여 ILD 층(148)을 패터닝하여 ILD 층(148)을 관통하여 연장되는 비아 개구(O1)를 형성한다. 비아 에칭 프로세스(ET1)의 에칭 지속 시간을 제어하여 ILD 층(148)을 뚫는다. 에칭 프로세스(ET1)의 결과로, 소스/드레인 콘택트(144)는 비아 개구(O1)의 바닥에서 노출된다.
일부 실시예에서, 비아 에칭 프로세스(ET1) 전에, 포토리소그래피 프로세스를 수행하여 비아 개구(O1)의 예상되는 평면도 패턴을 형성한다. 예를 들어, 도 14에 도시된 바와 같이, 포토리소그래피 프로세스는 ILD 층(148) 위에 포토 레지스트 층을 스핀 온 코팅하고, 노광 후 베이킹 프로세스를 수행하며, 포토레지스트 층을 현상하여 비아 개구의 평면도 패턴을 갖는 패터닝된 마스크를 형성하는 것을 포함할 수 있다. 일부 실시예에서, 포토레지스트를 패터닝하여 패터닝된 마스크를 형성하는 것은 전자 빔(e-빔) 리소그래피 프로세스 또는 극자외선(EUV) 리소그래피 프로세스를 사용하여 수행될 수 있다.
일부 실시예에서, 비아 에칭 프로세스(ET1)는 플라즈마 에칭과 같은 이방성 선택적 에칭 프로세스이다. 플라즈마 에칭을 예를 들면, 도 14에 예시된 구조체를 갖는 반도체 기판(12)을 플라즈마 도구에 장입하여, C4F8, C5F8, C4F6, CHF3 또는 유사한 종 등의 불소 함유 가스, 아르곤 또는 헬륨 등의 불활성 가스, O2 또는 CO 또는 유사한 종 등의 선택적인 약한 산화제에 의해 생성되는 플라즈마 환경에 ILD 층(148)을 관통하여 에칭하기에 충분한 기간 동안 노출시킨다. C4F6, CF4, CHF3, O2 및 아르곤을 포함하는 기체 혼합물에서 생성된 플라즈마를 ILD 층(148)을 관통하여 에칭하는 데 사용할 수 있다. 전술한 화학적 성질은 ESL(146)을 에칭하는 것보다 더 빠른 에칭 속도로 ILD 층(148)을 선택적으로 에칭할 수 있게 한다. 예를 들어, 이방성 선택적 에칭 프로세스(ET1)에서 ILD 층(148)의 에칭 속도는 ESL(146)의 에칭 속도보다 약 7 배 내지 약 10 배 이상이다.
일부 실시예에서, 프로세스 변동으로 인해, 비아 개구(O1)와 소스/드레인 콘택트(144) 사이에 특정 오정렬(또는 오버레이 오류)이 존재할 수 있다. 또는, 일부 실시예에서 비아 개구(O1)의 크기(또는 폭)는 소스/드레인 콘택트(144)의 크기(또는 폭)보다 클 수 있다. 어느 쪽이든, 비아 개구(O1)는 ESL(146)의 일부를 노출시킬 수 있다. 그러나, ILD 층(148)과 ESL(146) 사이의 에칭 선택성으로 인해, ESL(146)은 비아 개구(O1)를 형성하는 에칭 프로세스를 늦추거나 심지어 중지시킬 수 있는데, 이는 다시 유전체 재료(예컨대, 게이트 측벽 스페이서(116) 및/또는 유전체 캡(142))의 과잉 에칭을 방지하고 누설 전류의 위험을 감소시킨다.
일부 실시예에서, 비아 에칭 프로세스(ET1)의 전술한 에칭제 및 에칭 조건은 ESL(146)(예컨대, 금속 함유 유전체)이 ILD 층(148)(예컨대, SiOx)보다 더 느린 에칭 속도를 나타내도록 선택된다. 이러한 방식으로, ESL(146)은 검출 가능한 에칭 종점으로서 작용할 수 있는데, 이는 다시 ESL(146)을 펀칭 또는 뚫는 것을 방지하고 따라서 ESL(146)에 의해 덮힌 유전체 재료가 과도하게 에칭되는 것을 방지한다. 달리 말하면, 비아 에칭 프로세스(ET1)를 조정하여 금속 함유 유전체 또는 실리콘 질화물을 에칭하는 것보다 더 빠른 에칭 속도로 실리콘 산화물을 에칭한다.
일부 실시예에서, ILD 층(148)은 실리콘 산화물을 포함하고, ESL(146)은 금속 함유 유전체를 포함한다. 비아 에칭 프로세스(ET1)는 적절한 습식 에칭, 건식(플라즈마) 에칭 및/또는 다른 프로세스를 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는 염소 함유 가스, 불소 함유 가스, 기타 에칭 가스, 또는 이들의 조합을 사용할 수 있다. 습식 에칭 용액은 NH4OH, HF(불화 수소산) 또는 희석된 HF, 탈이온수, TMAH(테트라메틸암모늄 하이드록 사이드), 기타 적절한 습식 에칭 용액, 또는 이들의 조합을 포함할 수 있다. 이러한 방식으로, 금속 함유 유전체의 에칭 속도는 비아 에칭 프로세스(ET1)에서 낮게 유지되며, 이는 다시 금속 함유 유전체(즉, ESL(146))를 에칭하는 것보다 빠른 에칭 속도로 실리콘 산화물(즉, ILD 재료)을 에칭할 수 있게 한다.
일부 실시예에서, ILD 층(148)은 실리콘 산화물을 포함하고, ESL(146)은 실리콘 질화물을 포함한다. 수소(H2) 가스를 포함하는 가스 혼합물로부터 에칭 플라즈마가 생성될 때 실리콘 질화물의 에칭 속도가 증가한다는 것이 관찰되었다. 그 결과, 본 개시의 일부 실시예에 따라, 실리콘 질화물 에칭 속도를 감소시키기 위해서 수소없는 기체 혼합물을 사용하여 비아 에칭 프로세스(ET1)를 수행한다. 달리 말하면, 비아 에칭 프로세스(ET1)의 플라즈마는 수소(H2) 가스없는 가스 혼합물에서 생성된다. 이러한 방식으로, 실리콘 질화물의 에칭 속도는 비아 에칭 프로세스(ET1)에서 낮게 유지되며, 이는 다시 실리콘 질화물(즉, ESL(146))을 에칭하는 것보다 빠른 에칭 속도로 실리콘 산화물(즉, ILD 재료)을 에칭할 수 있게 한다.
도 15a에 도시된 바와 같은 일부 실시예에서, 비아 개구(O2)는 에칭 프로세스(ET1)의 이방성 에칭의 특성으로 인해 테이퍼진 측벽 프로파일을 갖는다. 그러나, 일부 다른 실시예에서는, 도 15b에 도시된 바와 같이, 수직 측벽 프로파일을 갖는 비아 개구(O1)를 허용하도록 에칭 프로세스(ET1)의 에칭 조건을 미세 조정할 수 있다.
도 16a를 참조하면, 이어서 비아 개구(O1)에 소스/드레인 비아(150)를 형성하여 소스/드레인 콘택트(144)에 대한 물리적 및 전기적 연결부를 형성한다. 비제한적인 예로서, 비아 개구(O1) 외부의 과도한 금속 재료(들)을 제거하기 위한 CMP 프로세스로 이어지는, 비아 개구(O1)를 과도하게 채우는 1종 이상의 금속 재료의 퇴적을 이용하여 소스/드레인 비아(150)를 형성한다. CMP 프로세스의 결과로, 소스/드레인 비아(150)는 ILD 층(148)과 실질적으로 동평면의 상부 표면을 갖는다. 소스/드레인 비아(150)는 구리, 알루미늄, 텅스텐, 이들의 조합 등의 금속 재료를 포함할 수 있으며, PVD, CVD, ALD 등을 사용하여 형성될 수 있다. 일부 실시예에서, 소스/드레인 비아(150)는 ILD 층(148) 및/또는 ESL(146)을 금속 확산(예컨대, 구리 확산)으로부터 보호하기 위해 하나 이상의 장벽/접착 층(미도시)을 더 포함할 수 있다. 하나 이상의 장벽/접착 층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있고, PVD, CVD, ALD 등을 사용하여 형성될 수 있다.
도 16a 및 도 16b에 도시된 바와 같이, 소스/드레인 비아(150)는 소스/드레인 콘택트(144)와 정렬되거나, 리소그래피 오버레이 오류로 인해 소스/드레인 콘택트(144)와 오정렬될 수 있다. 소스/드레인 비아(150)는 비아 개구(O1)의 형상을 이어받는다. 달리 말하면, 소스/드레인 비아(150)의 측벽은 ILD 층(148)을 관통하여 선형으로 연장되고 ILD(148)와 ESL(146) 사이의 계면에 형성된 단차(또는 노치 코너)를 갖는다. 예를 들어, ILD 층(148)은 에칭 정지 층(146)과 접촉하는 상부단 및 소스/드레인 콘택트(144)와 접촉하는 하부단을 갖는 단차형 바닥 표면을 갖는다. 보다 구체적으로, 소스/드레인 비아(150)는 ILD 층(148)과 제1 선형 계면(1501)을, 그리고 ESL(146)과 제2 선형 계면(1502)을 형성한다. 제1 선형 계면(1501) 및 제2 선형 계면(1502)은 동일 접하지 않으며, 제1 선형 계면(1501) 및 제2 선형 계면(1502)은 서로 오정렬된다. 일부 실시예에서, 제1 선형 계면(1501)은 제2 선형 계면(1502)보다 더 경사진다. 또한, 제2 선형 계면(1502)은 소스/드레인 콘택트(144)의 측벽(1441)과 실질적으로 정렬된다. 즉, 에칭 정지 층(146)은 소스/드레인 콘택트(144) 위의 단차 거리를 갖는다.
도 16a에 도시된 바와 같은 일부 실시예에서, 소스/드레인 비아(150)는 에칭 프로세스(ET1)의 이방성 에칭의 특성으로 인해 테이퍼진 측벽 프로파일을 갖는다. 그러나, 일부 다른 실시예에서는, 도 16b에 도시된 바와 같이, 수직 측벽 프로파일을 갖는 비아 개구(O1) 및 이에 따라 소스/드레인 비아(150)를 허용하도록 에칭 프로세스(ET1)의 에칭 조건을 미세 조정할 수 있다.
도 17 내지 도 18b는 본 개시의 일부 다른 실시예에 따른 집적 회로 구조체를 제조하기 위한 다양한 단계의 예시적인 단면도를 예시한다. 도 17 내지 도 18b 의해 도시된 프로세스 이전, 그 프로세스 도중, 및 그 프로세스 이후 추가적인 동작이 제공될 수 있고, 방법의 추가적인 실시예를 위해서, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있는 것으로 이해된다. 동작들/프로세스들의 순서는 상호 교환 가능할 수 있다. 도 1 내지 도 18b를 참고로 설명되는 것과 동일하거나 유사한 구성, 재료, 프로세스 및/또는 동작이 이하의 실시예에서 이용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 8에 도시된 바와 같은 구조체가 형성된 후, 에칭백 프로세스를 수행하여 대체 게이트 구조체(130) 및 게이트 스페이서(116)를 에칭백함으로써, 에칭백된 게이트 구조체(130) 및 에칭백된 게이트(116) 위에 리세스(R1')를 형성한다. 일부 실시예에서, 대체 게이트 구조체(130)의 재료는 게이트 스페이서(116)와 상이한 식각 선택성을 갖기 때문에, 제1의 선택적 에칭 프로세스를 사용하여 대체 게이트 구조체(130)를 에칭백함으로써 대체 게이트 구조체(130)를 낮출 수 있다. 이어서, 제2의 선택적 에칭 프로세스를 수행하여 게이트 스페이서(116)를 낮춘다. 그 결과, 대체 게이트 구조체(130)의 상부 표면은 게이트 스페이서(116)의 상부 표면보다 낮은 높이에 있을 수 있다. 예를 들어, 도 17에 예시된 바와 같이 도시된 실시예에서는, 대체 게이트 구조체(130)는 상부 표면이 게이트 스페이서(116)의 상부 표면보다 낮다. 그러나, 일부 다른 실시예에서, 대체 게이트 구조체(130)의 상부 표면은 게이트 스페이서(116)의 상부 표면과 동일하거나 그 보다 높을 수 있다.
일부 실시예에서, CVD 또는 ALD와 같은 적절한 프로세스에 의해 대체 게이트 구조체(130) 위에 금속 캡(138)이 각각 형성된다. 일부 실시예에서, 금속 캡(138)은 상향식 접근법을 사용하여 대체 게이트 구조체(130) 상에 형성된다. 예를 들어, 금속 캡(138)은 일함수 금속 층(134) 및 충전 금속(136)과 같은 금속 표면상에서 선택적으로 성장되고, 이에 따라 게이트 스페이서(116)의 측벽은 금속 캡(138)의 성장으로부터 실질적으로 자유롭다. 비제한적인 예로서, 금속 캡(138)은 5 원자% 미만의 불소 오염물의 양 및 3 원자% 초과의 염소 오염물의 양을 갖는 실질적으로 불소없는 텅스텐(FFW) 필름일 수 있다. FFW 필름 또는 FFW 함유 필름은, 한정하는 것은 아니지만, 텅스텐 펜타클로라이드(WCl5), 텅스텐 헥사클로라이드(WCl6)와 같은 1종 이상의 비불소 기반 텅스텐 전구체를 사용하여 ALD 또는 CVD에 의해 형성될 수 있다. 일부 실시예에서, 금속 캡(138) 부분은 게이트 유전층(132) 위로 오버플로우되어 게이트 유전층(132)의 노출된 표면도 덮을 수 있다. 금속 캡(138)은 상향식 방식으로 형성되기 때문에, 예를 들어, 컨포멀 성장으로 인한 원치 않는 금속 재료를 제거하는 데 사용되는 반복된 에칭백 프로세스를 감소시킴으로써 그 금속 캡(138)의 형성이 단순화될 수 있다.
이어서, 도 17의 구조체는 도 10 내지 도 16a에 도시된 프로세스를 거쳐, 도 18A에 도시된 바와 같은 소스/드레인 비아(150)의 형성을 완료한다. 도 18a에 도시된 바와 같은 일부 실시예에서, 소스/드레인 비아(150)는 에칭 프로세스(ET1)의 이방성 에칭의 특성으로 인해 테이퍼진 측벽 프로파일을 갖는다. 그러나, 일부 다른 실시예에서는, 도 18b에 도시된 바와 같이, 수직 측벽 프로파일을 갖는 비아 개구(O1) 및 이에 따라 소스/드레인 비아(150)를 허용하도록 에칭 프로세스(ET1)의 에칭 조건을 미세 조정할 수 있다.
ESL(146)의 형성은 도 13에 도시된 프로세스로 한정되지 않는다. 일부 다른 실시예에서, ESL(146)은 차단 층의 도움으로 형성된다. 도 19 내지 도 21은 본 개시의 일부 다른 실시예에 따른 집적 회로 구조체(100)를 제조하기 위한 다양한 단계의 예시적인 단면도를 예시한다. 도 12에 도시된 바와 같은 구조체가 형성된 후, 차단 층(152)을 금속(예컨대, 이 경우 소스/드레인 콘택트(144)) 위에 각각 형성한다. 일부 실시예에서, 차단 층(152)은 중합체, 벤조트리아졸(BTA), 또는 자체 조립 단층(SAM)이다.
일부 실시예에서, 차단 층(152)은 BTA로 구성된다. 도 12의 구조체는 퇴적 챔버 내에 배치될 수 있고, (기화된 또는 액체) BTA 및 반응 가스가 퇴적 챔버로 도입된다. 재료 특성으로 인해, BTA 분자는 유전체 재료의 표면(예컨대, SAC 캡(142) 및 게이트 스페이서(116))에 부착되지 않는 경향이 있고 금속 표면(예컨대, 이 경우 소스/드레인 콘택트(144))에 부착하는 경향이 있다. 따라서, 차단 층(152)은 소스/드레인 콘택트(144) 위에 각각 형성된다.
일부 다른 실시예에서, 차단 층(152)은 SAM으로 구성된다. SAM에는 실란형 억제제 또는 티올형 억제제가 포함된다. 일부 실시예에서, 실란형 억제제는 옥타데실트리클로로실란(CH3(CH2)17SiCl3), 트리클로로(1H, 1H, 2H, 2H-퍼플루오로옥틸)실란(CF3(CF2)5(CH2)2SiCl3), 디메틸디클로로실란((CH3)2SiCl2)/(디메틸아미노)트리메틸 실란((CH3)2NSi(CH3)3), 1-(트리메틸시릴)피롤리딘((CH3)3Si-NC4H8), 헥사메틸디실라잔([(CH3)3Si]2NH), 또는 비스(디메틸아미노)디메틸실란([(CH3)2N]2Si(CH3)2)일 수 있다. 일부 다른 실시예에서, 티올형 억제제는 알칸티올, 프로판티올, 부탄티올, 헥산티올, 헵탄티올, 옥타데칸티올, 노 난티올 또는 도데칸티올이다. 일부 실시예에서, 티올형 억제제는 금속 층 상에 선택적으로 형성되고, 유전체 층 상에 형성되지 않는다.
차단 층(152)이 자체 조립 단층(SAM)인 일부 실시예에서, 차단 층(152)의 분자는 각각 임의의 중간 부분(분자 사슬)의 양쪽에 위치하는 제1 돌출 단부(예컨대, 헤드기) 및 제2 돌출 단부(예컨대, 말단기)를 갖는다. 제1 돌출 단부는 하이드록실기 종단 표면(즉, 실리콘 산화물 표면 등의 -OH 종단 표면)에 선택적으로 부착되는 기를 포함하지만 NH4F에 의한 자연 산화물 제거 후 수소 종단 표면(예컨대, -H 종단을 갖는 실리콘 질화물 표면)에는 부착되지 않는다. 제2 돌출 단부는 금속 산화물 퇴적 억제제 기를 포함한다. 상기 임의의 중간 부분은 알킬 사슬을 포함할 수 있다. 이들 사슬 사이의 반데르발스 상호 작용으로 인해 자체 조립 단층이 정렬된다. 차단 층(152)이 알칸티올(X-(CH2)n-SH)을 포함하는 일부 실시예에서, 헤드기가 금속 재료의 표면에 결합될 수 있다. 따라서, 차단 층(152)은 유전체 층이 아닌 금속 층 상에서 선택적으로 형성(성장)될 수 있다.
도 20을 참조하면, 퇴적 프로세스(예컨대, ALD 프로세스)를 사용하여 유전체 재료(예컨대, SAC 캡(142) 및 게이트 스페이서(116)) 위에 ESL(146)를 형성한다. 재료 특성으로 인해, ALD 프로세스의 전구체는 차단 층(152)의 표면에 부착되지 않는 경향이 있다. 따라서, ALD 프로세스 중에는, ESL(146)가 SAC 캡(142) 및 게이트 스페이서(116) 위에 형성되지만 차단 층(152)의 상부 표면은 덮이지 않은 채로 남긴다.
도 21을 참조하면, 차단 층(152)(도 20 참조)을 제거하여 소스/드레인 콘택트(144)의 상부 표면을 노출시킨다. 차단 층(152)이 베이킹에 의해 제거되는 일부 실시예에서, 베이킹 온도는 차단 층(152)의 C-H 결합을 분해하기 위해 약 1 °C 내지 약 60 °C의 범위에 있을 수 있다. 그 후, 차단 층(152)의 분해된 부분을 H3PO4, HCl 등의 희석된 산 용액, 또는 다른 적절한 용액으로 세척할 수 있다. 차단 층(152)이 에칭에 의해 제거되는 일부 다른 실시예에서, 에칭제는 CF3, C4F6, CHF3, CH2F2, CH3F, NF3 또는 다른 적절한 재료를 포함할 수 있다. 이어서, 도 21의 구조체는 도 14 내지 도 16a(또는 도 14 내지 도 15b 및 도 16b)에 도시된 프로세스를 거쳐서 소스/드레인 비아(150)의 형성을 완료한다.
도 22 내지 도 25는 본 개시의 일부 다른 실시예에 따른 집적 회로 구조체(100)를 제조하기 위한 다양한 단계의 예시적인 단면도를 예시한다. 도 22 내지 도 25에 의해 도시된 프로세스 이전, 그 도중, 및 그 이후에 추가적인 동작이 제공될 수 있고, 방법의 추가적인 실시예에 대해, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환 가능할 수 있다. 도 1 내지 도 16b을 참고로 설명된 것과 동일하거나 유사한 구성, 재료, 프로세스 및/또는 동작이 이하의 실시예에서 이용될 수 있으며, 상세한 설명은 생략될 수 있다.
도 14에 도시 된 바와 같은 구조체가 형성된 후, ILD 층(148)을 패터닝하여 하방으로 ILD 층(148), ESL(146) 및 유전체 캡(142)을 관통하여 대체 게이트 구조체(130)까지 연장되는 게이트 콘택 개구(O2)를 형성한다. 결과적인 구조체가 도 22에 예시되어 있다. ILD 층(148)은 적절한 포토리소그래피 및 에칭 기술을 사용하여 패터닝할 수 있다.
다음으로, 도 23에 예시된 바와 같이, 패터닝된 마스크 층(M4)을 기판(12) 위에 형성하여 게이트 콘택트 개구(O2)를 채운다. 패터닝된 마스크 층(M4)은 소스/드레인 콘택트(144) 위에 수직으로 개구(O3)를 갖는다. 일부 실시예에서, 패터닝된 마스크 층(M4)은 적합한 포토리소그래피 프로세스에 의해 형성된 포토레지스트 마스크일 수 있다. 예를 들어, 포토리소그래피 프로세스는, 도 22에 예시된 바와 같이 구조체 위에 포토레지스트 층을 스핀 온 코팅하는 것, 노광후 베이킹 프로세스를 수행하는 것, 및 포토레지스트 층을 현상하여 패터닝된 마스크(M4)를 형성하는 것을 포함할 수 있다. 일부 실시예에서, 레지스트를 패터닝하여 패터닝된 마스크 요소를 형성하는 것은 전자 빔(e-빔) 리소그래피 프로세스 또는 극자외선(EUV) 리소그래피 프로세스를 사용하여 수행될 수 있다.
도 24를 참조하면, 패터닝된 마스크 층(M4)이 제 위치에 있는 상태에서, 비아 에칭 프로세스(ET2)를 수행하여 ILD 층(148)을 관통하여 연장되는 비아 개구(O4)를 형성한다. 비아 에칭 프로세스(ET2)의 에칭 지속 시간을 제어하여 ILD 층(148)을 뚫는다. 에칭 프로세스(ET2)의 결과로, 소스/드레인 콘택트(144)는 비아 개구(O4)의 바닥에서 노출된다. 비아 에칭 프로세스(ET2)에 대한 프로세스 세부 사항은 비아 에칭 프로세스(ET1)과 관련하여 이전에 논의되었으므로, 간결함을 위해 여기에서 반복하지 않는다.
도 25를 참조하면, 패터닝된 마스크 층 M4(도 24 참조)는 애싱 및/또는 습식 스트리핑에 의해 게이트 콘택트 개구(O2)로부터 제거되고, 이어서 접합 콘택트(또는 접합 비아)(154)를 형성하여 비아 개구(O4) 및 게이트 콘택트 개구(O2)를 채우고, 게이트 콘택트(156)를 형성하여 다른 콘택트 개구(O2)를 채운다. 결과적인 구조체가 도 25에 예시되어 있다. 접합 콘택트(154) 및 게이트 콘택트(156)에 관한 재료 및 제조 프로세스의 세부 사항은 소스/드레인 비아(150)에 관한 것과 유사하므로, 간결함을 위해 여기에서 반복하지 않는다.
도 25에서, ILD 층(148)은 ESL(146)의 상부 표면(1461)보다 낮은 바닥 표면(1461)을 갖는다. 또한, ESL(146)의 상부 표면(1461)은 소스/드레인 콘택트(144)의 상부 표면보다 높다. ILD 층(148)은 ESL(146)의 측벽(1462)과 추가로 접촉한다. 또한, ILD 층(148)은 소스/드레인 콘택트(144)의 일부와 접촉한다.
접합 콘택트(154)는 비아 개구(O2 및 O4)의 기하학적 형태를 이어받는다. 달리 말하면, 접합 콘택트의 측벽은 ILD 층(148)을 관통하여 선형으로 연장되고 ILD(148)와 ESL(146) 사이의 계면에 형성된 단차(또는 노치 코너)를 갖는다. 예를 들어, ILD 층(148)은 에칭 정지 층(146)의 상부면(1461)과 접촉하는 상부단 및 소스/드레인 콘택트(144)의 상부 표면(즉, 표면(1481))과 접촉하는 하부단을 갖는 단차형 바닥 표면을 갖는다. 보다 구체적으로, 접합 콘택트(154)는 ILD 층(148)과 제1 선형 계면(1541)을, 그리고 ESL(146)과 제2 선형 계면(1542)을 형성한다. 제1 선형 계면(1541) 및 제2 선형 계면(1542)은 동일 접하지 않으며, 제1 선형 계면(1541) 및 제2 선형 계면(1542)은 서로 오정렬된다. 일부 실시예에서, 제1 선형 계면(1541)은 제2 선형 계면(1542)보다 더 경사진다. 또한, 제2 선형 계면(1542)은 접합 콘택트(154)에 연결되는 소스/드레인 콘택트(144)의 측벽(1441)과 실질적으로 정렬된다. 또한, 접합 콘택트(154)는 소스/드레인 콘택트(144) 위에서 보다 게이트 구조체(130) 위에서 더 두꺼운 두께를 갖는다.
도 26 내지 도 43b는 본 개시의 일부 실시예에 따른 집적 회로 구조체의 형성에 있어서의 중간 단계의 사시도 및 단면도를 예시한다. 형성된 트랜지스터는 일부 예시적인 실시예에 따라 p형 트랜지스터(예컨대, p형 GAA FET) 및 n형 트랜지스터(예컨대, n형 FAA FET)를 포함할 수 있다. 다양한 도면 및 예시적인 실시예에 걸쳐, 유사한 요소를 표기하기 위해 유사한 참조 번호가 사용된다. 도 26 내지 도 43b에 의해 도시된 프로세스 이전, 그 프로세스 도중, 및 그 프로세스 이후 추가적인 동작이 제공될 수 있고, 방법의 추가적인 실시예를 위해서, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있는 것으로 이해된다. 동작들의 순서와 프로세스들의 순서는 서로 바뀔 수도 있다.
도 26, 도 27, 도 28, 도 30a, 도 31a, 및 도 32a는 제조 중의 중간 단계에서의 집적 회로 구조체(200)의 일부 실시예의 사시도이다. 도 29b, 도 30b, 도 31b, 도 33 내지 도 35b, 도 36a, 및 도 37 내지 도 43b는, 채널의 길이 방향을 따라 있고 기판의 상부 표면에 수직인, 제1 절단면(예컨대, 도 29a에서의 절단면(X-X))을 따른 제조 중의 중간 단계에서의 집적 회로 구조체(200)의 일부 실시예의 단면도이다. 도 36b는, 게이트 영역에 있고 채널의 길이 방향에 수직인, 제2 절단면(예컨대, 도 29a에서의 절단면(Y-Y))을 따른 제조 중의 중간 단계에서의 집적 회로 구조체(200)의 일부 실시예의 단면도이다.
도 26를 참고하면, 기판(210) 위에 에피택셜 층(220)이 형성된다. 일부 실시예에서, 기판(210)은 실리콘(Si)을 포함할 수 있다. 대안적으로, 기판(210)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V족 재료(예컨대, GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb 및/또는 GaInAsP; 또는 이들의 조합) 또는 다른 적절한 반도체 재료를 포함할 수 있다. 일부 실시예에서, 기판(210)은 매립 유전체 층과 같은 SOI(semiconductor-on-insulator) 구조체를 포함할 수 있다. 또한 대안적으로, 기판(210)은, SIMOX(separation by implantation of oxygen) 기술, 웨이퍼 본딩, SEG, 또는 다른 적절한 방법으로 지칭되는 방법에 의해 형성된 것과 같은, 매립 산화물(BOX) 층과 같은 매립 유전체 층을 포함할 수 있다.
에피택셜 스택(220)은 제2 조성의 에피택셜 층(224)이 개재되어 있는 제1 조성의 에피택셜 층(222)을 포함한다. 제1 조성과 제2 조성은 상이할 수 있다. 일부 실시예에서, 에피택셜 층(222)은 SiGe이고, 에피택셜 층(224)은 실리콘(Si)이다. 그러나, 상이한 산화 속도 및/또는 에칭 선택성을 갖는 제1 조성 및 제2 조성을 제공하는 것을 포함하는 다른 실시예가 가능하다. 일부 실시예에서, 에피택셜 층(222)이 SiGe를 포함하고 에피택셜 층(224)이 Si를 포함하는 경우, 에피택셜 층(224)의 Si 산화 속도는 에피택셜 층(222)의 SiGe 산화 속도보다 낮다.
에피택셜 층(224) 또는 그것의 일부는 다중 게이트 트랜지스터의 나노시트 채널(들)을 형성할 수 있다. 나노시트라는 용어는 본 명세서에서 나노스케일 또는 심지어 마이크로스케일 치수를 갖고, 이 부분의 단면 형상에 관계없이, 세장형 형상을 갖는 임의의 재료 부분을 가리키는 데 사용된다. 따라서, 이 용어는 원형 및 실질적으로 원형 단면의 세장형 재료 부분과, 예를 들어, 원통형 형상 또는 실질적으로 직사각형 단면을 포함한 빔 또는 막대형 재료 부분 둘 모두를 가리킨다. 디바이스의 채널 또는 채널들을 형성하기 위해서 에피택셜 층(224)을 사용하는 것은 아래에서 더 논의된다.
에피택셜 층(222)의 3개의 층과 에피택셜 층(224)의 3개의 층이 도 26에 예시된 바와 같이 번갈아 배열되는데, 이는 단지 예시를 위한 것이며 청구범위에 구체적으로 언급된 것을 넘어서 제한하는 것으로 의도되지 않음에 유의한다. 임의의 수의 에피택셜 층이 에피택셜 스택(220)에 형성될 수 있고, 그 층의 수는 트랜지스터에 대해서 원하는 채널 영역의 수에 의존한다는 것을 알 수 있다. 일부 실시예에서, 에피택셜 층(224)의 수는 2 내지 10이다.
아래에서 더 상세히 설명되는 바와 같이, 에피택셜 층(224)은 후속 형성되는 다중 게이트 디바이스에 대한 채널 영역(들)으로 작용할 수 있고 두께는 디바이스 성능에 대한 고려 사항을 기초로 하여 선택된다. 채널 영역(들)에서의 에피택셜 층(222)은 궁극적으로 제거될 수 있고, 후속 형성되는 다중 게이트 디바이스에 대한 인접 채널 영역(들) 사이의 수직 거리를 형성하는 역할을 할 수 있으며, 그 두께는 디바이스 성능에 대한 고려 사항을 기초로 하여 선택된다. 따라서, 에피택셜 층(222)은 희생 층이라고도 지칭될 수 있고, 에피택셜 층(224)은 채널 층이라고도 지칭될 수 있다.
예로서, 스택(220)의 층의 에피택셜 성장은 분자 빔 에피택시(MBE) 프로세스, MOCVD(metalorganic chemical vapor deposition) 프로세스, 및/또는 다른 적합한 에피택셜 성장 프로세스에 의해 수행될 수 있다. 일부 실시예에서, 에피택셜 층(224)과 같은 에피택셜적으로 성장된 층은 기판(210)과 동일한 재료를 포함한다. 일부 실시예에서, 에피택셜적으로 성장된 층(222 및 224)은 기판(210)과 상이한 재료를 포함한다. 위에서 언급된 바와 같이, 적어도 일부 예에서, 에피택셜 층(222)은 에피택셜적으로 성장된 실리콘 게르마늄(SiGe) 층을 포함하고, 에피택셜 층(224)은 에피택셜적으로 성장된 실리콘(Si) 층을 포함한다. 대안적으로, 일부 실시예에서, 에피택셜 층(222 및 224) 중 어느 하나는 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체, 또는 이들의 조합과 같은 다른 재료를 포함할 수 있다. 논의된 바와 같이, 에피택셜 층(222 및 224)의 재료는 상이한 산화 및/또는 에칭 선택성의 특성을 제공하는 것을 기초로 하여 선택될 수 있다. 일부 실시예에서, 예를 들어, 에피택셜 성장 프로세스 중에 의도적인 도핑이 수행되지 않는 경우, 에피택셜 층(222 및 224)은 실질적으로 도펀트가 없다(즉, 약 0 cm-3　내지 약 1Х1018　cm-3의 외인성 도펀트 농도를 가짐).
도 27을 참고하면, 기판(210)으로부터 연장하는 복수의 반도체체 핀(230)이 형성된다. 다양한 실시예에 있어서, 핀(230) 각각은 기판(210)으로부터 형성된 기판 부분(212) 및 에피택셜 층(222 및 224)을 포함하는 에피택셜 스택의 각각의 에피택셜 층 부분을 포함한다. 핀(230)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 적합한 프로세스를 사용하여 제조할 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스와 자체 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 달리 획득 가능한 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 포토리소그래피 프로세스를 사용하여 희생 층을 기판 위에 형성하고 패터닝한다. 자체 정렬 프로세스를 사용하여, 패터닝된 희생 층과 나란히 스페이서가 형성된다. 이어서 희생 층이 제거되고, 남아 있는 스페이서 또는 맨드릴은 그 후 초기 에피택셜 스택(220)을 에칭함에 의해 핀(230)을 패터닝하는 데 사용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE) 및/또는 다른 적합한 프로세스를 포함할 수 있다.
도 26 및 도 27에 예시된 바와 같은 예시된 실시예에서, 핀(230)을 패터닝하기 전에 에피택셜 스택(220) 위에 하드 마스크(HM) 층(910)이 형성된다. 일부 실시예에서, HM 층은 산화물 층(912)(예컨대, SiO2를 포함할 수 있는 패드 산화물 층) 및 그 산화물 층 위에 형성된 질화물 층(914)(예를 들면, Si3N3를 포함할 수 있는 패드 질화물 층)을 포함한다. 산화물 층(912)은 에피택셜 스택(220)과 질화물 층(914) 사이의 접착 층으로서 작용할 수 있고, 질화물 층(914)을 에칭하는 것에 대한 에칭 정지 층으로서 작용할 수 있다. 일부 예에서, HM 산화물 층(912)은 열적으로 성장된 산화물, 화학적 기상 증착(CVD)으로 퇴적된 산화물 및/또는 원자 층 증착(ALD)으로 퇴적된 산화물을 포함한다. 일부 실시예에서, HM 질화물 층(914)은 CVD 및/또는 다른 적합한 기술에 의해 HM 산화물 층(912) 상에 퇴적된다.
핀(230)은 포토리소그래피 및 에칭 프로세스를 포함한 적합한 프로세스를 사용하여 후속하여 제조될 수 있다. 포토리소그래피 프로세스는 HM 층(910) 위에 포토레지스트 층(도시되지 않음)을 형성하는 것, 패턴에 따라 포토레지스트를 노광시키는 것, 노광후 베이킹(post-exposure bake) 프로세스를 수행하는 것, 및 레지스트를 현상하여 레지스트를 포함한 패터닝된 마스크를 형성하는 것을 포함할 수 있다. 일부 실시예에서, 레지스트를 패터닝하여 패터닝된 마스크 요소를 형성하는 것은 전자 빔(e-빔) 리소그래피 프로세스 또는, 예를 들어, 약 1 내지 200 nm의 파장을 갖는 극자외선(EUV) 영역의 광을 사용하는 EUV 리소그래피 프로세스를 사용하여 수행될 수 있다. 이어서 패터닝된 마스크는 기판(210)의 영역과 그 위에 형성된 층을 보호하는 데 사용될 수 있는 반면, 에칭 프로세스는 비보호 영역에서 HM 층(910)을 관통하여, 에피택셜 스택(220)을 관통하여 그리고 기판(210) 내로 트렌치(202)를 형성하며, 이에 의해 복수의 연장되는 핀(230)을 남긴다. 트렌치(202)는 건식 에칭(예컨대, 반응성 이온 에칭), 습식 에칭 및/또는 이들의 조합을 사용하여 에칭될 수 있다. 예를 들어, (예컨대, 마스크 또는 격리 영역에 의해) 핀 영역을 형성하는 것 및 핀(230)의 형태로 에피택셜 스택(220)을 에피택셜적으로 성장시키는 것을 포함한, 기판 상에 핀을 형성하는 방법의 수 많은 다른 실시예도 또한 사용될 수 있다.
다음, 도 28에 도시된 바와 같이, 격리 영역(240)이 핀(230) 사이에 형성된다. 격리 영역(240)에 대한 재료 및 프로세스의 세부 사항은 이전에 논의된 격리 영역(14)의 것과 유사하므로, 간결함을 위해 반복하지 않는다.
도 29a 및 도 29b를 참조한다. 더미 게이트 구조체(250)는 기판(210) 위에 형성되고 핀(230) 위에 적어도 부분적으로 배치된다. 더미 게이트 구조체(250) 아래에 있는 핀(230) 부분은 채널 영역이라 지칭될 수 있다. 더미 게이트 구조체(250)는 또한 핀(230)의 소스/드레인(S/D) 영역, 예를 들어, 채널 영역의 대향 측면에서 이들 측면에 인접해 있는 핀(230)의 영역을 형성할 수 있다.
더미 게이트 형성 동작은 먼저 핀(230) 위에 더미 게이트 유전층(252)을 형성한다. 이어서, 더미 게이트 유전체 층(252) 위에 복수의 층(256, 258)(예컨대, 산화물 층(256) 및 질화물 층(258))을 포함할 수 있는 하드 마스크 및 더미 게이트 전극층(254)가 형성된다. 그 다음, 하드 마스크가 패터닝된 후, 패터닝된 하드 마스크를 에칭 마스크로 사용하여 더미 게이트 전극 층(252)을 패터닝한다. 일부 실시예에서, 더미 게이트 전극 층(254)을 패터닝한 후에, 더미 게이트 유전체 층(252)을 핀(230)의 S/D 영역으로부터 제거한다. 에칭 프로세스는 습식 에칭, 건식 에칭 및/또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 핀(230), 더미 게이트 전극 층(254), 산화물 마스크 층(256) 및 질화물 맣스크 층(258)을 실질적으로 에칭하지 않으면서 더미 게이트 유전체 층(252)을 선택적으로 에칭하도록 선택된다. 더미 게이트 유전체 층 및 더미 게이트 전극 층의 재료는 앞서 논의된 더미 게이트 유전체 층(108) 및 더미 게이트 전극 층(110)의 재료와 유사하므로, 간결함을 위해 반복하지 않는다.
더미 게이트 구조체(250)의 형성이 완료된 후, 더미 게이트 구조체(250)의 측벽에 게이트 스페이서(260)를 형성한다. 예를 들어, 스페이서 재료 층을 기판(210) 상에 퇴적한다. 스페이서 재료 층은 게이트 측벽 스페이서를 형성하기 위해 후속하여 에칭백되는 컨포멀 층일 수 있다. 예시된 실시예에서, 스페이서 재료 층(260)은 더미 게이트 구조체(250)의 상부 및 측벽 상에 컨포멀하게 배치된다. 스페이서 재료 층(260)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, SiCN 필름, 실리콘 산탄화물, SiOCN 필름 및/또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 일부 실시예에서, 스페이서 재료 층(260)은 제1 스페이서 층(262) 및 제1 스페이서 층(262) 위에 형성된 제2 스페이서 층(264)(도 29b에 예시됨)과 같은 다수의 층을 포함한다. 예로서, 스페이서 재료 층(260)은 적절한 퇴적 프로세스를 사용하여 게이트 구조체(250) 위에 유전체 재료를 퇴적함으로써 형성될 수 있다. 이어서(예컨대, 핀(230)의 소스/드레인 영역에서) 더미 게이트 구조체(250)에 의해 덮이지 않은 핀(230)의 부분을 노출시키기 위해, 퇴적된 스페이서 재료 층(260)에 대해 이방성 에칭 프로세스를 수행한다. 이러한 이방성 에칭 프로세스에 의해 더미 게이트 구조체(250) 바로 위의 스페이서 재료 층 부분이 완전히 제거될 수 있다. 더미 게이트 구조체(250)의 측벽 상의 스페이서 재료 층 부분이 남아서, 간략함을 위해 게이트 스페이서(260)로서 표기되는 게이트 측벽 스페이서를 형성할 수 있다. 게이트 스페이서(260)가 도 29b의 단면도에서는 다층 구조체가지만, 간략함을 위해 도 29a의 사시도에서 단일 층 구조체로 예시되어 있음에 유의한다.
다음, 도 30a 및 도 30b에 예시된 바와 같이, 단계(S106)의 일부 실시예에서, 게이트 스페이서(260)를 넘어 측방으로 (예컨대, 핀(230)의 소스/드레인 영역에서) 연장되는 반도체 핀(230)의 노출된 부분이, 예를 들어, 더미 게이트 구조체(250) 및 게이트 스페이서(260)를 에칭 마스크로서 사용하는 이방성 에칭 프로세스를 사용하여 에칭되어, 대응하는 더미 게이트 구조체(250) 사이에 반도체 핀(230) 내로의 리세스(R2)를 형성한다. 이방성 에칭 이후에, 에피택셜 층(222) 및 채널 층(224)의 단부 표면은 이방성 에칭으로 인해 게이트 스페이서(260)의 각자의 최외측 측벽과 정렬된다. 일부 실시예에서, 이방성 에칭은 플라즈마 소스 및 반응 가스를 사용한 건식 화학적 에칭에 의해 수행될 수 있다. 플라즈마 소스는 유도 결합 플라즈마(inductively coupled plasma, ICR) 소스, 변압기 결합 플라즈마(transformer coupled plasma, TCP) 소스, 전자 사이클로트론 공명(electron cyclotron resonance, ECR) 소스 등일 수 있고, 반응 가스는, 예를 들어, 플루오르계 가스(예컨대, SF6, CH2F2, CH3F, CHF3 등), 염화물계 가스(예컨대, Cl2), 브롬화수소 가스(HBr), 산소 가스(O2) 등, 또는 이들의 조합일 수 있다.
도 31a 및 도 31b를 참조하면, 에피택셜 층(222)이 적합한 에칭 기술을 사용하여 측방으로 또는 수평으로 리세싱되어, 각각이 대응하는 채널 층(224) 사이에 수직으로 있는 측방 리세스(R3)를 형성한다. 이 동작은 선택적 에칭 프로세스를 사용하여 수행할 수 있다. 비제한적인 예로서, 에피택셜 층(222)은 SiGe이고 채널 층(224)은 실리콘이어서, 애피택셜 층(222)의 선택적 에칭을 가능하게 한다. 일부 실시예에서, 선택적 습식 에칭은 Si를 에칭하는 것보다 빠른 에칭 속도로 SiGe를 에칭하는 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 일부 실시예에서, 선택적 에칭은 SiGeOx 제거로 이어지는 SiGe 산화를 포함한다. 예를 들어, 그 산화는 O3　세정에 의해 제공될 수 있고, 이어서 Si를 에칭하는 것보다 빠른 에칭 속도로 SiGeOx를 선택적으로 에칭하는 NH4OH와 같은 에칭제에 의해 SiGeO를 제거할 수 있다. 더욱이, Si의 산화 속도가 SiGe의 산화 속도보다 훨씬 더 낮기(때때로 30배 더 낮기) 때문에, 채널 층(224)은 애피택셜 층(222)을 측방으로 리세싱하는 프로세스에 의해 실질적으로 에칭되지 않는다. 그 결과, 채널 층(224)은 에피택셜 층(222)의 대향 단부 표면을 지나 측방으로 연장된다.
도 32a 및 도 32b에 있어서, 내부 스페이서 재료 층(270)이 형성되어, 도 32a 및 도 32b를 참조하여 위에서 논의된 에피택셜 층(222)의 측방 에칭에 의해 남겨진 리세스(R3)를 채운다. 내부 스페이서 재료 층(270)은 SiO2, SiN, SiCN, 또는 SiOCN과 같은 로우-k 유전체 재료일 수 있고, ALD와 같은 적합한 퇴적 방법에 의해 형성될 수 있다. 내부 스페이서 재료 층(270)의 퇴적 이후에, 에피택셜 층(222)의 측방 에칭에 의해 남겨진 리세스(R3)를 채우는 퇴적된 내부 스페이서 재료(270) 부분만이 남겨지도록, 퇴적된 내부 스페이서 재료(270)를 트리밍하기 위해 이방성 에칭 프로세스를 수행할 수 있다. 트리밍 프로세스 후에, 퇴적된 내부 스페이서 재료의 남아 있는 부분은 간략함을 위해 내부 스페이서(270)로 표기된다. 내부 스페이서(270)는 후속 처리에서 형성되는 소스/드레인 영역으로부터 금속 게이트를 격리시키는 역할을 한다. 도 32a 및 도 32b의 예에서, 내부 스페이서(270)의 측벽은 채널 층(224)의 측벽과 정렬된다.
도 33에서, 소스/드레인 에피택셜 구조체(280)는 반도체 핀(230)의 소스/드레인 영역(S/D) 위에 형성된다. 소스/드레인 에피택셜 구조체(280)는 핀(230) 상에 에피택셜 재료를 제공하는 에피택셜 성장 프로세스를 수행함으로써 형성될 수 있다. 에피택셜 성장 프로세스 중에, 더미 게이트 구조체(250), 게이트 측벽 스페이서(60) 및 내부 스페이서(270)는 소스/드레인 에피 택셜 구조체(280)를 소스/드레인 영역(S/D)으로 제한한다. GAA FET의 소스/드레인 에피택시 구조체(280)에 대한 재료 및 프로세스의 세부 사항은 이전에 논의된 FinFET의 소스/드레인 에피택시 구조체(122)의 것과 유사하므로 간결함을 위해 반복하지 않는다.
다음, 도 34에서, 층간 유전체(ILD) 층(310)이 기판(210) 위에 형성된다. 일부 실시예에서, ILD 층(310)을 형성하기 전에 콘택트 에칭 정지 층(contact etch stop layer, CESL)이 또한 형성된다. CESL 및 ILD 층(310)에 대한 재료 및 프로세스의 세부 사항은 이전에 논의된 CESL 및 ILD 층(126)의 것과 유사하므로, 간결함을 위해 반복하지 않는다. 일부 예에서, ILD 층(310)을 퇴적한 후에, 평탄화 프로세스를 수행하여 그 ILD 층(310)의 잉여 재료를 제거할 수 있다. 예를 들어, 평탄화 프로세스는 더미 게이트 구조체(250) 위에 놓인 ILD 층(310)(및 CESL 층(존재하는 경우))의 부분을 제거하고 집적 회로 구조체(200)의 상부 표면을 평탄화하는 화학적 기계적 평탄화(CMP) 프로세스를 포함한다. 일부 실시예에서, CMP 프로세스는 또한 하드 마스크 층(256, 258)(도 33에 도시된 바와 같음)을 제거하여 더미 게이트 전극 층(254)을 노출시킨다.
그 후, 더미 게이트 구조체(250)(도 34에 도시된 바와 같음)를 먼저 제거한 후 에피 택셜 층(즉, 희생 층)(222)(도 34에 도시된 바와 같음)을 제거한다. 결과적인 구조체가 도 35에 예시되어 있다. 일부 실시예에 있어서, 다른 재료(예컨대, 게이트 측벽 스페이서(260) 및/또는 전면 ILD 층(310))를 에칭하는 것보다 빠른 에칭 속도로 더미 게이트 구조체(250)의 재료를 더 빠른 에칭 속도로 에칭하는 선택적 에칭 프로세스(예컨대, 선택적 건식 에칭, 선택적 습식 에칭 또는 이들의 조합)를 사용하여 더미 게이트 구조체(250)를 제거하고, 따라서 대응하는 게이트 측벽 스페이서(260) 사이에 게이트 트렌치(GT2)를 형성하고 게이트 트렌치(GT2)의 에피택셜 층(222)을 노출시킨다. 이후, 채널 층(224)을 에칭하는 것보다 빠른 에칭 속도로 에피택셜 층(222)을 에칭하는 다른 선택적 에칭 프로세스를 사용하여 게이트 트렌치(GT2)의 에피택셜 층(222)을 제거하며, 따라서 이웃하는 에피택셜 층(즉, 채널 층)(224) 사이에 개구(O5)를 형성한다. 이러한 방식으로, 채널 층(224)은 소스/드레인 에피택셜 구조체(280) 사이에서 기판(210) 위에 현수되는 나노시트가 된다. 이 동작은 채널 해제(channel release) 프로세스라고도 한다. 이 중간 처리 동작에서, 에피택셜 층(즉, 나노시트)(224) 사이의 개구(119)는 주변 환경 조건(예컨대, 공기, 질소 등)으로 채워질 수 있다. 일부 실시예에서, 에피택셜 층(224)은 그것의 기하학적 형태에 따라 나노와이어, 나노슬래브 및 나노링으로 서로 바꿔서 지칭될 수 있다. 예를 들어, 일부 다른 실시예에서, 에피택셜 층(224)은 에피택셜 층(222)을 완전히 제거하기 위한 선택적 에칭 프로세스로 인해 실질적으로 둥근 형상(즉, 원통형)을 갖도록 트리밍될 수 있다. 그 경우에, 결과적인 에피택셜 층(224)을 나노와이어라 할 수 있다.
일부 실시예에서, 에피택셜 층(222)을 선택적 습식 에칭 프로세스를 사용하여 제거한다. 일부 실시예에서, 에피택셜 층(222)은 SiGe이고, 채널 층(224)은 실리콘이어서, 희생 층(222)의 선택적 제거를 가능하게 한다. 일부 실시예에서, 선택적 습식 에칭은 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 일부 실시예에서, 선택적 제거는 SiGeOx 제거로 이어지는 SiG 산화를 포함한다. 예를 들어, 그 산화는 O3　세정에 의해 제공될 수 있고, 이어서 Si를 에칭하는 것보다 빠른 에칭 속도로 SiGeOx를 선택적으로 에칭하는 NH4OH와 같은 에칭제에 의해 SiGeO를 제거할 수 있다. 더욱이, Si의 산화 속도가 SiGe의 산화 속도보다 훨씬 더 낮기(때때로 30배 더 낮기) 때문에, 채널 층(224)은 채널 해제 프로세스에 의해 실질적으로 에칭되지 않을 수 있다. 채널 해제 동작과 희생 층을 측방으로 리세싱하는 이전 동작(즉, 도 31a 및 도 31b에 도시된 동작) 둘 모두가 Si를 에칭하는 것보다 빠른 에칭 속도로 SiGe를 에칭하는 선택적 에칭 프로세스를 사용하며, 따라서 이들 두 동작은 일부 실시예에서 동일한 에칭제 화학물(etchant chemistry)을 사용할 수 있다. 이 경우에, 희생 SiGe 층을 완전히 제거하기 위해, 채널 해제 동작의 에칭 시간/지속 기간은, 희생 층을 측방으로 리세싱하는 이전 동작의 에칭 시간/지속 기간보다 길다.
도 36a 및 도 36b에 있어서, 게이이트 트렌치(GT12)에 현수된 각각의 에피택셜 층(224)을 포위하도록 대체 게이트 구조체(320)가 각각 게이트 트렌치(GT2)에 형성된다. 게이트 구조체(320)는 GAA FET의 최종 게이트일 수 있다. 최종 게이트 구조체는 하이-k/금속 게이트 스택일 수 있지만, 다른 조성이 가능하다. 일부 실시예에서, 게이트 구조체(320) 각각은 복수의 에피택셜 층(224)에 의해 제공되는 다중 채널과 연관된 게이트를 형성한다. 예를 들어, 하이-k/금속 게이트 구조체(320)가 에피택셜 층(224)의 해제에 의해 제공되는(도 36a에 예시된 바와 같은) 개구(O5) 내에 형성된다. 다양한 실시예에서, 하이-k/금속 게이트 구조체(320)는 에피택셜 층(224) 주위에 형성된 게이트 유전체 층(322), 게이트 유전체 층(322) 주위에 형성된 일함수 금속 층(324), 및 일함수 금속 층(324) 주위에 형성되어 나머지 게이트 트렌치(GT2)를 채우는 충전 금속(326)을 포함한다. 게이트 유전체 층(322)은 계면 층(예를 들면, 실리콘 산화물 층) 및 계면 층 위의 하이-k 게이트 유전체 층을 포함한다. 하이-k 게이트 유전체는, 본 명세서에서 사용되고 설명되는 바와 같이, 높은 유전 상수를 갖는, 예를 들어, 열 실리콘 산화물의 유전 상수(~ 3.9)보다 큰 유전체 재료를 포함한다. 하이-k/금속 게이트 구조체(320) 내에서 사용되는 일함수 금속 층(324) 및/또는 충전 금속 층(326)은 금속, 금속 합금 또는 금속 실리사이드를 포함할 수 있다. 하이-k/금속 게이트 구조체(320)의 형성은 다양한 게이트 재료, 하나 이상의 라이너 층을 형성하기 위한 퇴적, 및 잉여 게이트 재료를 제거하기 위한 하나 이상의 CMP 프로세스를 포함할 수 있다. 하이-k/금속 게이트 구조체(320)의 종방향 축을 따라 취해진 도 36b의 단면도에 예시된 바와 같이, 하이-k/금속 게이트 구조체(320)는 에피택셜 층(224) 각각을 둘러싸고, 따라서 GAA FET의 게이트라고 지칭된다. GAA FET의 게이트 구조체(320)에 대한 재료 및 프로세스의 세부 사항은 이전에 논의된 FinFET의 게이트 구조체(130)의 것과 유사하므로 간결함을 위해 반복하지 않는다.
도 37에 있어서, 에칭백 프로세스를 수행하여 대체 게이트 구조체(320)를 에칭백하여 에칭백 된 게이트 구조체(320)위에 리세스(R1)를 형성한다. 일부 실시예에서, 대체 게이트 구조체(320)의 재료는 게이트 스페이서(260)와 상이한 에칭 선택성을 갖기 때문에, 대체 게이트 구조체(320)의 상부 표면은 게이트 스페이서(260)의 상부 표면보다 낮은 높이에 있을 수 있다.
도 38에 있어서, 금속 캡(330) 위에 유전체 캡(340)이 형성된다. 유전체 캡 (340)에 대한 재료 및 프로세스의 세부 사항은 이전에 논의된 유전체 캡(142)의 것과 유사하므로, 간결함을 위해 반복하지 않는다.
도 39에서, 소스/드레인 콘택트(350)는 ILD 층(310)(및 CESL 층(존재하는 경우))을 관통하여 연장 형성된다. 소스/드레인 콘택트(350)의 형성에는, 한정하지 않는 예로서, 하나 이상의 에칭 프로세스를 수행하여 소스/드레인 에피택시 구조체(280)를 노출시키기 위해 ILD 층(310)을 통해 연장되는 콘택트 개구를 형성하는 것과, 콘택트 개구를 과도하게 채우는 1종 이상의 금속 재료를 퇴적하는 것, 그리고 그 후 CMP 프로세스를 수행하여 콘택트 개구 외부의 과도한 금속 재료를 제거하는 것이 포함된다. 일부 실시예에서, 하나 이상의 에칭 프로세스는 유전체 캡(340) 및 게이트 스페이서(260)를 에칭하는 것보다 더 빠른 에칭 속도로 ILD 층(310)을 에칭하는 선택적 에칭이다. 결과적으로, 그 선택적 에칭은 유전체 캡(340) 및 게이트 스페이서(260)를 에칭 마스크로서 사용하여 수행되며, 이에 따라 콘택트 개구 및 이에 따라 소스/드레인 콘택트(350)가 형성되어 추가적인 포토리소그래피 프로세트를 사용하지 않고 소스/드레인 에피택시 구조체(280)에 자체 정렬된다. 이 경우, 소스/드레인 콘택트(350)를 형성할 수 있게 하는 유전체 캡(340)은 SAC 캡(340)이라 부를 수 있다.
일단 자체 정렬 소스/드레인 콘택트(350)가 형성되면, 도 40에서 에칭 정지 층(ESL)(360)이 유전체 재료(예컨대, SAC 캡(340) 및 게이트 스페이서(260)) 위에 선택적으로 형성된다. ESL(360)에 대한 재료 및 프로세스의 세부 사항은 이전에 논의된 ESL(146)의 것과 유사하므로, 간결함을 위해 반복하지 않는다.
이어서, 도 41에 도시된 바와 같이 다른 ILD 층(370)이 ESL(360) 위에 퇴적된다. 일부 실시예에서, ILD 층(370)은 실리콘 질화물(SiOx)이다. ELS(360)에 대한 재료 및 프로세스의 세부 사항은 이전에 논의된 ILD 층(148)의 것과 유사하므로, 간결함을 위해 반복하지 않는다.
도 42a를 참조하면, 에칭 프로세스(비아 에칭 프로세스라고도 함)(ET3)를 사용하여 ILD 층(370)을 패터닝하여 ILD 층(370)을 관통하여 연장되는 비아 개구(O6)를 형성한다. 비아 에칭 프로세스(ET3)의 에칭 지속 시간을 제어하여 ILD 층(370)을 뚫는다. 에칭 프로세스(ET3)의 결과로, 소스/드레인 콘택트(350)는 비아 개구(O6)의 바닥에서 노출된다. 비아 에칭 프로세스(ET3)에 대한 프로세스 세부 사항은 비아 에칭 프로세스(ET1)과 관련하여 이전에 논의되었으므로, 간결함을 위해 여기에서 반복하지 않는다.
도 42a에 도시된 바와 같은 일부 실시예에서, 비아 개구(O6)는 에칭 프로세스(ET3)의 이방성 에칭의 특성으로 인해 테이퍼진 측벽 프로파일을 갖는다. 그러나, 일부 다른 실시예에서는, 도 42b에 도시된 바와 같이, 수직 측벽 프로파일을 갖는 비아 개구(O6)를 허용하도록 에칭 프로세스(ET3)의 에칭 조건을 미세 조정할 수 있다.
도 43a를 참조하면, 이어서 비아 개구(O6)에 소스/드레인 비아(380)를 형성하여 소스/드레인 콘택트(350)에 대한 물리적 및 전기적 연결부를 형성한다. 소스/드레인 비아(380)에 대한 재료 및 프로세스의 세부 사항은 이전에 논의된 소스/드레인 비아(150)의 것과 유사하므로, 간결함을 위해 반복하지 않는다. 도 43a에 도시된 바와 같은 일부 실시예에서, 소스/드레인 비아(380)는 에칭 프로세스(ET3)의 이방성 에칭의 특성으로 인해 테이퍼진 측벽 프로파일을 갖는다. 그러나, 일부 다른 실시예에서는, 도 43b에 도시된 바와 같이, 수직 측벽 프로파일을 갖는 비아 개구(O6) 및 이에 따라 소스/드레인 비아(380)를 허용하도록 에칭 프로세스(ET3)의 에칭 조건을 미세 조정할 수 있다.
도 44a 및 도 44b는 일부 실시예에 따른 집적 회로 구조체(200)의 단면도이다. 도 44a 및 도 44b에서, 게이트 스페이서 (260)는 또한 도 37에 도시된 프로세스 중에 에칭치백된다. 게이트 스페이서(260)에 대한 프로세스 세부 사항은 비아 게이트 스페이서(116)의 에칭과 관련하여 이전에 논의되었으므로, 간결함을 위해 여기에서 반복하지 않는다. 또한, CVD 또는 ALD와 같은 적절한 프로세스에 의해 대체 게이트 구조체(320) 위에 금속 캡(330)이 각각 형성된다. 비제한적인 예로서, 금속 캡(330)은 5 원자% 미만의 불소 오염물의 양 및 3 원자% 초과의 염소 오염물의 양을 갖는 실질적으로 불소없는 텅스텐(FFW) 필름일 수 있다. FFW 형성에 관한 프로세스 세부 사항은 메탈 캡(138)과 관련하여 이전에 논의되었으므로, 간결함을 위해 반복하지 않는다.
도 45 내지 도 48은 본 개시의 일부 다른 실시예에 따른 집적 회로 구조체(200a)를 제조하기 위한 다양한 단계의 예시적인 단면도를 예시한다. 도 45 내지 도 48에 의해 도시된 프로세스 이전, 그 도중, 및 그 이후에 추가적인 동작이 제공될 수 있고, 방법의 추가적인 실시예에 대해, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 바뀔 수도 있다. 도 26 내지 도 43b을 참고로 설명된 것과 동일하거나 유사한 구성, 재료, 프로세스 및/또는 동작이 이하의 실시예에서 이용될 수 있으며, 상세한 설명은 생략될 수 있다.
도 41에 도시 된 바와 같은 구조체가 형성된 후, ILD 층(370)을 패터닝하여 하방으로 ILD 층(370), ESL(360) 및 유전체 캡(340)을 관통하여 대체 게이트 구조체(320)까지 연장되는 게이트 콘택 개구(O7)를 형성한다. 결과적인 구조체가 도 45에 예시되어 있다. ILD 층(148)은 적절한 포토리소그래피 및 에칭 기술을 사용하여 패터닝할 수 있다.
다음으로, 도 46에 예시된 바와 같이, 패터닝된 마스크 층(M5)을 기판(12) 위에 형성하여 게이트 콘택트 개구(O7)를 채운다. 패터닝된 마스크 층(M5)은 소스/드레인 콘택트(350) 위에 수직으로 개구(O8)를 갖는다.
도 47를 참조하면, 패터닝된 마스크 층(M5)이 제 위치에 있는 상태에서, 비아 에칭 프로세스(ET4)를 수행하여 ILD 층(370)을 관통하여 연장되는 비아 개구(O9)를 형성한다. 비아 에칭 프로세스(ET4)의 에칭 지속 시간을 제어하여 ILD 층(370)을 뚫는다. 에칭 프로세스(ET4)의 결과로, 소스/드레인 콘택트(350)는 비아 개구(O9)의 바닥에서 노출된다. 비아 에칭 프로세스(ET4)에 대한 프로세스 세부 사항은 비아 에칭 프로세스(ET1)과 관련하여 이전에 논의되었으므로, 간결함을 위해 여기에서 반복하지 않는다.
도 48를 참조하면, 패터닝된 마스크 층 M5(도 47 참조)는 애싱 및/또는 습식 스트리핑에 의해 게이트 콘택트 개구(O7)로부터 제거되고, 이어서 접합 콘택트(390)를 형성하여 비아 개구(O9) 및 게이트 콘택트 개구(O7)를 채우고, 게이트 콘택트(395)를 형성하여 다른 콘택트 개구(O7)를 채운다. 결과적인 구조체가 도 48에 예시되어 있다. 접합 콘택트(390) 및 게이트 콘택트(395)에 관한 재료 및 제조 프로세스의 세부 사항은 소스/드레인 비아(150)에 관한 것과 유사하므로, 간결함을 위해 여기에서 반복하지 않는다.
이상의 논의에 기초하여, 본 개시가 장점을 제공함을 알 수 있다. 그렇지만, 다른 실시예가 추가적인 장점을 제공할 수 있고 모든 장점이 본 명세서에서 반드시 개시되는 것은 아니며 모든 실시예에 대해 특별한 장점이 요구되는 것은 아님이 이해된다. 한 가지 장점은 에칭 정지 층으로 인해 누설 전류의 위험 (예컨대, 소스/드레인 비아로부터 게이트 콘택트 및/또는 게이트 구조체로의 누설 전류)을 줄일 수 있다는 것이다. 다른 장점은 에칭 정지 층의 형성을 위한 패터닝 프로세스가 생략될 수 있다는 것이다. 또 다른 장점은 소스/드레인 비아로부터 게이트 콘택트까지의 거리가 멀기 때문에 저항 커패시턴스(RC) 지연이 개선될 수 있다는 것이다.
일부 실시예에 따르면, 방법은 기판 위에 게이트 구조체를 형성하는 단계를 포함한다. 상기 게이트 구조체 위에 유전체 캡이 형성된다. 상기 게이트 구조체 옆 및 기판 위의 소스/드레인 영역 위에 소스/드레인 콘택트가 형성된다. 상기 소스/드레인 콘택트와 중첩하지 않게 에칭 정지 층이 유전체 캡 위에 선택적으로 형성된다. 상기 에칭 정지 층과 상기 소스/드레인 콘택트 위에 층간 유전체가 퇴적된다. 상기 ILD 층을 관통하여 상기 소스/드레인 콘택트까지 연장되도록 소스/드레인 비아가 형성된다.
일부 실시예에 따르면, 디바이스는 소스/드레인 콘택트, 에칭 정지 층, 층간 유전체(ILD) 층, 및 소스/드레인 비아를 포함한다. 상기 소스/드레인 콘택트는 트랜지스터의 소스/드레인 영역 위에 있다. 상기 에칭 정지 층은 트랜지스터의 게이트 구조체 위에 있다. 상기 에칭 정지 층은 상기 소스/드레인 콘택트 위의 단차 거리 및 상기 소스/드레인 콘택트의 측벽과 실질적으로 정렬된 측벽을 가진다. 상기 ILD 층은 상기 에칭 정지 층 위에 있다. 상기 소스/드레인 비아는 상기 ILD 층 및 상기 에칭 정지 층을 관통하여 상기 소스/드레인 콘택트까지 연장된다.
일부 실시예에 따르면, 디바이스는 제1 및 제2 소스/드레인 콘택트, 에칭 정지 층, 층간 유전체(ILD) 층, 및 비아 구조체를 포함한다. 상기 제1 및 제2 소스/드레인 콘택트는 각기 트랜지스터의 제1 및 제2 소스/드레인 영역 위에 있다. 상기 에칭 정지 층은 트랜지스터의 게이트 구조체 위에 있다. 상기 ILD 층은 상기 에칭 정지 층 위에 위치하고, 상기 제1 소스/드레인 콘택트의 상부 표면과 접촉하는 하부단 및 상기 에칭 정지 층의 상부 표면과 접촉하는 상부단을 갖는 단차형 바닥 표면을 가진다. 상기 비아 구조체는 상기 ILD 층 및 상기 에칭 정지 층을 관통하여 상기 게이트 구조체까지 연장된다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇 가지 실시예의 특징의 개요를 서술한 것이다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 개시에 대한 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
<부 기>
1. 방법으로서,
기판 위에 게이트 구조체를 형성하는 단계;
상기 게이트 구조체 위에 유전체 캡을 형성하는 단계;
상기 게이트 구조체 옆 그리고 상기 기판 위의 소스/드레인 영역 위에 소스/드레인 콘택트를 형성하는 단계;
상기 소스/드레인 콘택트와 중첩되지 않게 상기 유전체 캡 위에 에칭 정지 층을 선택적으로 형성하는 단계;
상기 에칭 정지 층 및 상기 소스/드레인 콘택트 위에 층간 유전체(interlayer dielectric; ILD) 층을 퇴적하는 단계; 및
상기 ILD 층을 관통하여 상기 소스/드레인 콘택트까지 연장되는 소스/드레인 비아를 형성하는 단계
를 포함하는 것인 방법.
2. 제1항에 있어서, 상기 에칭 정지 층을 선택적으로 형성하는 단계는 선택적 원자 층 퇴적 프로세스를 사용하여 수행되는 것인 방법.
3. 제1항에 있어서, 상기 에칭 정지 층을 선택적으로 형성하는 단계는,
차단 층(blocking layer)이 상기 유전체 캡을 노출시키도록 상기 소스/드레인 콘택트 위에 상기 차단 층을 형성하는 단계;
상기 유전체 캡 위에 상기 에칭 정지 층을 퇴적하는 단계; 및
상기 에칭 정지 층의 퇴적 후 상기 차단 층을 제거하는 단계
를 포함하는 것인 방법.
4. 제3항에 있어서, 상기 차단 층은 중합체, 벤조트리아졸(BTA), 또는 자체 조립 단층(self-assemble monolayer; SAM)인 것인 방법.
5. 제1항에 있어서, 상기 유전체 캡을 형성하기 전에 상기 게이트 구조체를 에칭백(etching back)하는 단계를 더 포함하는 방법.
6. 제1항에 있어서, 상기 ILD 층을 퇴적하는 단계는, 상기 ILD 층이 상기 에칭 정지 층과 접촉하는 상부단(upper step) 및 상기 소스/드레인 콘택트와 접촉하는 하부단(lower step)을 갖는 단차형(stepped) 바닥 표면을 갖도록 행해지는 것인 방법.
7. 제1항에 있어서, 상기 ILD 층에 상기 소스/드레인 비아를 형성하는 단계는, 상기 ILD 층을 관통하여 연장되는 개구를 형성하여 상기 소스/드레인 콘택트를 노출시키는 에칭 프로세스를 수행하는 단계를 포함하고, 상기 에칭 프로세스는 상기 에칭 정지 층을 에칭하는 것보다 더 빠른 에칭 속도로 상기 ILD 층을 에칭하는 것인 방법.
8. 제7항에 있어서, 상기 에칭 프로세스를 수행하는 단계는 상기 개구가 상기 에칭 정지 층을 더 노출시키도록 행해지는 것인 방법.
9. 제1항에 있어서, 상기 에칭 정지 층, 상기 유전체 캡, 및 상기 ILD 층은 상이한 재료를 포함하는 것인 방법.
10. 제1항에 있어서, 상기 에칭 정지 층은 상기 에칭 정지 층의 두께가 약 3nm 내지 약 10nm 범위가 되도록 형성되는 것인 방법.
11. 디바이스로서,
트랜지스터의 소스/드레인 영역 위의 소스/드레인 콘택트;
상기 트랜지스터의 게이트 구조체 위의 에칭 정지 층 - 상기 에칭 정지 층은 상기 소스/드레인 콘택트 위의 단차 거리 및 상기 소스/드레인 콘택트의 측벽과 정렬된 측벽을 가짐 -;
상기 에칭 정지 층 위의 층간 유전체(ILD) 층; 및
상기 ILD 층을 관통하여 상기 소스/드레인 콘택트까지 연장되는 소스/드레인 비아를 포함하는 것인 디바이스.
12. 제11항에 있어서, 상기 소스/드레인 비아는 상기 에칭 정지 층의 상부 표면과 접촉하는 것인 디바이스.
13. 제11항에 있어서, 상기 소스/드레인 콘택트와 상기 게이트 구조체 사이에 게이트 스페이서를 더 포함하고, 상기 에칭 정지 층은 또한 상기 게이트 스페이서 위에도 있는 것인 디바이스.
14. 제11항에 있어서, 상기 에칭 정지 층과 상기 게이트 구조체 사이에 유전체 캡을 더 포함하는 것인 디바이스.
15. 제11항에 있어서, 상기 소스/드레인 비아는 에칭 정지 층과 접촉하는 노치 코너를 갖는 것인 디바이스.
16. 제11항에 있어서, 상기 소스/드레인 비아는 상기 ILD와의 제1 선형 계면 및 상기 ESL과의 제2 선형 계면을 가지며, 상기 제1 및 제2 선형 계면은 오정렬되는 것인 디바이스.
17. 제16항에 있어서, 상기 제1 선형 계면은 상기 제2 선형 계면보다 더 경사져 있는 것인 디바이스.
18. 디바이스로서,
각각 트랜지스터의 제1 및 제2 소스/드레인 영역 위에 있는 제1 및 제2 소스/드레인 콘택트;
상기 트랜지스터의 게이트 구조체 위의 에칭 정지 층;
층간 유전체(ILD) 층 - 상기 층간 유전체(ILD) 층은, 상기 에칭 정지 층 위에 있고, 상기 제1 소스/드레인 콘택트의 상부 표면과 접촉하는 하부단 및 상기 에칭 정지 층의 상부 표면과 접촉하는 상부단을 가지는 단차형 바닥 표면을 가짐 -; 및
상기 ILD 층 및 상기 에칭 정지 층을 관통하여 상기 게이트 구조체까지 연장되는 비아 구조체를 포함하는 디바이스.
19. 제18항에 있어서, 상기 비아 구조체는 또한, 상기 제2 소스/드레인 콘택트와 접촉되는 것인 디바이스.
20. 제18항에 있어서, 상기 비아 구조체는 상기 제2 소스/드레인 콘택트 위에서 보다 상기 게이트 구조체 위에서 더 두꺼운 두께를 갖는 것인, 디바이스.

Claims (10)

  1. 방법으로서,
    기판 위에 게이트 구조체를 형성하는 단계;
    상기 게이트 구조체 위에 유전체 캡을 형성하는 단계;
    상기 게이트 구조체 옆 그리고 상기 기판 위의 소스/드레인 영역 위에 소스/드레인 콘택트를 형성하는 단계;
    상기 소스/드레인 콘택트를 형성한 후에, 상기 소스/드레인 콘택트와 중첩되지 않게 상기 유전체 캡 위에 에칭 정지 층을 선택적으로 형성하는 단계;
    상기 에칭 정지 층 및 상기 소스/드레인 콘택트 위에 층간 유전체(interlayer dielectric; ILD) 층을 퇴적하는 단계; 및
    상기 ILD 층을 관통하여 상기 소스/드레인 콘택트까지 연장되는 소스/드레인 비아를 형성하는 단계 - 상기 ILD 층은, 상기 에칭 정지 층과 접촉하는 상부단(upper step) 및 상기 소스/드레인 콘택트와 접촉하는 하부단(lower step)을 갖는 단차형(stepped) 바닥 표면을 가짐 -
    를 포함하는 것인 방법.
  2. 제1항에 있어서, 상기 에칭 정지 층을 선택적으로 형성하는 단계는 선택적 원자 층 퇴적 프로세스를 사용하여 수행되는 것인 방법.
  3. 제1항에 있어서, 상기 에칭 정지 층을 선택적으로 형성하는 단계는,
    차단 층(blocking layer)이 상기 유전체 캡을 노출시키도록 상기 소스/드레인 콘택트 위에 상기 차단 층을 형성하는 단계;
    상기 유전체 캡 위에 있고 상기 차단 층의 상부면으로부터 이격되어 있는 상기 에칭 정지 층을 퇴적하는 단계; 및
    상기 에칭 정지 층의 퇴적 후 상기 차단 층을 제거하는 단계
    를 포함하는 것인 방법.
  4. 제3항에 있어서, 상기 차단 층은 중합체, 벤조트리아졸(BTA), 또는 자체 조립 단층(self-assemble monolayer; SAM)인 것인 방법.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 ILD 층에 상기 소스/드레인 비아를 형성하는 단계는, 상기 ILD 층을 관통하여 연장되는 개구를 형성하여 상기 소스/드레인 콘택트를 노출시키는 에칭 프로세스를 수행하는 단계를 포함하고, 상기 에칭 프로세스는 상기 에칭 정지 층을 에칭하는 것보다 더 빠른 에칭 속도로 상기 ILD 층을 에칭하는 것인 방법.
  8. 삭제
  9. 디바이스로서,
    트랜지스터의 소스/드레인 영역 위의 소스/드레인 콘택트;
    상기 트랜지스터의 게이트 구조체 위의 에칭 정지 층 - 상기 에칭 정지 층은 상기 소스/드레인 콘택트 위의 단차 거리 및 상기 소스/드레인 콘택트의 측벽과 정렬된 측벽을 가짐 -;
    상기 에칭 정지 층 위의 층간 유전체(ILD) 층; 및
    상기 ILD 층을 관통하여 상기 소스/드레인 콘택트까지 연장되는 소스/드레인 비아 - 상기 에칭 정지 층의 최하부 표면은 상기 소스/드레인 비아의 최하부 표면과 정렬됨 -
    를 포함하고,
    상기 ILD 층은, 상기 소스/드레인 콘택트의 상부 표면과 접촉하는 하부단 및 상기 에칭 정지 층의 상부 표면과 접촉하는 상부단을 가지는 단차형 바닥 표면을 가지는 것인 디바이스.
  10. 디바이스로서,
    트랜지스터 - 상기 트랜지스터는,
    게이트 구조체;
    상기 게이트 구조체의 양 측상의 제1 및 제2 소스/드레인 영역; 및
    상기 게이트 구조체의 측벽 상의 게이트 스페이서
    를 포함함-;
    상기 트랜지스터의 제1 및 제2 소스/드레인 영역 위에 있는 제1 및 제2 소스/드레인 콘택트;
    상기 트랜지스터의 게이트 구조체와 게이트 스페이서 바로 위의 에칭 정지 층;
    층간 유전체(ILD) 층 - 상기 층간 유전체(ILD) 층은, 상기 에칭 정지 층 위에 있고, 상기 제1 소스/드레인 콘택트의 상부 표면과 접촉하는 하부단 및 상기 에칭 정지 층의 상부 표면과 접촉하는 상부단을 가지는 단차형 바닥 표면을 가짐 -; 및
    상기 ILD 층 및 상기 에칭 정지 층을 관통하여 상기 게이트 구조체까지 연장되는 비아 구조체
    를 포함하는 디바이스.
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