CN104795394A - 半导体结构与其制作方法 - Google Patents

Abstract

本发明提供一半导体结构，包含有一基底，上方具有一介电层，且定义有一第一元件区以及一第二元件区，至少一第一凹槽位于该第一元件区内的该介电层中，至少一第二凹槽以及至少一第三凹槽位于该第二元件区内的该介电层中，一功函数层，位于该第二凹槽以及该第三凹槽内，其中该功函数金属层覆盖部分该第二凹槽的侧壁，而完整覆盖该第三凹槽的侧壁与一底部，以及多个第一材料层，分别位于该第二凹槽以及该第三凹槽内，其中该第一材料层覆盖部分该第二凹槽侧壁上的该功函数层，而完整覆盖位于该第三凹槽侧壁与该底部的该功函数层。

Description

半导体结构与其制作方法

技术领域

本发明是有关于半导体制作工艺领域，尤其是一种在制作过程中，仅包含一次移除功函数层的蚀刻步骤的半导体制作工艺。

背景技术

在现有半导体产业中，多晶硅被广泛地应用于半导体元件例如金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管中，成为一标准的栅极填充材料。然而，随着MOS晶体管尺寸持续地缩小化，传统多晶硅栅极因硼穿透(boron penetration)效应导致元件效能降低，及其难以避免的空乏效应(depletion effect)等问题，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界还尝试以新的栅极填充材料，例如利用功函数(work function)金属来取代传统的多晶硅栅极，用以作为匹配高介电常数(high-K)栅极介电层的控制电极。

在互补式金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)元件中，双功函数金属栅极一需与NMOS元件搭配，一则需与PMOS元件搭配，因此使得相关元件的整合技术以及制作工艺控制更形复杂，且各填充材料的厚度与成分控制要求也更形严苛。

因此，如何提升半导体元件的效能与制作良率、降低成本与减少制作工艺时间等，皆是目前研究发展的重要方向。

发明内容

为解决上述问题，本发明提供一半导体结构，包含有一基底，上方具有一介电层，且定义有一第一元件区以及一第二元件区，至少一第一凹槽位于该第一元件区内的该介电层中，至少一第二凹槽以及至少一第三凹槽位于该第二元件区内的该介电层中，一功函数层，位于该第二凹槽以及该第三凹槽内，其中该功函数金属层覆盖部分该第二凹槽的侧壁，而完整覆盖该第三凹槽的侧壁与一底部，以及多个第一材料层，分别位于该第二凹槽以及该第三凹槽内，其中该第一材料层覆盖部分该第二凹槽侧壁上的该功函数层，而完整覆盖位于该第三凹槽侧壁与该底部的该功函数层。

本发明另提供一半导体结构的制作方法，至少包含有以下步骤：首先，提供一基底，该基底上覆盖有一介电层，且该基底上定义有一第一元件区以及一第二元件区，然后形成至少一第一凹槽位于该第一元件区内的该介电层中，至少一第二凹槽以及至少一第三凹槽位于该第二元件区内的该介电层中，之后形成一功函数层，覆盖于该第一凹槽、该第二凹槽与该第三凹槽内，再形成多个一第一材料层于该第一凹槽、该第二凹槽与该第三凹槽内，其中该第一材料层覆盖部分该第一凹槽以及该第二凹槽侧壁上的该功函数层，而完整覆盖该第三凹槽内的该功函数金属层，在该一第一材料层形成后，形成一第二材料层，填满该第一凹槽与该第二凹槽，之后去除该第一凹槽内的该第一材料层以及该第二材料层，再去除该第二凹槽内的该第二材料层，以及完全去除该第一凹槽内的该功函数层，并去除该第二凹槽内的部分该功函数层。

本发明的特征在于，使用两种具有不同蚀刻选择比的不同材料分别作为遮罩层，因此在制作过程中，移除功函数层的蚀刻步骤仅会执行一次，如此一来简化制成步骤，且可以减少不同元件区交界处(例如N/P交界)的重复蚀刻问题。

附图说明

图1-8为制作本发明一实施例的半导体结构的示意图。

符号说明

1基底

2介电层

3层间介电层

4蚀刻停止层

5间隙壁（侧壁子）

6源/漏极区

12第一元件区

14第二元件区

22第一凹槽

22’第一凹槽

24第二凹槽

26第三凹槽

31高介电常数层

32功函数层

32A顶面

34第一材料层

34A顶面

36图案化光致抗蚀剂层

38第二材料层

40图案化光致抗蚀剂层

42第二功函数层

44导体层

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能还进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成的功效。

为了方便说明，本发明的各图式仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围，在此容先叙明。

请参阅图1-8，图1-8为制作本发明一实施例的半导体结构的示意图。如图1所示，首先，提供一基底1，一介电层2覆盖于基底1上，其中介电层2内可能还包含有层间介电层(interlayer dielectric，ILD)3，以及蚀刻停止层(contact etching stop layer，CESL)4。基底1上还定义有一第一元件区12以及一第二元件区14，以本实施例来说，第一元件区12例如是一NMOS区，第二元件区14例如是一PMOS区，但并不限于此。接着，至少一第一凹槽22形成于介电层2中，并位于第一元件区12内，至少一第二凹槽24以及至少一第三凹槽26形成于介电层2内，并位于第二元件区14中，本发明中，不同的第一凹槽22可能包含有不同的底部宽度，例如图1上的第一凹槽22’的底部宽度就比第一凹槽22更宽，而第三凹槽26的一底部比第二凹槽24的一底部更宽。可理解的是，在图1中，虽然第一元件区12内只绘示出两个第一凹槽(包含第一凹槽22与第一凹槽22’)，第二元件区14内则分别绘示一个第二凹槽24以及一个第三凹槽26，但本发明不限于此，也就是说，本发明可以包含有多个第一凹槽22、第二凹槽24与第三凹槽26。此外，本发明的半导体结构可能还包含有多个间隙壁5位于各凹槽(包含有第一凹槽22、第二凹槽24与第三凹槽26)两侧的介电层2中，以及多个源/漏极区(S/D region)6位于基底1之中。关于形成上述介电层2、间隙壁5与源/漏极区6等元件的方法，为本领域的技术人员所熟知的方法，在此不另外赘述。

如图1所示，一高介电常数层(high dielectric constant layer,high-klayer)31以及一功函数层32形成并共形地覆盖于介电层2上，换句话说，高介电常数层31与功函数层32至少覆盖于各凹槽(包含有第一凹槽22、第二凹槽24与第三凹槽26)的底部以及侧壁。接着，形成一第一材料层34于介电层2上，填满各第一凹槽22、各第二凹槽24以及各第三凹槽26，在本实施例中，第一材料层34可能包含有有机硅氧烷(organo-siloxane)，但不限于此。之后，形成一图案化光致抗蚀剂层36于第一材料层34上，此图案化光致抗蚀剂层36至少覆盖于第二元件区14内第三凹槽26的正上方，以及第一元件区12内，具有较大底部宽度的第一凹槽22’的正上方。值得注意的是，本实施例中使用后栅极制作工艺(gate last process)与后高介电常数层制作工艺(high-k last process)制作，关于后栅极制作工艺与后高介电常数层制作工艺，为本领域的技术人员所熟知，在此不另外赘述。

接着，如图2所示，进行一蚀刻步骤，以移除部分位于各第一凹槽22内以及各第二凹槽24内的第一材料层34，因此，位于各第一凹槽22内以及各第二凹槽24内的第一功函数层32将有部分被曝露出来，但值得注意的是，现阶段仍有部分的第一材料层34残留于各第一凹槽22内以及各第二凹槽24内，换句话说，在第一凹槽22内以及第二凹槽24内，第一材料层34仍覆盖部分的第一功函数层32，尤其是位于底部以及部分侧壁的第一功函数层32。然后，当上述蚀刻步骤进行之后，将图案化光致抗蚀剂层36移除。

如图3所示，形成一第二材料层38于第一材料层34上，并且填入各第一凹槽22与各第二凹槽24内。在本实施例中，第二材料层38的材料与第一材料层34不同，主要包含有聚合物，但不限于此。之后，形成一图案化光致抗蚀剂层40于第二材料层38上，并位于第二元件区14中，更明确说，图案化光致抗蚀剂层40至少位于各第二凹槽24与各第三凹槽26的正上方，以保护底下各层结构免受到之后进行的蚀刻步骤破坏。

然后请参考图4，进行一蚀刻步骤，此蚀刻步骤可能包含有干式蚀刻或湿式蚀刻，以移除未被图案化光致抗蚀剂层40覆盖的部分第一材料层34与部分第二材料层38，换句话说，位于第一凹槽22内的所有第一材料层34以及第二材料层38都在此蚀刻步骤中被完全移除，因此位于第一元件区12内的第一功函数层32被曝露出来。

如图5所示，将图案化光致抗蚀剂层40移除，并且藉由一蚀刻制作工艺将第二材料层38也移除，值得注意的是，在本次蚀刻步骤中，仅针对第二材料层38进行移除，而第一材料层34并未移除，或是仅有极少部分被移除，上述已经提过，由于本发明第一材料层34与第二材料层38包含有不同的材料，因此两者之间也有不同的蚀刻选择比，换句话说，第一材料层34与第二材料层38在受到特定蚀刻剂蚀刻时，可能会具有不同的蚀刻消耗率，本发明使用特定的蚀刻液(当蚀刻为湿式蚀刻时)或是蚀刻气体(当蚀刻为干式蚀刻时)，可以有效地蚀刻第二材料层38，但是却难以蚀刻第一材料层34，所以在蚀刻步骤结束后，仅有第一材料层34被留下，而第二材料层38则被移除。此外，由于第二材料层38已经被移除，因此第一元件区12内的部分第一功函数层32被曝露出来，尤其是覆盖于第一凹槽22内与第二凹槽24内部分侧壁上(特指侧壁的上半部)的第一功函数层32被曝露出来，如此一来可以降低后续第一功函数层32的蚀刻过程中，负载效应(loading effect)的影响，使得蚀刻过程之中，位于第三凹槽26内的第一材料层34消耗过快导致第一功函数层32被蚀刻。

之后，进行另一蚀刻步骤，以移除第一功函数层32，如图6所示，在该蚀刻步骤进行之后，第一元件区12内，位于第一凹槽22内的第一功函数层32被完全移除，但在第二元件区14内，第二凹槽24内仅有部分的第一功函数层32被移除，特别是覆盖于第二凹槽24上半部侧壁的第一功函数层32被移除，因此，仍有部分的第一功函数层32覆盖于第二凹槽24内的底部以及下半部的侧壁；于第三凹槽26内，由于第一功函数层32被第一材料层34所覆盖并保护，因此第一功函数层32并未被移除，且完整地覆盖于第三凹槽26的侧壁以及底部。此外，第一功函数层32也位于第三凹槽26周围的介电层2上。值得注意的是，在本发明中，移除功函数层的蚀刻步骤仅进行一次。

本发明的半导体结构，请见图6所示，在第二凹槽24内，由于部分第一功函数层32在蚀刻过程中，被第一材料层34所保护，因此在第二凹槽24，第一材料层34覆盖部分的第一功函数层32(尤其是该些位于第二凹槽24下半部侧壁与底部的第一功函数层32)。此外，第一材料层34的一顶部34A与第一功函数层32的一顶部32A切齐，位于同一水平面上。

请参阅第7～8图，如图7所示，将剩余的第一材料层34移除，之后如图8所示，选择性形成一第二功函数层42以及一导体层44于各第一凹槽22、各第二凹槽24以及各第三凹槽26内，最后，进行一平坦化步骤，例如为化学机械研磨(chemical mechanical polishing,CMP)，以移除位于介电层2上方多余的高介电常数层31、第一功函数层32、第二功函数层42以及导体层44。

在本发明中，高介电常数层31可选自氧化铪(hafnium oxide,HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafniumsilicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttriumoxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶（strontium titanate oxide,SrTiO3）、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO4)、锆酸铪(hafniumzirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)与钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)所组成的群组。第一功函数层32与第二功函数层42可分别包括一具有N型导电型式的N型功函数金属层或一具有P型导电型式的P型功函数金属层，或可同时包含P型功函数金属层与N型功函数金属层，例如可选自包含氮化钛(titanium nitride,TiN)、碳化钛(titanium carbide,TiC)、氮化钽(tantalum nitride,TaN)、碳化钽(tantalum carbide,TaC)、碳化钨(tungsten carbide,WC)、铝化钛(titaniumaluminide,TiAl3)或氮化铝钛(aluminum titanium nitride,TiAlN)所组成的群组，但不限于此。导体层44可为一复合材料层，包括一低电阻值的导电材料，例如铝(aluminum,Al)、钨(tungsten,W)、铜(copper,Cu)、铝化钛(titaniumaluminide,TiAl3)或氧化铝钛(titanium aluminum oxide,TiAlO)等。第一材料层34与第二材料层38具有不同的蚀刻选择比，因此两者也包含不同材料，举例来说，第一材料层34包含有机硅氧烷，例如一光吸收含硅聚合物层(lightabsorbing Si-content polymer)，本实施例中，使用Honeywell公司的产品作为第一材料层34的材料，其商标名为DUOTM)，第二材料层38包含有其他种类聚合物，例如一底抗反射层(bottom anti-reflection coating,BARC)，但不限于此，第一材料层34与第二材料层38的材质可以依据实际需求而调整。然而仍必须满足第一材料层34以及第二材料层38具有不同的蚀刻选择比的条件。

综上所述，本发明的特征在于，使用两种具有不同蚀刻选择比的不同材料分别作为遮罩层，因此在制作过程中，移除功函数层的蚀刻步骤仅会执行一次，如此一来简化制成步骤，且可以减少不同元件区交界处(例如N/P交界)的重复蚀刻问题。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (14)

1.一种半导体结构，包含有：

基底，上方具有一介电层，且定义有第一元件区以及第二元件区；

至少一第一凹槽位于该第一元件区内的该介电层中，至少一第二凹槽以及至少一第三凹槽位于该第二元件区内的该介电层中；

第一功函数层，位于该第二凹槽以及该第三凹槽内，其中该第一功函数金属层覆盖部分该第二凹槽的侧壁，而完整覆盖该第三凹槽的侧壁与一底部；以及

多个第一材料层，分别位于该第二凹槽以及该第三凹槽内，其中该第一材料层覆盖部分该第二凹槽侧壁上的该第一功函数层，而完整覆盖位于该第三凹槽侧壁与该底部的该第一功函数层。

2.如权利要求1所述的半导体结构，其中位该第二凹槽内，该第一材料层的顶部与该第一功函数层的顶部切齐。

3.如权利要求1所述的半导体结构，其中该第三凹槽的一底部比该第二凹槽的一底部宽。

4.如权利要求1所述的半导体结构，其中该第一材料层包括有机硅氧烷。

5.如权利要求1所述的半导体结构，还包括一高介电常数层位于该第一凹槽、该第二凹槽以及该第三凹槽内。

6.如权利要求1所述的半导体结构，其中该第一材料层并不位于该第一凹槽内。

7.一种半导体结构的制作方法，至少包含有以下步骤：

提供一基底，该基底上覆盖有一介电层，且该基底上定义有一第一元件区以及一第二元件区；

形成至少一第一凹槽位于该第一元件区内的该介电层中，至少一第二凹槽以及至少一第三凹槽位于该第二元件区内的该介电层中；

形成一第一功函数层，覆盖于该第一凹槽、该第二凹槽与该第三凹槽内；

形成多个一第一材料层于该第一凹槽、该第二凹槽与该第三凹槽内，其中该第一材料层覆盖部分该第一凹槽以及该第二凹槽侧壁上的该第一功函数层，而完整覆盖该第三凹槽内的该第一功函数金属层；

在该一第一材料层形成后，形成一第二材料层，填满该第一凹槽与该第二凹槽；

去除该第一凹槽内的该第一材料层以及该第二材料层；

去除该第二凹槽内的该第二材料层；以及

完全去除该第一凹槽内的该第一功函数层，并去除该第二凹槽内的部分该第一功函数层。

8.如权利要求7所述的方法，还包括形成一高介电常数层于该第一凹槽、该第二凹槽以及该第三凹槽内。

9.如权利要求7所述的方法，在该第二凹槽内的部分该第一功函数层被去除后，还包括形成一第二功函数层以及一导体层于该第一凹槽、该第二凹槽以及该第三凹槽内。

10.如权利要求9所述的方法，在该第二功函数层与该导体层形成之后，还包括进行一平坦化步骤。

11.如权利要求7所述的方法，其中该第一材料层包括有机硅氧烷。

12.如权利要求7所述的方法，其中该第二材料层包括聚合物。

13.如权利要求7所述的方法，其中该第三凹槽的一底部比该第二凹槽的一底部宽。

14.如权利要求7所述的方法，其中该第一材料层与该第二材料层具有不同的蚀刻选择比。