CN102956556A

CN102956556A - 半导体结构及其制造方法

Info

Publication number: CN102956556A
Application number: CN2011102405511A
Authority: CN
Inventors: 廖端泉; 陈益坤; 朱晓忠
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2011-08-19
Filing date: 2011-08-19
Publication date: 2013-03-06
Anticipated expiration: 2031-08-19
Also published as: CN102956556B

Abstract

本发明公开一种半导体结构及其制造方法，该制造方法包括：首先提供基底，且基底上已形成有具有第一开口与第二开口的介电层。第一开口与第二开口是暴露出部分的基底，而第一开口两侧的基底中已分别形成有第一掺杂区，第二开口两侧的基底中则分别形成有第二掺杂区。而且，第一开口与第二开口底部已覆盖有栅极介电层。栅极介电层包括依序形成在基底上的高介电常数材料层与阻障层。接着，在第二开口内的栅极介电层上形成牺牲层，然后再形成第一功函数金属层覆盖第一开口内的栅极介电层以及第二开口内的牺牲层。之后，移除第二开口内的第一功函数金属层与牺牲层。

Description

半导体结构及其制造方法

技术领域

本发明涉及一种半导体结构及其制造方法，且特别是涉及一种可改善金属栅极晶体管的电性表现的半导体结构及其制造方法。

背景技术

在半导体产业中，由于多晶硅材料具有抗热性质，因此在制作传统金属氧化物半导体(MOS)晶体管时通常会使用多晶硅材料来作为晶体管的栅极电极，使其源极与漏极区域得以在高温下一起进行退火。其次，由于多晶硅能够阻挡以离子注入所掺杂的原子进入沟道区域，因此在栅极图案化之后能容易地形成自行对准的源极与漏极区域。

然而，随着半导体元件的尺寸持续微缩，传统MOS晶体管的结构开始面临到新的考验。首先，与大多数金属材料相比，多晶硅栅极是以较高电阻值的半导体材料所形成，因此多晶硅栅极所提供的操作速率会比金属栅极为低。此外，多晶硅栅极容易产生耗层效应(depletion effect)。由于掺杂浓度上的限制，当多晶硅栅极受到偏压时，缺乏载流子，使靠近多晶硅栅极与栅极介电层的介面上就容易产生耗层区。该耗层效应除了会使等效的栅极介电层厚度增加，又同时造成栅极电容值下降，进而导致元件驱动能力衰退等困境。故目前便有研制生产新的栅极材料，例如利用功函数(work function)金属来取代传统的多晶硅栅极。

其次，随着半导体元件的尺寸持续微缩，传统MOS晶体管的栅极介电层厚度也随之渐薄。然而，微薄的二氧化硅层或氮氧化硅层容易导致电子的穿隧效应(tunneling effect)，因而产生漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，MOS晶体管的栅极介电层开始采用高介电常数(以下简称为High-K)材料，以降低物理极限厚度，并且在相同的等效氧化厚度(equivalent oxide thickness，以下简称为EOT)下，有效降低漏电流，并达成等效电容以控制沟道开关等优点。

功函数金属栅极一方面需要与N型金属氧化物半导体(N-type metaloxide semiconductor，NMOS)晶体管搭配，另一方面则需与P型金属氧化物半导体(P-type metal oxide semiconductor，PMO S)晶体管搭配，因此使得相关元件的整合技术以及工艺控制更形复杂，且各材料的厚度与成分控制要求亦更形严苛。在这个严苛的工艺环境下，如何制作良好的功函数金属栅极，以提升MOS晶体管的运作效果，仍为现今重要课题。

发明内容

有鉴于此，本发明提出一种半导体结构及其制造方法，以提高金属栅极晶体管的电性表现。

本发明提供一种半导体结构的制造方法，其中先提供基底，且基底上已形成有具有第一开口与第二开口的介电层，其中第一开口与第二开口是暴露出部分的基底，而第一开口两侧的基底中已分别形成有一个第一掺杂区，第二开口两侧的基底中则分别形成有一个第二掺杂区。而且，第一开口与第二开口底部已覆盖有栅极介电层，其中栅极介电层包括依序形成在基底上的高介电常数材料层与阻障层。

接着，在第二开口内的栅极介电层上形成牺牲层，然后再形成一层第一功函数金属层覆盖第一开口内的栅极介电层以及第二开口内的牺牲层。之后，移除第二开口内的第一功函数金属层与牺牲层。

在本发明的实施例中，在移除第二开口内的第一功函数金属层与牺牲层之后，还包括在第二开口内的栅极介电层上形成第二功函数金属层。

在本发明的实施例中，还包括在形成介电层、栅极介电层、第一掺杂区以及第二掺杂区之前，先在基底中形成第一型掺杂阱与第二型掺杂阱。而且，上述的第一开口是位于第一型掺杂阱上方，上述的第二开口是位于第二型掺杂阱上方。另外，上述这些第一掺杂区形成于该第一型掺杂阱内，第二掺杂区则是形成于第二型掺杂阱内。

在本发明的实施例中，上述的第一型掺杂阱为N型掺杂阱，第二型掺杂阱则为P型掺杂阱。

在本发明的实施例中，上述的介电层包括多个间隙壁，位于上述第一开口与第二开口的两侧。

在本发明的实施例中，上述的栅极介电层还覆盖上述的第一开口与第二开口的侧壁，并延伸至上述的介电层上。

在本发明的实施例中，上述的栅极介电层还包括界面层，形成于上述基底与高介电常数材料层之间。

在本发明的实施例中，上述的牺牲层的材料包括多晶硅材料。

本发明另提供一种半导体结构，包括基底、介电层、栅极介电层以及第一功函数金属层。基底中形成有多个第一掺杂区，且介电层具有第一开口，而这些第一掺杂区即是分别位于第一开口两侧的基底中。栅极介电层包括高介电常数材料层以及阻障层，其中高介电常数材料层是配置于第一开口的底部，阻障层是配置于高介电常数材料层上。第一功函数金属层则是配置于栅极介电层上。

在本发明的实施例中，上述的基底中还形成有多个第二掺杂区，且上述的介电层还具有第二开口，而这些第二掺杂区是分别位于第二开口两侧的基底中。另一方面，上述的栅极介电层还配置在第二开口内，而该实施例的半导体结构还包括第二功函数金属层，配置于第二开口内的栅极介电层上。

在本发明的实施例中，上述基底还包括形成有第一型掺杂阱与第二型掺杂阱，且上述这些第一掺杂区是位于第一型掺杂阱中，第二掺杂区则是位于第二型掺杂阱中。

在本发明的实施例中，第一型掺杂阱为N型掺杂阱，第二型掺杂阱为P型掺杂阱。

在本发明的实施例中，上述的介电层包括多个间隙壁，分别位于上述第一开口的两侧。

在本发明的实施例中，上述的栅极介电层还包括覆盖第一开口的侧壁并延伸至介电层上。

在本发明的实施例中，上述的栅极介电层还包括界面层，配置于上述的高介电常数材料层与基底之间。

在本发明的实施例中，上述的界面层的材料包括氧化物。

在本发明的实施例中，上述的阻障层的材料包括金属氮化物，例如氮化钛或氮化钽。

本发明是在形成第一功函数金属层之前，先在栅极介电层上形成牺牲层，以避免后续形成的第一功函数金属层直接覆盖在第二开口内的栅极介电层上。其中，由于牺牲层与栅极介电层之间具有极高的蚀刻选择比，因此可避免在移除第一开口内的牺牲层时因过度蚀刻而损伤栅极介电层。而且，在形成第二功函数金属层之前，位于第二开口内的第一功函数金属层与牺牲层均会被移除。也就是说，以本发明的工艺所形成的半导体结构中，功函数金属层是直接配置于栅极介电层上，因此可有效提高后续所形成的晶体管的电性表现。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1A至图1E为本发明的实施例中半导体结构在制作流程中的剖面示意图。

图2为本发明的另一实施例中半导体结构的剖面示意图。

图3至图4为本发明的另一实施例中半导体结构在部分工艺中的剖面示意图。

附图标记说明

100、200、400：半导体结构 102：基底

104：第一型掺杂阱 106：第二型掺杂阱

108：隔离结构 110a：第一掺杂区

110b：第二掺杂区 112：间隙壁

113：第一开口 115：第二开口

116：介电层 117：覆盖层

120：栅极介电层 120a：界面层

120b：高介电常数材料层 120c：阻障层

122：牺牲层 124：第一功函数金属层

126：第二功函数金属层

具体实施方式

下文依本发明半导体结构的制造方法，特举实施例配合附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而方法流程步骤描述非用以限制其执行的顺序，任何由方法步骤重新组合的执行流程，所产生具有等同功效的方法，皆为本发明所涵盖的范围。其中附图仅以说明为目的，并未依照原尺寸作图。附图中相同的元件或部位沿用相同的符号来表示。

图1A至图1E为本发明的实施例中半导体结构在制作流程中的剖面示意图。如图1A所示，首先提供基底102，其例如是硅基底、含硅基底或是绝缘层上覆硅(silicon-on-insulator，SOI)基底等。而且，基底102中例如是已形成有第一型掺杂阱104与第二型掺杂阱106，其中第一型掺杂阱104中已形成有多个第一掺杂区110a，第二型掺杂阱中则已形成有多个第二掺杂区110b。具体来说，第一型掺杂阱104例如是N型掺杂阱，第二型掺杂阱106例如是P型掺杂阱。也就是说，本实施例可在第一掺杂阱104上形成PMOS晶体管，并且在第二型掺杂阱106上形成NMOS晶体管。而这些第一掺杂区110a即为PMOS晶体管的源极与漏极，这些第二掺杂区110b则为NMOS晶体管的源极与漏极。

需要注意的是，为方便说明，下文均将第一型掺杂阱104视为N型掺杂阱，将第二型掺杂阱106视为P型掺杂阱。但本领域一般技术人员应该知道，在其他实施例中，第一型掺杂阱104也可以是P型掺杂阱，第二型掺杂阱106则可以是N型掺杂阱，本发明并不在此限定第一型掺杂阱104与第二型掺杂阱106的导电型态。

另一方面，基底102上已形成有介电层116。在本实施例中，介电层116例如是由多个间隙壁112与覆盖层117所构成。而且，介电层116中例如是通过这些间隙壁112而定义出第一开口113与第二开口115，其中第一开口113对应至第一型掺杂阱104，第二开口115则对应至第二型掺杂阱106。而这些第一掺杂区110a分别位于第一开口113两侧的基底102中，第二掺杂区110b则分别位于第二开口115两侧的基底102中。这些间隙壁112即位于第一开口113与第二开口115的两侧，并位于第一掺杂区110a与第二掺杂区110b的上方。

特别的是，第一开口113与第二开口115的底部已形成有栅极介电层120，如图1B所示。在本实施例中，栅极介电层120主要是由依序堆叠在基底上的高介电常数材料层120b及阻障层120c所构成。而且，本实施例的栅极介电层120还可以包括界面层(interfacial layer，IL)120a，其配置于高介电常数材料层120b与基底102之间，用以增加高介电常数材料层120b与基底102之间附着力。举例来说，界面层120a的材料例如是氧化物，如二氧化硅。

为使本领域一般技术人员更了解本发明，以下将详细叙述本实施例在基底中以及基板上形成上述元件的方法，但本发明不以此为限。

首先进行掺杂工艺，以于基底102中形成第一型掺杂阱104与第二型掺杂阱106。接着，利用区域氧化法(local oxidation，LOCOS)或浅沟槽隔离(shallow trench isolation，STI)等工艺，在基底102中制作出多个隔离结构198，例如场氧化层(field oxide layer)或浅沟槽隔离结构，来环绕并隔离第一型掺杂阱104与第二型掺杂阱106上的电路。再来，分别在第一型掺杂阱104与第二型掺杂阱106形成伪栅极结构(图未示)，并且以这些伪栅极结构为掩模进行掺杂工艺，以分别在这些伪栅极结构两侧的基底102中形成第一掺杂区110a与第二掺杂区110b。

然后，在伪栅极结构的两侧形成间隙壁112，并接着在未形成有伪栅极结构及间隙壁112的基底102上形成覆盖层117。之后，将这些伪栅极结构移除，即可得到本实施例于图1A所绘示的结构。

请再次参照图1B，本实施例是先形成具有第一开口113与第二开口115的介电层116后，再形成共形的栅极介电层120填入第一开口113与第二开口115内，因此栅极介电层120除了会覆盖第一开口113与第二开口115的底部外，亦会覆盖住第一开口113与第二开口115的侧壁，并延伸至介电层116上。

具体来说，本实施例的栅极介电层120的制作可包含先利用高温热氧化(thermal oxidation)或化学气相沉积(chemical vapor deposition，CVD)等工艺，在基底102上形成一层共形的界面层120a，其材料例如是二氧化硅。接着，再于界面层120a上形成一层高介电常数材料层(high-k material layer)120b，其材料例如是二氧化硅(SiO₂)、氮化硅陶瓷(Si₃N₄)、三氧化二铝(Al₂O₃)、五氧化二钽(Ta₂O₅)、氧化钇(Y₂O₃)、硅酸铪氧化合物(HfSiO₄)、二氧化铪(HfO₂)、氧化镧(La₂O₃)、二氧化锆(ZrO₂)、钛酸锶(SrTiO₃)、硅酸锆氧化合物(ZrSiO₄)等高介电常数介电层或其组合。之后，在高介电常数材料层120b上形成阻障层(barrier layer)120c，用以避免高介电常数材料层120b与后续所形成的功函数金属层产生反应及/或调整欲形成的栅极整体的功函数值。在本实施例中，阻障层120c可由金属氮化物所制成，例如氮化钛或氮化钽。

如图1B所示，在栅极介电层120上形成一层共形的牺牲层122，以覆盖住第一开口113与第二开口115内的栅极介电层120。具体来说，本实施例的牺牲层122例如是由多晶硅材料所构成。接着，如图1C所示，移除位于第一开口113内的部分牺牲层122。举例来说，移除部分牺牲层122的方法例如是先在介电层116上形成图案化光致抗蚀剂层(图未示)覆盖位于第二型掺杂阱106上的介电层116，并填入第二开口115内。之后，以该图案化光致抗蚀剂层为掩模进行蚀刻工艺移除第一开口113内的部分牺牲层122，然后再移除图案化光致抗蚀剂层。

在本实施例中，牺牲层122是由多晶硅材料所构成，而栅极介电层120中位于最顶层的阻障层120c是由金属氮化物所构成，采用氢氧化铵烷(alkylammonium hydroxide，(CH₃)-₄NOH)加水稀释作为蚀刻液进行蚀刻，则两者之间的选择比约介于10-100之间，因此可确实避免阻障层120c在移除第一开口113内的牺牲层122时因发生过度蚀刻而损坏。

请参照图1D，在介电层116上方形成一层共形的第一功函数金属层124，以覆盖第一开口113内的栅极介电层120。同时，第一功函数金属层124也会覆盖于第二开口115内的牺牲层122上。具体来说，本实施例例如是使用化学气相沉积(Chemical vapor deposition，CVD)工艺、物理气相沉积(physicalvapor deposition，PVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、溅镀(sputtering)工艺或等离子体增强式化学气相沉积(plasma enhancedchemical vapor deposition，PECVD)工艺等，以于栅极介电层120上形成共形的第一功函数金属层124。其中，本实施例的第一功函数金属层124例如是P型功函数金属，且第一功函数金属层124可为单层结构亦可为多层结构。

承上述，第一功函数金属层124可以包含电阻值低于100微欧姆厘米(μohm-cm)的材料，例如纯金属、金属合金、金属氧化物、金属氮化物、金属氮氧化物、金属硅化物、金属碳化物或其它金属化合物。在本实施例中，第一功函数金属层124的材料例如是氮化钛(TiN)、氮化钽(TaN)、碳化钽(TaC)或氮化钨(WN)。此外，为了更符合不同类型晶体管的所需功函数数值或其他所需特性，本发明亦可对功函数金属层进行注入、表面处理、改变工艺条件，或是增减功函数金属层的材料层数目。

请参照图1E，移除位于第二型掺杂区106上方的第一功函数金属层124。在本实施例中，移除部分第一功函数金属层124的方法例如是光刻蚀刻工艺，也就是先在第一功函数金属层124上形成图案化光致抗蚀剂层(图未示)而暴露出欲移除的部分第一功函数金属层124，接着再以图案化光致抗蚀剂层为掩模进行蚀刻工艺，以移除位于第二型掺杂区106上方的第一功函数金属层124。举例来说，若第一功函数金属层124的材料为氮化钛，则可使用硫酸与双氧水的混合溶液作为蚀刻液，来对第一功函数金属层124进行蚀刻。特别的是，本实施例还可以接着以该图案化光致抗蚀剂层为掩模，移除第二开口115内的牺牲层122，以暴露出第二开口115内的栅极介电层120。如同前文所述，本实施例例如是以氢氧化铵烷加水稀释作为蚀刻液来蚀刻第二开口115内的牺牲层122。然后，再移除图案化光致抗蚀剂层，即形成图1E所示的半导体结构100。

如图1E所示的半导体结构100，后续可在第一开口113内填入金属层(图未示)作为金属栅极，即可在第一型掺杂阱104上制成一个PMOS晶体管。举例来说，填入第一开口113的金属层例如是低阻值的钛铝合金或钛铝复合膜层。本领域一般技术人员应该了解欲制成PMOS晶体管的后续工艺细节，此处不再赘述。

此外，若欲在基底102上形成互补金属氧化物半导体(ComplementaryMetal-Oxide Semiconductor，CMOS)元件，则可在形成图1E的半导体结构100后，接着再形成一层第二功函数金属层126，以填入第二开口115内而覆盖于第二开口115内的栅极介电层120上，如图2所示。在本实施例中，第二功函数金属层126例如是N型功函数金属层，且其材料例如是铝化钛。

在形成图2的半导体结构200之后，可同时于第一开口113与第二开口115内填入金属层(图未示)，例如钛铝合金，以作为第一型掺杂阱104上的PMOS晶体管以及第二型掺杂阱106上的NMOS晶体管的金属栅极，进而构成CMOS晶体管。

由图2可知，在半导体结构200中，栅极介电层120中的高介电常数材料层120b与第一功函数金属层124/第二功函数金属层126之间相隔的膜层层数少，因此可大幅降低后续形成的晶体管的临界电压(threshold voltage)，进而提高其电性表现。

值得一提的是，虽然前述实施例的工艺先在基底102上形成具有第一开口113与第二开口115的介电层116，后续再形成栅极介电层120填入第一开口113与第二开口115，但本发明并不以此为限。图3至图4为本发明的另一实施例中半导体结构在部分工艺中的剖面示意图。请参照图3，在该实施例中，也可以先在基底102上形成栅极介电层120，并且在形成伪栅极结构(图未示)的过程中，同时图案化栅极介电层120。如此一来，在形成介电层116并移除伪栅极结构之后，仅会在第一开口113与第二开口115的底部留下栅极介电层120。请参照图4，后续再进行如前述实施例图1B至图1E的工艺，即可在第一开口113内的栅极介电层120上形成第一功函数金属层124，并且在第二开口115内的栅极介电层120上形成第二功函数金属层126。

如图4所示，半导体结构400与图2的半导体结构200的相异处在于本实施例的栅极介电层120仅覆盖第一开口113与第二开口115的底部，其余元件结构均与前述实施例相同，此处不再赘述。

综上所述，本发明是在形成第一功函数金属层之前，先在栅极介电层上形成牺牲层，以避免后续形成的第一功函数金属层直接覆盖在第二开口内的栅极介电层上。其中，由于牺牲层与栅极介电层之间具有极高的蚀刻选择比，因此可避免在移除第一开口内的牺牲层时因过度蚀刻而损伤栅极介电层。

而且，在形成第二功函数金属层之前，位于第二开口内的第一功函数金属层与牺牲层均会被移除。也就是说，以本发明的工艺所形成的半导体结构中，第一功函数金属层与第二功函数金属层均是直接形成于栅极介电层上，高介电常数材料层与功函数金属层之间的膜层厚度已大幅缩小，因而可有效提高后续所形成的晶体管的电性表现。

虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定为准。

Claims

1.一种半导体结构的制造方法，包括：

提供基底，其中该基底上已形成有介电层，该介电层具有第一开口与第二开口，该第一开口与该第二开口暴露出部分的该基底，而该第一开口两侧的基底中分别形成有第一掺杂区，该第二开口两侧的基底中分别形成有第二掺杂区，且该第一开口与该第二开口的底部覆盖有栅极介电层，该栅极介电层包括高介电常数材料层以及阻障层，其中该高介电常数材料层形成于该阻障层上；

于该第二开口内的该栅极介电层上形成牺牲层；

于该第一开口内的该栅极介电层以及该第二开口内的该牺牲层上形成第一功函数金属层；以及

移除该第二开口内的该第一功函数金属层与该牺牲层。

2.如权利要求1所述的半导体结构的制造方法，还包括于该第二开口内的该栅极介电层上形成第二功函数金属层。

3.如权利要求1所述的半导体结构的制造方法，其中在形成该介电层、该栅极介电层、该第一掺杂区以及该第二掺杂区之前，还包括在该基底中形成第一型掺杂阱与第二型掺杂阱，该第一开口位于该第一型掺杂阱上方，该第二开口位于该第二型掺杂阱上方，且该多个第一掺杂区形成于该第一型掺杂阱内，该多个第二掺杂区形成于该第二型掺杂阱内。

4.如权利要求3所述的半导体结构的制造方法，其中该第一型掺杂阱为N型掺杂阱，该第二型掺杂阱为P型掺杂阱。

5.如权利要求1所述的半导体结构的制造方法，其中该介电层包括多个间隙壁，位于该第一开口与该第二开口的两侧。

6.如权利要求1所述的半导体结构的制造方法，其中该栅极介电层还覆盖该第一开口与该第二开口的侧壁，并延伸至该介电层上。

7.如权利要求1所述的半导体结构的制造方法，其中该栅极介电层还包括界面层，形成于该基底与该高介电常数材料层之间。

8.如权利要求1所述的半导体结构的制造方法，其中该牺牲层的材料包括多晶硅材料。

9.一种半导体结构，包括：

基底，该基底中形成有多个第一掺杂区；

介电层，具有第一开口，其中该多个第一掺杂区分别位于该第一开口两侧的该基底中；

栅极介电层，包括：

高介电常数材料层，配置于该第一开口的底部；

阻障层，配置于该高介电常数材料层上；以及

第一功函数金属层，配置于该栅极介电层上。

10.如权利要求9所述的半导体结构，其中该基底中还形成有多个第二掺杂区，且该介电层还具有第二开口，该多个第二掺杂区分别位于该第二开口两侧的该基底中，且该栅极介电层还配置于该第二开口内，而该半导体结构还包括第二功函数金属层，配置于该第二开口内的该栅极介电层上。

11.如权利要求10所述的半导体结构，其中该第二功函数金属层还包括配置于该第一开口内的该第一功函数金属层上。

12.如权利要求10所述的半导体结构，其中该基底中还包括形成有第一型掺杂阱与第二型掺杂阱，该多个第一掺杂区位于该第一型掺杂阱中，而该多个第二掺杂区位于该第二型掺杂阱中。

13.如权利要求12所述的半导体结构，其中该第一型掺杂阱为N型掺杂阱，该第二型掺杂阱为P型掺杂阱。

14.如权利要求9所述的半导体结构，其中该介电层包括多个间隙壁，分别位于该第一开口的两侧。

15.如权利要求9所述的半导体结构，其中该栅极介电层还包括覆盖该第一开口的侧壁并延伸至该介电层上。

16.如权利要求9所述的半导体结构，其中该栅极介电层还包括界面层，配置于该高介电常数材料层与该基底之间。

17.如权利要求16所述的半导体结构，其中该界面层的材料包括氧化物。

18.如权利要求9所述的半导体结构，其中该阻障层的材料包括金属氮化物。

19.如权利要求18所述的半导体结构，其中该阻障层的材料包括氮化钛或氮化钽。