CN107706099A - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置。该方法包括：提供半导体衬底，在第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区内分别形成有第一、第二、第三以及第四栅极凹槽；形成第一厚度的第一P型功函数层，以覆盖第一、第三栅极凹槽的底部和侧壁；形成第二厚度的第一P型功函数层，以覆盖第一厚度的第一P型功函数层，且覆盖第二、第四栅极凹槽的底部和侧壁；形成第二P型功函数层，以覆盖第二厚度的第一P型功函数层，且第二P型功函数层和第一P型功函数层为不同的材料；形成第三厚度的第一P型功函数层，其仅位于第一、第二栅极凹槽的第二P型功函数层表面；在栅极凹槽中形成N型功函数层并填充金属电极层。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
随着MOSFET器件的尺寸缩小到100nm节点以下，由于直接隧穿效应，传统的二氧化硅(SiO2)绝缘层受到高栅极漏电流的限制。因此，引入了高K(高介电常数)介电材料，以显著降低栅极漏电流，由于其在相同的等效氧化层厚度(equivalent oxide thickness，简称EOT)下具有更厚的物理厚度。
尺寸缩小带来的另一个问题是多晶硅栅极耗尽效应和有限的反型层电容(inversion layer capacitance)，这会导致EOT的增大和性能的降低。因此，金属栅电极被广泛应用于替代多晶硅栅极以尽可能的减少多晶硅栅极耗尽效应。
为了满足器件设计的要求，传统方法利用体掺杂形成多阈值电压。然而，在缩放的MOSFET器件中，载流子迁移率的显著降低和严重的掺杂波动成为需要迫切关注的问题。
为了提高器件的性能和波动性，在高K/金属栅极方案中实现多功函数(Multi-WF)是非常必要的。然而，多次光刻图案化的工艺不仅增加了工艺复杂程度，而且增加了生产成本。
为了在NMOS和PMOS器件中通过多功函数实现3Vt，至少需要2层功函数层和2种类型的离子注入来实现NMOS和PMOS。向金属栅极内的掺杂元素离子注入不易控制有效掺杂，并且波动性很差。因此，在目前的HKMG方案中，需要3次光刻图案化工艺来实现2WF(功函数)的NMOS器件和2WF(功函数)的PMOS器件。通过调整功函数金属层的厚度来控制功函数的方法在HK-金属栅极方案中很有效。然而多次光刻图案化工艺使得器件的集成过程变得更加复杂，成本更高。
因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，其中，所述第一PMOS区内形成有第一栅极凹槽、所述第二PMOS区内形成有第二栅极凹槽、所述第一NMOS区内形成有第三栅极凹槽、所述第二NMOS区内形成有第四栅极凹槽；
形成第一厚度的第一P型功函数层，所述第一厚度的第一P型功函数层覆盖所述第一栅极凹槽和所述第三栅极凹槽的底部和侧壁；
形成第二厚度的第一P型功函数层，所述第二厚度的第一P型功函数层覆盖所述第一厚度的第一P型功函数层，且覆盖所述第二栅极凹槽和所述第四栅极凹槽的底部和侧壁；
形成第二P型功函数层，所述第二P型功函数层覆盖所述第二厚度的第一P型功函数层，且所述第二P型功函数层和所述第一P型功函数层为不同的材料；
形成第三厚度的第一P型功函数层，所述第三厚度的第一P型功函数层仅位于第一栅极凹槽和所述第二栅极凹槽的所述第二P型功函数层表面；
形成N型功函数层，所述N型功函数层覆盖所述第二P型功函数层表面和第三厚度的第一P型功函数层表面；
形成金属电极层，所述金属电极层覆盖所述N型功函数层表面，且与所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽顶部表面齐平。
进一步，形成所述第一厚度的第一P型功函数层的步骤包括：
形成第一厚度的第一P型功函数薄膜，以覆盖所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部和侧壁；
形成图案化的第一掩膜层，所述第一掩膜层覆盖所述第一PMOS区和所述第一NMOS区，暴露所述第二PMOS区和所述第二NMOS区；
以所述第一掩膜层为掩膜，蚀刻去除所述第二栅极凹槽和所述第四栅极凹槽内的所述第一厚度的第一P型功函数薄膜，随后去除所述第一掩膜层。
进一步，所述第一掩膜层的材料包括光刻胶材料。
进一步，所述第一P型功函数层的材料使用TixN1-x、TaC、MoN或TaN中的一种。
进一步，所述第二P型功函数层的材料使用TixN1-x、TaC、MoN或TaN中的一种。
进一步，所述第一P型功函数层的厚度范围为10～580埃；所述第二P型功函数层的厚度范围为10～580埃。
进一步，所述第一厚度＜所述第二厚度＜所述第三厚度。
进一步，形成所述第三厚度的第一P型功函数层的步骤包括以下过程：
形成第三厚度的第一P型功函数薄膜，以覆盖所述第二P型功函数层；
形成图案化的第二掩膜层，所述第二掩膜层覆盖所述第一PMOS区和所述第二PMOS区，暴露所述第一NMOS区和所述第二NMOS区；
以所述第二掩膜层为掩膜，蚀刻去除所述第三栅极凹槽和所述第四栅极凹槽中的所述第三厚度的第一P型功函数薄膜，停止于所述第二P型功函数层上；
去除所述第二掩膜层。
进一步，所述第二掩膜层的材料包括光刻胶材料。
进一步，所述第一PMOS区内形成的PMOS器件的阈值电压小于第二PMOS区内形成的PMOS器件的阈值电压，所述第一NMOS区内形成的NMOS器件的阈值电压大于第二NMOS区内形成的NMOS器件的阈值电压。
进一步，在形成所述第一厚度的第一P型功函数层之前，还包括步骤：形成高k介电层，所述高k介电层覆盖所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部和侧壁。
进一步，在形成所述高k介电层后，所述第一厚度的第一P型功函数层之前，还包括步骤：
在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部和侧壁上依次形成覆盖层和阻挡层。
进一步，在形成所述高k介电层之前，还包括在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部的所述半导体衬底上形成界面层的步骤。
本发明另一方面还提供一种半导体器件，包括：
半导体衬底，所述半导体衬底包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，在所述第一PMOS区、所述第二PMOS区、所述第一NMOS区和所述第二NMOS区内分别形成有第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽；
分别设置在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽中的第一金属栅极结构、第二金属栅极结构、第三金属栅极结构和第四金属栅极结构，其中，
所述第一金属栅极结构包括：依次设置于所述第一栅极凹槽底部和侧壁上的第一厚度的第一P型功函数层、第二厚度的第一P型功函数层、第二P型功函数层、第三厚度的第一P型功函数层、N型功函数层，以及填充所述第一栅极凹槽的金属电极层，
所述第二金属栅极结构包括：依次设置于所述第二栅极凹槽底部和侧壁上的所述第二厚度的第一P型功函数层、所述第二P型功函数层、所述第三厚度的第一P型功函数层、N型功函数层，以及填充所述第二栅极凹槽的所述金属电极层，
所述第三金属栅极结构包括：依次设置于所述第三栅极凹槽底部和侧壁上的所述第一厚度的第一P型功函数层、所述第二厚度的第一P型功函数层、所述第二P型功函数层、N型功函数层，以及填充所述第三栅极凹槽的所述金属电极层，
所述第四金属栅极结构包括：依次设置于所述第四栅极凹槽底部和侧壁上的所述第二厚度的第一P型功函数层、所述第二P型功函数层、N型功函数层，以及填充所述第三栅极凹槽的所述金属电极层，
其中，所述第一P型功函数层和所述第二P型功函数层为不同的材料。
进一步，所述第一P型功函数层的材料使用TixN1-x、TaC、MoN或TaN中的一种。
进一步，所述第二P型功函数层的材料使用TixN1-x、TaC、MoN或TaN中的一种。
进一步，所述第一P型功函数层的厚度范围为10～580埃；所述第二P型功函数层的厚度范围为10～580埃。
进一步，所述第一厚度＜所述第二厚度＜所述第三厚度。
进一步，所述第一PMOS区内形成的PMOS器件的阈值电压小于第二PMOS区内形成的PMOS器件的阈值电压，所述第一NMOS区内形成的NMOS器件的阈值电压大于第二NMOS区内形成的NMOS器件的阈值电压。
进一步，所述第一金属栅极结构、所述第二金属栅极结构、所述第三金属栅极结构和所述第四金属栅极结构均包括高k介电层，其中，所述第一金属栅极结构和所述第三金属栅极结构的所述高k介电层设置于所述第一厚度的第一P型功函数层的下方，所述所述第二金属栅极结构和所述第四金属栅极结构的所述高k介电层设置于所述第二厚度的第一P型功函数层的下方。
进一步，在所述第一金属栅极结构和所述第三金属栅极结构的所述高k介电层与所述第一厚度的第一P型功函数层之间、所述第二金属栅极结构和所述第四金属栅极结构的所述高k介电层与所述第二厚度的第一P型功函数层之间均设置依次层叠的覆盖层和阻挡层。
进一步，在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部、所述高k介电层的下方形成有界面层。
本发明再一方面还提供一种电子装置，其包括前述的半导体器件。
根据本发明的半导体器件的制造方法，引入第二P型功函数层，该第二P型功函数层与所述第一P型功函数层为不同的材料，在去除第二功函数层上的第一P型功函数层时，可以使用第二P型功函数层作为蚀刻停止层，该方法减少了光刻工艺的使用次数，降低了生产工艺成本，且简化了工艺步骤。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1H示出了常规的一种实现2WF的NMOSFEF器件和2WF的PMOSFET器件的制造方法依次实施所获得结构的剖视图；
图2A至图2F示出了本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图3示出了本发明的一个实施例的一种半导体器件的制造方法的示意性流程图；
图4示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了实现2WF的NMOSFEF器件和2WF的PMOSFET器件，目前HKMG(高k金属栅极)叠层的制造方法中，往往制作四种厚度的功函数金属层。图1A-图1H示出了常规的一种实现2WF的NMOSFEF器件和2WF的PMOSFET器件的制造方法依次实施所获得结构的剖视图。
现对2WF的NMOSFEF器件和2WF的PMOSFET器件的制造方法做简单介绍，其包括以下步骤：
首先，如图1A所示，提供半导体衬底(未示出)，所述半导体衬底包括ULVT PMOS区、HVT PMOS区、HVT NMOS区和ULVT NMOS区，在ULVT PMOS区、HVT PMOS区、HVT NMOS区和ULVTNMOS区中分别形成有第一栅极凹槽11、第二栅极凹槽12、第三栅极凹槽13和第四栅极凹槽14。
将伪栅极介电层和伪栅极去除之后，形成第一栅极凹槽11、第二栅极凹槽12、第三栅极凹槽13和第四栅极凹槽14。
接着，继续参考图1A，在第一栅极凹槽11、第二栅极凹槽12、第三栅极凹槽13和第四栅极凹槽14的底部形成界面层101，之后在第一栅极凹槽11、第二栅极凹槽12、第三栅极凹槽13和第四栅极凹槽14的底部和侧壁上依次形成高k介电层102、覆盖层103、阻挡层104以及第一厚度的P型功函数层，在此将第一厚度记为t1。
接着，如图1B所示，形成图案化的第一光刻胶层106，其覆盖ULVT PMOS区、HVTNMOS区和ULVT NMOS区，暴露HVT PMOS区，并以图案化的第一光刻胶层106为掩膜，蚀刻去除HVT PMOS区内的第一厚度的P型功函数层105，停止于阻挡层104上，随后去除图案化的第一光刻胶层106。
接着，如图1C所示，在第一栅极凹槽11、第二栅极凹槽12、第三栅极凹槽13和第四栅极凹槽14的底部和侧壁上形成第二厚度的P型功函数层107，在此将第一厚度记为t2。
接着，如图1D所示，形成图案化的第二光刻胶层108，其覆盖ULVT PMOS区、HVTPMOS区和ULVT NMOS区，暴露HVT NMOS区，并以图案化的第二光刻胶层108为掩膜，蚀刻去除HVT NMOS区内的第一厚度的P型功函数层105和第二厚度的P型功函数层107，停止于阻挡层105上，随后去除第二光刻胶层108。
接着，如图1E所示，在第一栅极凹槽11、第二栅极凹槽12、第三栅极凹槽13和第四栅极凹槽14的底部和侧壁上形成第三厚度的P型功函数层109，在此将第三厚度记为t3。
接着，如图1F所示，形成图案化的第三光刻胶层110，其覆盖ULVT PMOS区、HVTPMOS区和HVT NMOS区，暴露ULVT NMOS区，并以图案化的第三光刻胶层110为掩膜，蚀刻去除ULVT NMOS区内的第三厚度的P型功函数层109、第二厚度的P型功函数层107和第一厚度的P型功函数层105，停止于所述阻挡层104上，随后去除第三光刻胶层110。
接着，如图1G所示，在第一栅极凹槽11、第二栅极凹槽12、第三栅极凹槽13和第四栅极凹槽14的底部和侧壁上形成第四厚度的P型功函数层111，在此将第四厚度记为t4。
接着，如图1H所示，在第一栅极凹槽11、第二栅极凹槽12、第三栅极凹槽13和第四栅极凹槽14的底部和侧壁上形成N型功函数层112，并填充满金属电极层113，形成最终的金属栅极结构。
CMOS金属栅极功函数随着P型功函数层的厚度增加而增加，因此，在上述四个区域中形成的功函数层的结构如下：
1、ULVT PMOS区中，其功函数层包括t1、t2、t3和t4厚度的P型功函数层以及N型功函数层，功函数层的厚度最厚，因此功函数最大，但是在此区域形成PMOS器件的阈值电压最低；
2、HVT PMOS区中，其功函数层包括t2、t3和t4厚度的P型功函数层以及N型功函数层，其功函数层相比ULVT PMOS区中的功函数层的厚度更薄，因此其功函数更小，而相应在此区域形成的PMOS器件的阈值电压更高；
3、HVT NMOS区中，其功函数层包括t3和t4厚度的P型功函数层以及N型功函数层；
4、ULVT NMOS区中，其功函数层包括t4厚度的P型功函数层以及N型功函数层，相比HVT NMOS区中的功函数层，其功函数层的厚度更薄，因此在ULVT NMOS区中形成的NMOS器件的阈值电压更低。
上述方法，沉积了四次厚度分别为t1、t2、t3和t4的P型功函数层，并进行了三次光刻工艺，工艺过程复杂，且光刻工艺执行的次数越多，光刻的成本越高，尤其是在先进技术节点中成本更高的极紫外(EUV)光刻的使用。
鉴于上述问题的存在，本发明提供一种半导体器件的制造方法，如图3所示，其主要包括以下步骤：
在步骤S301中，提供半导体衬底，所述半导体衬底包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，其中，所述第一PMOS区内形成有第一栅极凹槽、所述第二PMOS区内形成有第二栅极凹槽、所述第一NMOS区内形成有第三栅极凹槽、所述第二NMOS区内形成有第四栅极凹槽；
在步骤S302中，形成第一厚度的第一P型功函数层，所述第一厚度的第一P型功函数层覆盖所述第一栅极凹槽和所述第三栅极凹槽的底部和侧壁；
在步骤S303中，形成第二厚度的第一P型功函数层，所述第二厚度的第一P型功函数层覆盖所述第一厚度的第一P型功函数层，且覆盖所述第二栅极凹槽和所述第四栅极凹槽的底部和侧壁；
在步骤S304中，形成第二P型功函数层，所述第二P型功函数层覆盖所述第二厚度的第一P型功函数层，且所述第二P型功函数层和所述第一P型功函数层为不同的材料；
在步骤S305中，形成第三厚度的第一P型功函数层，所述第三厚度的第一P型功函数层仅位于第一栅极凹槽和所述第二栅极凹槽的所述第二P型功函数层表面；
在步骤S306中，形成N型功函数层，所述N型功函数层覆盖所述第二P型功函数层表面和第三厚度的第一P型功函数层表面；
在步骤S307中，形成金属电极层，所述金属电极层覆盖所述N型功函数层表面，且与所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽顶部表面齐平。
根据本发明的半导体器件的制造方法，引入第二P型功函数层，该第二P型功函数层与所述第一P型功函数层为不同的材料，在去除第二功函数层上的第一P型功函数层时，可以使用第二P型功函数层作为蚀刻停止层，该方法减少了光刻工艺的使用次数，降低了生产工艺成本，且简化了工艺步骤。
实施例一
下面，参考图2A至图2F对本发明的半导体器件的制造方法做详细描述，其中，图2A至图2F示出了本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。
首先，如图2A所示，提供半导体衬底(未示出)，所述半导体衬底包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，所述第一PMOS区内形成有第一栅极凹槽21、所述第二PMOS区内形成有第二栅极凹槽22、所述第一NMOS区内形成有第三栅极凹槽23、所述第二NMOS区内形成有第四栅极凹槽24。
作为示例，第一PMOS区为ULVT PMOS区，也即在该区域中形成超低阈值电压(ULVT)PMOS器件；第二PMOS区为HVT PMOS区，在该区域中形成高阈值电压(HVT)PMOS器件；第一NMOS区为HVT NMOS区，也即在该区域中形成高阈值电压(HVT)NMOS器件；第二NMOS区为ULVTNMOS区，在该区域中形成超低阈值电压(ULVT)NMOS器件。
半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底100可以包括外延层。半导体衬底还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体，本实施例中，预定形成的半导体器件可以为平面器件也可以是鳍片型器件，对于鳍片型器件所述半导体衬底中形成有鳍片。
在半导体衬底中形成有隔离结构，隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。隔离结构将半导体衬底分为PMOS区域和NMOS区域。半导体衬底中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在一个示例中，在所述第一PMOS区、所述第二PMOS区、所述第一NMOS区和所述第二NMOS区内分别形成有第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的过程包括以下步骤：
首先，在所述第一PMOS区、所述第二PMOS区、所述第一NMOS区和所述第二NMOS区内分别具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及选择性地在栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料优选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。
在半导体衬底和虚拟栅极上方形成层间介电层(未示出)。实施化学机械研磨(CMP)工艺去除多余的层间介电层，使得露出虚拟栅极的虚拟栅极层。还可以采用其他的方式形成层间介电层以露出虚拟栅极的虚拟栅极层。
层间介电层可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层101也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
之后，实施刻蚀工艺以去除虚拟栅极和栅极氧化层，以在所述第一PMOS区、所述第二PMOS区、所述第一NMOS区和所述第二NMOS区内分别形成有第一栅极凹槽21、第二栅极凹槽22、第三栅极凹槽23以及第四栅极凹槽24。
上述形成第一栅极凹槽21、第二栅极凹槽22、第三栅极凹槽23以及第四栅极凹槽24的方法仅作为示例，对于其他本领域技术人员熟知的合适的方法也同样可以适用于本发明。
其中，第一栅极凹槽21、第二栅极凹槽22、第三栅极凹槽23以及第四栅极凹槽24用于形成金属栅极结构。
接着，继续参考图2A，在第一栅极凹槽21、第二栅极凹槽22、第三栅极凹槽23以及第四栅极凹槽24的底部的所述半导体衬底上形成界面层201，在第一栅极凹槽21、第二栅极凹槽22、第三栅极凹槽23以及第四栅极凹槽24的底部和侧壁上依次沉积形成高k介电层202、覆盖层203、阻挡层204和第一厚度的第一P型功函数薄膜205a。
界面(IL)层201的构成材料包括硅氧化物(SiOx)，形成界面层的作用是改善高k介电层与半导体衬底之间的界面特性。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成界面层。界面层201的厚度范围为5埃至15埃。
高k介电层202的k值(介电常数)通常为3.9以上，高k介电层202的材料可以选择为但不限于La2O3、TiO2、Ta2O5、ZrO2、BaZrO、HfO2、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高k介电层202。高k介电层202的厚度范围可以为10埃至40埃，但并不限于此。
覆盖层203可选择性设置，覆盖层203的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层203。覆盖层203的厚度范围为0埃至20埃
阻挡层204也可选择性设置，阻挡层204的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层204。阻挡层204的厚度范围为0埃至20埃。
第一厚度的第一P型功函数薄膜205a为PMOS功函数金属层，P型功函数金属层(PWF)的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属薄膜。第一P型功函数薄膜205a的厚度范围为10埃至580埃，也即第一厚度的数值范围为10埃至580埃。
接着，如图2B所示，形成图案化的第一掩膜层206，第一掩膜层206覆盖所述第一PMOS区和所述第一NMOS区，暴露所述第二PMOS区和所述第二NMOS区，以所述第一掩膜层206为掩膜，蚀刻去除所述第二栅极凹槽22和所述第四栅极凹槽24内的所述第一厚度的第一P型功函数薄膜205a，以形成第一厚度的第一P型功函数层205，所述第一厚度的第一P型功函数层205覆盖所述第一栅极凹槽21和所述第三栅极凹槽23的底部和侧壁。
第一掩膜层206可以为本领域技术人员熟知的任何掩膜材料，其中，本实施例中，较佳地使用光刻胶材料作为第一掩膜层206的材料。
具体地，可首先在半导体衬底上旋涂光刻胶材料，通过光刻工艺的曝光显影等步骤对光刻胶材料进行图案化，暴露所述第二PMOS区和所述第二NMOS区。
之后，以形成的图案化的第一掩膜层206为掩膜，蚀刻去除所述第二栅极凹槽22和所述第四栅极凹槽24内的所述第一厚度的第一P型功函数薄膜205a，直到暴露出阻挡层204。
可以使用干法蚀刻、湿法蚀刻或者二者的结合进行本步骤中的蚀刻过程。干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。
蚀刻完成后，将图案化的第一掩膜层206去除，对于光刻胶材料可以使用灰化的方法或者湿法蚀刻的方法。
接着，如图2C所示，在所述第一栅极凹槽21、第二栅极凹槽22、第三栅极凹槽23以及第四栅极凹槽24的底部和侧壁上依次形成第二厚度的第一P型功函数层207、第二P型功函数层208和第三厚度的第一P型功函数薄膜209a，其中，第三厚度的第一P型功函数薄膜209a和所述第二P型功函数层207为不同的材料。
具体地，第二厚度的第一P型功函数层207和第三厚度的第一P型功函数薄膜209a以及前述的第一厚度的第一P型功函数层205可使用相同的材料，其均为PMOS功函数金属层，P型功函数金属层(PWF)的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。第一P型功函数层205的厚度范围为10埃至580埃，也即第一厚度、第二厚度和第三厚度的数值范围均为10埃至580埃，其中，第一厚度、第二厚度、第三厚度可以为不同的数值或者相同的数值，也可以使第一厚度<第二厚度<第三厚度。
其中，第二P型功函数层208的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。第二P型功函数层208的厚度范围为10埃至580埃。
第二P型功函数层208和前述的任意厚度的第一P型功函数层为不同材料的PMOS功函数金属层(PWF)，第二P型功函数层可以作为第一P型功函数层的蚀刻停止层，两者之间具有相差较大的蚀刻选择比。例如，第一P型功函数层使用TixN1-x，而第二功函数可以选择TaC、MoN、TaN或者其他适合的薄膜层。
接着，如图2D所示，形成图案化的第二掩膜层210覆盖所述第一PMOS区和所述第二PMOS区，暴露所述第一NMOS区和所述第二NMOS区。
第二掩膜层210可以为本领域技术人员熟知的任何掩膜材料，其中，本实施例中，较佳地使用光刻胶材料作为第二掩膜层210的材料。
具体地，可首先在半导体衬底上旋涂光刻胶材料，通过光刻工艺的曝光显影等步骤对光刻胶材料进行图案化，以覆盖所述第一PMOS区和所述第二PMOS区，暴露所述第一NMOS区和所述第二NMOS区。
接着，如图2E所示，以第二掩膜层210为掩膜，蚀刻去除所述第三栅极凹槽23和所述第四栅极凹槽24中的所述第三厚度的第一P型功函数薄膜209a，停止于所述第二P型功函数层208上，以形成第三厚度的第一P型功函数层209，所述第三厚度的第一P型功函数层209仅位于第一栅极凹槽21和所述第二栅极凹槽22的所述第二P型功函数层208表面，并随后去除所述第二掩膜层210。
由于第二P型功函数层208与第三厚度的第一P型功函数薄膜209a为不同的材料，在蚀刻过程中，第二P型功函数层208可以作为蚀刻停止层。
可以使用干法蚀刻、湿法蚀刻或者二者的结合进行本步骤中的蚀刻过程。干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。
蚀刻完成后，将图案化的第二掩膜层210去除，对于光刻胶材料可以使用灰化的方法或者湿法蚀刻的方法。
接着，如图2F所示，在所述第一栅极凹槽21、第二栅极凹槽22、第三栅极凹槽23以及第四栅极凹槽24的底部和侧壁上形成N型功函数层211。并随后在第一栅极凹槽21、第二栅极凹槽22、第三栅极凹槽23以及第四栅极凹槽24填充金属电极层212。
N型功函数层211为N型功函数金属层(NWF)，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。
金属电极层212填充满第一栅极凹槽21、第二栅极凹槽22、第三栅极凹槽23以及第四栅极凹槽24，进而在每个栅极凹槽中形成金属栅极叠层结构。金属电极层212的材料可以选择为但不限于Al、W或者其他适合的薄膜层，金属电极层的材料可以选W。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。
经过上述方法，在第一PMOS区内形成的金属栅极叠层结构中的P型功函数层包括：第一厚度的第一P型功函数层205、第二厚度的第一P型功函数层207、第二P型功函数层208、第三厚度的第一P型功函数层209；在第二PMOS区内形成的金属栅极叠层结构中的P型功函数层包括：第二厚度的第一P型功函数层207、第二P型功函数层208、第三厚度的第一P型功函数层209。第一PMOS区中包含的P型功函数层的总厚度大于第二PMOS区中包含的P型功函数层的总厚度，因此，相应的第一PMOS区内形成的PMOS器件的阈值电压Vt小于第二PMOS区内形成的PMOS器件的阈值电压Vt。
而在第一NMOS区内形成的金属栅极叠层结构中的P型功函数层包括：第一厚度的第一P型功函数层205、第二厚度的第一P型功函数层207和第二P型功函数层208；第二NMOS区内形成的金属栅极叠层结构中的P型功函数层包括：第二厚度的第一P型功函数层207和第二P型功函数层208。第一NMOS区中包含的P型功函数层的总厚度大于第二NMOS区中包含的P型功函数层的总厚度，因此，第二NMOS区内形成的NMOS器件的阈值电压Vt大于第二NMOS区内形成的NMOS器件的阈值电压Vt。
对于完整的器件的制作还需其他中间步骤或者后续步骤等，在此均不做赘述。
综上所述，通过本发明的制造方法，可以制备获得2WF NMOS和2WF PMOS器件，本发明的方法，引入第二P型功函数层，该第二P型功函数层与所述第一P型功函数层为不同的材料，在去除第二功函数层上的第一P型功函数层时，可以使用第二P型功函数层作为蚀刻停止层，该方法减少了光刻工艺的使用次数，降低了生产工艺成本，且简化了工艺步骤，并且提高了器件的性能和良率。
实施例二
本发明还提供一种采用实施例一中的制造方法形成的半导体器件，该半导体器件包括2WF NMOS和2WF PMOS器件。
下面，参考图2F对本发明的半导体器件做详细说明。
具体地，本发明的半导体器件包括：半导体衬底(未示出)。所述半导体衬底包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，在所述第一PMOS区、所述第二PMOS区、所述第一NMOS区和所述第二NMOS区内分别形成有第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽
第一PMOS区为ULVT PMOS区，也即在该区域中设置超低阈值电压(ULVT)PMOS器件；第二PMOS区为HVT PMOS区，在该区域中设置高阈值电压(HVT)PMOS器件；第一NMOS区为HVTNMOS区，也即在该区域中设置高阈值电压(HVT)NMOS器件；第二NMOS区为ULVT NMOS区，在该区域中设置超低阈值电压(ULVT)NMOS器件。
半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底100可以包括外延层。半导体衬底还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体，本实施例中，预定形成的半导体器件可以为平面器件也可以是鳍片型器件，对于鳍片型器件所述半导体衬底中形成有鳍片。
在半导体衬底中形成有隔离结构，隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。隔离结构将半导体衬底分为PMOS区域和NMOS区域。半导体衬底中还形成有各种阱(well)结构，为了简化，图示中予以省略。
还包括分别设置在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽中的第一金属栅极结构、第二金属栅极结构、第三金属栅极结构和第四金属栅极结构，其中，
第一PMOS区内的所述第一金属栅极结构包括：依次设置于所述第一栅极凹槽底部和侧壁上的高k介电层202、第一厚度的第一P型功函数层205、第二厚度的第一P型功函数层207、第二P型功函数层208、第三厚度的第一P型功函数层209、N型功函数层211，以及填充满所述第一栅极凹槽的金属电极层212。
第二PMOS区内的所述第二金属栅极结构包括：依次设置于所述第二栅极凹槽底部和侧壁上的所述高k介电层202、所述第二厚度的第一P型功函数层207、所述第二P型功函数层208、所述第三厚度的第一P型功函数层209、所述N型功函数层211，以及填充满所述第二栅极凹槽的所述金属电极层212。
第一NMOS区内的所述第三金属栅极结构包括：依次设置于所述第三栅极凹槽底部和侧壁上的高k介电层202、所述第一厚度的第一P型功函数层205、所述第二厚度的第一P型功函数层207、所述第二P型功函数层208、N型功函数层211，以及填充满所述第三栅极凹槽的所述金属电极层212。
第二NMOS区内的所述第四金属栅极结构包括：依次设置于所述第四栅极凹槽底部和侧壁上的高k介电层202、所述第二厚度的第一P型功函数层207、所述第二P型功函数层208、N型功函数层211，以及填充满所述第三栅极凹槽的所述金属电极层212。
其中，所述第一P型功函数层和所述第二P型功函数层为不同的材料。
在一个示例中，在所述第一金属栅极结构和所述第三金属栅极结构的所述高k介电层202与所述第一厚度的第一P型功函数层205之间、所述第二金属栅极结构和所述第四金属栅极结构的所述高k介电层202与所述第二厚度的第一P型功函数层207之间均设置依次层叠的覆盖层203和阻挡层204。
在一个示例中，在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部、所述高k介电层202的下方形成有界面层201。
界面(IL)层201的构成材料包括硅氧化物(SiOx)，形成界面层的作用是改善高k介电层与半导体衬底之间的界面特性。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成界面层。界面层201的厚度范围为5埃至15埃。
高k介电层202的k值(介电常数)通常为3.9以上，高k介电层202的材料可以选择为但不限于La2O3、TiO2、Ta2O5、ZrO2、BaZrO、HfO2、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高k介电层202。高k介电层202的厚度范围可以为10埃至40埃，但并不限于此。
覆盖层203可选择性设置，覆盖层203的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层203。覆盖层203的厚度范围为0埃至20埃
阻挡层204也可选择性设置，阻挡层204的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层204。阻挡层204的厚度范围为0埃至20埃。
第一厚度的第一P型功函数层205、第二厚度的第一P型功函数层207、第三厚度的第一P型功函数层209均为PMOS功函数金属层，P型功函数金属层(PWF)的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。第一厚度、第二厚度和第三厚度的数值范围均为10埃至580埃。其中，第一厚度、第二厚度、第三厚度可以为不同的数值或者相同的数值，也可以使第一厚度<第二厚度<第三厚度。
其中，第二P型功函数层208的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。第二P型功函数层208的厚度范围为10埃至580埃。
第二P型功函数层208和前述的任意厚度的第一P型功函数层为不同材料的PMOS功函数金属层(PWF)，第二P型功函数层可以作为第一P型功函数层的蚀刻停止层，两者之间具有相差较大的蚀刻选择比。例如，第一P型功函数层使用TixN1-x，而第二功函数可以选择TaC、MoN、TaN或者其他适合的薄膜层。
N型功函数层211为N型功函数金属层(NWF)，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。
金属电极层212填充满第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽。金属电极层212的材料可以选择为但不限于Al、W或者其他适合的薄膜层，金属电极层的材料可以选W。
在第一PMOS区内形成的金属栅极叠层结构中的P型功函数层包括：第一厚度的第一P型功函数层205、第二厚度的第一P型功函数层207、第二P型功函数层208、第三厚度的第一P型功函数层209；在第二PMOS区内形成的金属栅极叠层结构中的P型功函数层包括：第二厚度的第一P型功函数层207、第二P型功函数层208、第三厚度的第一P型功函数层209。第一PMOS区中包含的P型功函数层的总厚度大于第二PMOS区中包含的P型功函数层的总厚度，因此，相应的第一PMOS区内形成的PMOS器件的阈值电压Vt小于第二PMOS区内形成的PMOS器件的阈值电压Vt。
而在第一NMOS区内形成的金属栅极叠层结构中的P型功函数层包括：第一厚度的第一P型功函数层205、第二厚度的第一P型功函数层207和第二P型功函数层208；第二NMOS区内形成的金属栅极叠层结构中的P型功函数层包括：第二厚度的第一P型功函数层207和第二P型功函数层208。第一NMOS区中包含的P型功函数层的总厚度大于第二NMOS区中包含的P型功函数层的总厚度，因此，第二NMOS区内形成的NMOS器件的阈值电压Vt大于第二NMOS区内形成的NMOS器件的阈值电压Vt。
对于完整的器件还可能包括其他的元件，例如将源极、漏极以及金属互连结构等，在此不再赘述。
由于本发明的半导体器件采用前述的制造方法制作获得，在前述的制造方法具有优异的效果时，因此形成的半导体器件具有同样的技术效果，并且该半导体器件具有更高的性能和良率。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件，所述半导体器件根据实施例一所述方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的电路，因而具有更好的性能。
其中，图4示出移动电话手机的示例。移动电话手机400被设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
其中所述移动电话手机包括实施例二所述的半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，在所述第一PMOS区、所述第二PMOS区、所述第一NMOS区和所述第二NMOS区内分别形成有第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽；
分别设置在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽中的第一金属栅极结构、第二金属栅极结构、第三金属栅极结构和第四金属栅极结构，其中，
所述第一金属栅极结构包括：依次设置于所述第一栅极凹槽底部和侧壁上的高k介电层、第一厚度的第一P型功函数层、第二厚度的第一P型功函数层、第二P型功函数层、第三厚度的第一P型功函数层、N型功函数层，以及填充所述第一栅极凹槽的金属电极层，
所述第二金属栅极结构包括：依次设置于所述第二栅极凹槽底部和侧壁上的所述高k介电层、所述第二厚度的第一P型功函数层、所述第二P型功函数层、所述第三厚度的第一P型功函数层、N型功函数层，以及填充所述第二栅极凹槽的所述金属电极层，
所述第三金属栅极结构包括：依次设置于所述第三栅极凹槽底部和侧壁上的高k介电层、所述第一厚度的第一P型功函数层、所述第二厚度的第一P型功函数层、所述第二P型功函数层、N型功函数层，以及填充所述第三栅极凹槽的所述金属电极层，
所述第四金属栅极结构包括：依次设置于所述第四栅极凹槽底部和侧壁上的高k介电层、所述第二厚度的第一P型功函数层、所述第二P型功函数层、N型功函数层，以及填充所述第三栅极凹槽的所述金属电极层，
其中，所述第一P型功函数层和所述第二P型功函数层为不同的材料。
由于前述的半导体器件的具有更高的性能和良率，进而包括该半导体器件的电子装置也相应的具有更高的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (23)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，其中，所述第一PMOS区内形成有第一栅极凹槽、所述第二PMOS区内形成有第二栅极凹槽、所述第一NMOS区内形成有第三栅极凹槽、所述第二NMOS区内形成有第四栅极凹槽；
形成第一厚度的第一P型功函数层，所述第一厚度的第一P型功函数层覆盖所述第一栅极凹槽和所述第三栅极凹槽的底部和侧壁；
形成第二厚度的第一P型功函数层，所述第二厚度的第一P型功函数层覆盖所述第一厚度的第一P型功函数层，且覆盖所述第二栅极凹槽和所述第四栅极凹槽的底部和侧壁；
形成第二P型功函数层，所述第二P型功函数层覆盖所述第二厚度的第一P型功函数层，且所述第二P型功函数层和所述第一P型功函数层为不同的材料；
形成第三厚度的第一P型功函数层，所述第三厚度的第一P型功函数层仅位于第一栅极凹槽和所述第二栅极凹槽的所述第二P型功函数层表面；
形成N型功函数层，所述N型功函数层覆盖所述第二P型功函数层表面和第三厚度的第一P型功函数层表面；
形成金属电极层，所述金属电极层覆盖所述N型功函数层表面，且与所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽顶部表面齐平。
2.如权利要求1所述的制造方法，其特征在于，形成所述第一厚度的第一P型功函数层的步骤包括：
形成第一厚度的第一P型功函数薄膜，以覆盖所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部和侧壁；
形成图案化的第一掩膜层，所述第一掩膜层覆盖所述第一PMOS区和所述第一NMOS区，暴露所述第二PMOS区和所述第二NMOS区；
以所述第一掩膜层为掩膜，蚀刻去除所述第二栅极凹槽和所述第四栅极凹槽内的所述第一厚度的第一P型功函数薄膜，随后去除所述第一掩膜层。
3.如权利要求2所述的制造方法，其特征在于，所述第一掩膜层的材料包括光刻胶材料。
4.如权利要求1所述的制造方法，其特征在于，所述第一P型功函数层的材料使用TixN1-x、TaC、MoN或TaN中的一种。
5.如权利要求1所述的制造方法，其特征在于，所述第二P型功函数层的材料使用TixN1-x、TaC、MoN或TaN中的一种。
6.如权利要求1所述的制造方法，其特征在于，所述第一P型功函数层的厚度范围为10～580埃；所述第二P型功函数层的厚度范围为10～580埃。
7.如权利要求1所述的制造方法，其特征在于，所述第一厚度＜所述第二厚度＜所述第三厚度。
8.如权利要求1所述的制造方法，其特征在于，形成所述第三厚度的第一P型功函数层的步骤包括以下过程：
形成第三厚度的第一P型功函数薄膜，以覆盖所述第二P型功函数层；
形成图案化的第二掩膜层，所述第二掩膜层覆盖所述第一PMOS区和所述第二PMOS区，暴露所述第一NMOS区和所述第二NMOS区；
以所述第二掩膜层为掩膜，蚀刻去除所述第三栅极凹槽和所述第四栅极凹槽中的所述第三厚度的第一P型功函数薄膜，停止于所述第二P型功函数层上；
去除所述第二掩膜层。
9.如权利要求1所述的制造方法，其特征在于，所述第二掩膜层的材料包括光刻胶材料。
10.如权利要求1所述的制造方法，其特征在于，所述第一PMOS区内形成的PMOS器件的阈值电压小于第二PMOS区内形成的PMOS器件的阈值电压，所述第一NMOS区内形成的NMOS器件的阈值电压大于第二NMOS区内形成的NMOS器件的阈值电压。
11.如权利要求1所述的制造方法，其特征在于，在形成所述第一厚度的第一P型功函数层之前，还包括步骤：形成高k介电层，所述高k介电层覆盖所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部和侧壁。
12.如权利要求11所述的制造方法，其特征在于，在形成所述高k介电层后，所述第一厚度的第一P型功函数层之前，还包括步骤：在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部和侧壁上依次形成覆盖层和阻挡层。
13.如权利要求11所述的制造方法，其特征在于，在形成所述高k介电层之前，还包括在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部的所述半导体衬底上形成界面层的步骤。
14.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，在所述第一PMOS区、所述第二PMOS区、所述第一NMOS区和所述第二NMOS区内分别形成有第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽；
分别设置在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽中的第一金属栅极结构、第二金属栅极结构、第三金属栅极结构和第四金属栅极结构，其中，
所述第一金属栅极结构包括：依次设置于所述第一栅极凹槽底部和侧壁上的第一厚度的第一P型功函数层、第二厚度的第一P型功函数层、第二P型功函数层、第三厚度的第一P型功函数层、N型功函数层，以及填充所述第一栅极凹槽的金属电极层，
所述第二金属栅极结构包括：依次设置于所述第二栅极凹槽底部和侧壁上的所述第二厚度的第一P型功函数层、所述第二P型功函数层、所述第三厚度的第一P型功函数层、N型功函数层，以及填充所述第二栅极凹槽的所述金属电极层，
所述第三金属栅极结构包括：依次设置于所述第三栅极凹槽底部和侧壁上的所述第一厚度的第一P型功函数层、所述第二厚度的第一P型功函数层、所述第二P型功函数层、N型功函数层，以及填充所述第三栅极凹槽的所述金属电极层，
所述第四金属栅极结构包括：依次设置于所述第四栅极凹槽底部和侧壁上的所述第二厚度的第一P型功函数层、所述第二P型功函数层、N型功函数层，以及填充所述第三栅极凹槽的所述金属电极层，
其中，所述第一P型功函数层和所述第二P型功函数层为不同的材料。
15.如权利要求14所述的半导体器件，其特征在于，所述第一P型功函数层的材料使用TixN1-x、TaC、MoN或TaN中的一种。
16.如权利要求14所述的半导体器件，其特征在于，所述第二P型功函数层的材料使用TixN1-x、TaC、MoN或TaN中的一种。
17.如权利要求14所述的半导体器件，其特征在于，所述第一P型功函数层的厚度范围为10～580埃；所述第二P型功函数层的厚度范围为10～580埃。
18.如权利要求14所述的半导体器件，其特征在于，所述第一厚度＜所述第二厚度＜所述第三厚度。
19.如权利要求14所述的半导体器件，其特征在于，所述第一PMOS区内形成的PMOS器件的阈值电压小于第二PMOS区内形成的PMOS器件的阈值电压，所述第一NMOS区内形成的NMOS器件的阈值电压大于第二NMOS区内形成的NMOS器件的阈值电压。
20.如权利要求14所述的半导体器件，其特征在于，所述第一金属栅极结构、所述第二金属栅极结构、所述第三金属栅极结构和所述第四金属栅极结构均包括高k介电层，其中，所述第一金属栅极结构和所述第三金属栅极结构的所述高k介电层设置于所述第一厚度的第一P型功函数层的下方，所述第二金属栅极结构和所述第四金属栅极结构的所述高k介电层设置于所述第二厚度的第一P型功函数层的下方。
21.如权利要求20所述的半导体器件，其特征在于，在所述第一金属栅极结构和所述第三金属栅极结构的所述高k介电层与所述第一厚度的第一P型功函数层之间、所述第二金属栅极结构和所述第四金属栅极结构的所述高k介电层与所述第二厚度的第一P型功函数层之间均设置依次层叠的覆盖层和阻挡层。
22.如权利要求20所述的半导体器件，其特征在于，在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部、所述高k介电层的下方形成有界面层。
23.一种电子装置，其特征在于，包括如权利要求14至22任一项所述的半导体器件。
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