CN104916590A - 一种半导体器件及其制造方法 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，在半导体衬底的NMOS区和PMOS区上形成伪栅极结构；同时去除位于NMOS区和PMOS区的伪栅极结构以形成沟槽；在所述沟槽内依次形成界面层、高k介电层、覆盖层、第一阻挡层和第一功函数设定金属层；去除位于NMOS区上的第一功函数设定金属层，在NMOS区上形成包括自下而上层叠的第二功函数设定金属层、第二阻挡层和金属栅极材料层的第一层叠结构；在PMOS区上形成包括自下而上层叠的阈值电压调节材料层、所述第二阻挡层和所述金属栅极材料层的第二层叠结构。根据本发明，通过形成具有不同Al含量的材料层使NMOS具有低Vt、PMOS具有高Vt，同时，可以降低覆盖层的厚度，扩大填充沟槽的工艺窗口。

Description

一种半导体器件及其制造方法

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种在后高k介电层/金属栅极工艺中实现对具有不同数值范围的阈值电压(Vt)的调控的方法。

背景技术

集成电路（IC）尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管（MOS），随着半导体集成电路工业技术日益的成熟，超大规模集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步减小。对于采用具有较小数值的技术节点的工艺制造的MOS而言，后高k/金属栅极（high-k andmetal gate last）技术已经广泛地应用于MOS器件中，以避免高温处理工艺对高k介电层和金属栅极的损伤。

然而，目前的后高k介电层/后金属栅极工艺与前高k介电层/后金属栅极工艺相比，在去除由自下而上层叠的牺牲栅介电层和牺牲栅电极层构成的伪栅极结构后形成的栅沟槽中沉积界面层、高k介电层和覆盖层之后，将使栅极堆叠填充变得不容易实现，尤其对于数值较小的技术节点的工艺而言。另一方面，在双功函数金属栅极工艺中为了实现分别形成PMOS功函数设定金属层和NMOS功函数设定金属层，使得薄膜堆叠层和填充工艺变得非常的复杂。同时，现有的半导体技术面临着在后高k介电层/金属栅极工艺中应用多元阈值电压（multi-Vt）技术以形成具有双功函数金属层半导体器件，传统的方法通过缩小栅极关键尺寸进而缩小沟道的长度以实现超低阈值电压（ultra-LVT）工艺，还提出通过调节每个器件的金属功函数的堆叠结构以实现multi-Vt工艺，但是这些方法均需要多次光刻/刻蚀工艺，将使半导体器件的制作工艺变得更为复杂，从而提升制造成本和工序时长。此外，对于现有技术而言，形成于PMOS和NMOS的高k介电层上的覆盖层对于Al的扩散能力是相同的，PMOS功函数设定金属层通常为TiN层，NMOS功函数设定金属层通常为TiAl合金层，要使PMOS和NMOS具有不同的Vt，需要在PMOS功函数设定金属层上形成额外的TiAl合金层，为了扩大填充栅沟槽的工艺窗口，需要去除PMOS功函数设定金属层的位于栅沟槽的的侧壁上部的部分，由此带来下述负面影响：第一，增加工艺复杂度；第二，PMOS和NMOS虽然具有不同的Vt，但是都偏低。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底的NMOS区和PMOS区上形成伪栅极结构；同时去除位于所述NMOS区和所述PMOS区的伪栅极结构以形成沟槽；在所述沟槽内依次形成界面层、高k介电层、覆盖层、第一阻挡层和第一功函数设定金属层；去除位于所述NMOS区上的第一功函数设定金属层，在所述NMOS区上形成包括自下而上层叠的第二功函数设定金属层、第二阻挡层和金属栅极材料层的第一层叠结构；在所述PMOS区上形成包括自下而上层叠的阈值电压调节材料层、所述第二阻挡层和所述金属栅极材料层的第二层叠结构。

进一步，在去除所述伪栅极结构之前，还包括下述步骤：在所述半导体衬底上形成覆盖所述伪栅极结构的接触孔蚀刻停止层；在所述接触孔蚀刻停止层上形成层间介电层；执行化学机械研磨依次研磨所述层间介电层和所述接触孔蚀刻停止层，直至露出所述伪栅极结构的顶部。

进一步，所述伪栅极结构包括自下而上层叠的牺牲栅极介电层和牺牲栅极材料层。

进一步，所述覆盖层的构成材料为采用TiCl₄为源气体制备的TiN，所述第一功函数设定金属层的构成材料包括适用于所述PMOS的一层或多层金属或金属化合物，所述第二功函数设定金属层的构成材料为采用CVD、ALD或者PVD形成的Al或具有高Al含量的金属化合物，所述阈值电压调节材料层的构成材料为采用CVD、ALD或者PVD形成的具有低Al含量的金属化合物。

进一步，所述含Al的金属化合物为TiAl。

进一步，所述具有高Al含量的金属化合物的Al含量为30％-50％，所述具有低Al含量的金属化合物的Al含量为20％-40％。

进一步，采用干法蚀刻或者湿法蚀刻所述第一功函数设定金属层的去除，所述蚀刻在所述第一功函数设定金属层和所述第一阻挡层之间具有高刻蚀选择比。

进一步，所述覆盖层的厚度为5-15埃，所述第一功函数设定金属层的厚度为10-80埃，所述第二功函数设定金属层的厚度为10-80埃，所述阈值电压调节材料层的厚度为10-80埃。

进一步，所述覆盖层的厚度为15埃，所述第一功函数设定金属层的厚度为30埃，所述第二功函数设定金属层的厚度为30埃，所述阈值电压调节材料层的厚度为30埃。

本发明还提供一种如上述任一方法制造的半导体器件，所述半导体器件的NMOS具有低阈值电压、PMOS具有高阈值电压。

根据本发明，通过形成具有不同Al含量的材料层使NMOS具有低Vt、PMOS具有高Vt，同时，形成在高k介电层上的覆盖层的材料为采用TiCl₄为源气体制备的TiN，可以降低覆盖层的厚度，扩大填充沟槽的工艺窗口，在PMOS区形成阈值电压调节材料层之前，可以省去去除位于沟槽的侧壁上部的第一功函数设定金属层的工艺步骤，降低工艺成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图2为根据本发明示例性实施例的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的在后高k介电层/金属栅极工艺中实现对具有不同数值范围的阈值电压的调控的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

[示例性实施例]

参照图1A-图1F，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本实施例中，隔离结构101为浅沟槽隔离结构，其将半导体衬底100分为NMOS区和PMOS区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。

在半导体衬底100的NMOS区和PMOS区上均形成有伪栅极结构102，作为示例，伪栅极结构102包括自下而上层叠的牺牲栅极介电层102a和牺牲栅极材料层102b。牺牲栅极介电层102a的材料包括二氧化硅。牺牲栅极材料层102b的材料包括多晶硅或无定形碳，优选多晶硅。

此外，作为示例，在伪栅极结构102的两侧形成有侧壁结构103。其中，侧壁结构103至少包括氧化物层和/或氮化物层。在侧壁结构103两侧的半导体衬底100中形成有源/漏区，为了简化，图示中予以省略。

此外，在NMOS区的源/漏区中形成有嵌入式碳硅层，在PMOS区的源/漏区中形成有嵌入式锗硅层，在嵌入式碳硅层和嵌入式锗硅层的顶部形成有帽层，以有利于后续在嵌入式碳硅层和嵌入式锗硅层上形成自对准硅化物的实施，作为示例，所述帽层的构成材料为硅，为了简化，图示中均予以省略。

形成所述帽层之后，在半导体衬底100上形成覆盖伪栅极结构102和侧壁结构103的接触孔蚀刻停止层104和层间介电层105。接触孔蚀刻停止层104的材料优选氮化硅，层间介电层105的材料优选采用等离子体增强化学气相沉积工艺形成的氧化物。然后，执行化学机械研磨以露出伪栅极结构102的顶部。

接着，如图1B所示，同时去除位于NMOS区和PMOS区上的伪栅极结构102，形成沟槽106。在本实施例中，采用干法蚀刻工艺实施所述去除，其工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。

接着，如图1C所示，在沟槽106内依次形成界面层107、高k介电层108、覆盖层109、第一阻挡层110和第一功函数设定金属层111。界面层107的材料可以为热氧化物、氮氧化物、化学氧化物或者采用化学气相沉积（CVD）、原子层沉积（ALD）或者物理气相沉积（PVD）形成的其它适合的材料，其厚度为5-10埃，形成界面层107的作用是改善高k介电层108与半导体衬底100之间的界面特性。高k介电层108的k值（介电常数）通常为3.9以上，其材料可以为LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba，Sr）TiO₃（BST）、Al₂O₃、Si₃N₄、氮氧化物或者采用CVD、ALD或者PVD形成的其它适合的材料，其厚度为10-30埃，优选20埃。覆盖层109的构成材料为采用TiCl₄为源气体制备的TiN，制备工艺为CVD或ALD，其厚度为5-15埃，优选15埃，形成覆盖层109的作用是防止后续形成金属栅极结构时实施的蚀刻对高k介电层108造成损伤。第一阻挡层110的材料可以为TaN、Ta或者采用CVD、ALD或者PVD形成的其它适合的材料，其厚度为5-20埃，优选20埃，形成第一阻挡层110的作用是后续形成的金属栅极结构中的金属材料向高k介电层108的扩散。第一功函数设定金属层111包括适用于PMOS的一层或多层金属或金属化合物，例如Ti_xN_1-x、TaC、MoN、TaN或者采用CVD、ALD或者PVD形成的其它适合的材料，其厚度为10-80埃，优选30埃。形成上述各层之后，执行化学机械研磨以研磨上述各层，直至露出层间介电层105。

接着，如图1D所示，形成底部抗反射涂层（BARC层）112，以完全填充沟槽106。在本实施例中，采用旋涂工艺形成BARC层112，之后，执行化学机械研磨直至露出层间介电层105。

接着，如图1E所示，去除位于NMOS区上的BARC层112和第一功函数设定金属层111。在本实施例中，采用干法蚀刻或者湿法蚀刻实施BARC层112和第一功函数设定金属层111的去除，其中，所述蚀刻在第一功函数设定金属层111和第一阻挡层110之间具有高刻蚀选择比。

接下来，在NMOS区上形成第一层叠结构。在本实施例中，第一层叠结构包括自下而上层叠的第二功函数设定金属层113、第二阻挡层114和金属栅极材料层115。第二功函数设定金属层113的构成材料为采用CVD、ALD或者PVD形成的Al或具有高Al含量（Al含量为30％-50％）的金属化合物，例如具有高Al含量的TiAl，其厚度为10-80埃，优选30埃。第二阻挡层114的材料可以为TiN、Ti或者采用CVD、ALD或者PVD形成的其它适合的材料，其厚度为10-40埃，优选40埃，形成第二阻挡层114的作用是防止金属栅极材料层115中的金属向下方各层的扩散。金属栅极材料层115的材料可以为Al、W或者采用CVD、ALD或者PVD形成的其它适合的材料，实施上述工艺形成的金属栅极材料层115必须确保其中不存在孔洞缺陷。形成上述各层之后，执行化学机械研磨以研磨上述各层，直至露出层间介电层105。

接着，如图1F所示，去除位于PMOS区上的BARC层112。在本实施例中，采用干法蚀刻或者湿法蚀刻实施BARC层112的去除。

然后，在PMOS区上形成第二层叠结构。在本实施例中，第二层叠结构包括自下而上层叠的阈值电压调节材料层116、第二阻挡层114和金属栅极材料层115。阈值电压调节材料层116构成材料为采用CVD、ALD或者PVD形成的具有低Al含量（Al含量为20％-40％）的金属化合物，例如具有低Al含量的TiAl，其厚度为10-80埃，优选30埃。第二阻挡层114的材料可以为TiN、Ti或者采用CVD、ALD或者PVD形成的其它适合的材料，其厚度为10-40埃，优选40埃，形成第二阻挡层114的作用是防止金属栅极材料层115中的金属向下方各层的扩散。金属栅极材料层115的材料可以为Al、W或者采用CVD、ALD或者PVD形成的其它适合的材料，实施上述工艺形成的金属栅极材料层115必须确保其中不存在孔洞缺陷。形成上述各层之后，执行化学机械研磨以研磨上述各层，直至露出层间介电层105。

至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以实施其余的半导体器件前端制造工艺，包括：在层间介电层105上形成覆盖第一层叠结构和第二层叠结构的另一层间介电层，形成连通金属栅极材料层115的顶部的第一接触孔和连通PMOS区的嵌入式锗硅层的顶部以及NMOS区的嵌入式碳硅层的顶部的第二接触孔，在第二接触孔的底部形成自对准硅化物，填充金属（通常为钨）于第一接触孔和第二接触孔中形成连接后续形成的互连金属层与所述自对准硅化物的接触塞。

接下来，可以实施常规的半导体器件后端制造工艺，包括：多个互连金属层的形成，通常采用双大马士革工艺来完成；金属焊盘的形成，用于实施器件封装时的引线键合。

参照图2，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。

在步骤201中，提供半导体衬底，在半导体衬底的NMOS区和PMOS区上形成伪栅极结构；

在步骤202中，同时去除位于NMOS区和PMOS区的伪栅极结构以形成沟槽；

在步骤203中，在所述沟槽内依次形成界面层、高k介电层、覆盖层、第一阻挡层和第一功函数设定金属层；

在步骤204中，去除位于NMOS区上的第一功函数设定金属层，在NMOS区上形成包括自下而上层叠的第二功函数设定金属层、第二阻挡层和金属栅极材料层的第一层叠结构；

在步骤205中，在PMOS区上形成包括自下而上层叠的阈值电压调节材料层、第二阻挡层和金属栅极材料层的第二层叠结构。

根据本发明，通过形成具有不同Al含量的材料层使NMOS具有低Vt、PMOS具有高Vt，同时，形成在高k介电层108上的覆盖层109的材料为采用TiCl₄为源气体制备的TiN，相比现有技术，可以降低覆盖层109的厚度，扩大填充沟槽106的工艺窗口，因此，在PMOS区形成阈值电压调节材料层116之前，可以省去去除位于沟槽106的侧壁上部的第一功函数设定金属层111的工艺步骤，降低工艺成本。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底的NMOS区和PMOS区上形成伪栅极结构；

同时去除位于所述NMOS区和所述PMOS区的伪栅极结构以形成沟槽；

在所述沟槽内依次形成界面层、高k介电层、覆盖层、第一阻挡层和第一功函数设定金属层；

去除位于所述NMOS区上的第一功函数设定金属层，在所述NMOS区上形成包括自下而上层叠的第二功函数设定金属层、第二阻挡层和金属栅极材料层的第一层叠结构；

在所述PMOS区上形成包括自下而上层叠的阈值电压调节材料层、所述第二阻挡层和所述金属栅极材料层的第二层叠结构。

2.根据权利要求1所述的方法，其特征在于，在去除所述伪栅极结构之前，还包括下述步骤：在所述半导体衬底上形成覆盖所述伪栅极结构的接触孔蚀刻停止层；在所述接触孔蚀刻停止层上形成层间介电层；执行化学机械研磨依次研磨所述层间介电层和所述接触孔蚀刻停止层，直至露出所述伪栅极结构的顶部。

3.根据权利要求1所述的方法，其特征在于，所述伪栅极结构包括自下而上层叠的牺牲栅极介电层和牺牲栅极材料层。

4.根据权利要求1所述的方法，其特征在于，所述覆盖层的构成材料为采用TiCl₄为源气体制备的TiN，所述第一功函数设定金属层的构成材料包括适用于所述PMOS的一层或多层金属或金属化合物，所述第二功函数设定金属层的构成材料为采用CVD、ALD或者PVD形成的Al或具有高Al含量的金属化合物，所述阈值电压调节材料层的构成材料为采用CVD、ALD或者PVD形成的具有低Al含量的金属化合物。

5.根据权利要求5所述的方法，其特征在于，所述含Al的金属化合物为TiAl。

6.根据权利要求5所述的方法，其特征在于，所述具有高Al含量的金属化合物的Al含量为30％-50％，所述具有低Al含量的金属化合物的Al含量为20％-40％。

7.根据权利要求1所述的方法，其特征在于，采用干法蚀刻或者湿法蚀刻所述第一功函数设定金属层的去除，所述蚀刻在所述第一功函数设定金属层和所述第一阻挡层之间具有高刻蚀选择比。

8.根据权利要求1所述的方法，其特征在于，所述覆盖层的厚度为5-15埃，所述第一功函数设定金属层的厚度为10-80埃，所述第二功函数设定金属层的厚度为10-80埃，所述阈值电压调节材料层的厚度为10-80埃。

9.根据权利要求8所述的方法，其特征在于，所述覆盖层的厚度为15埃，所述第一功函数设定金属层的厚度为30埃，所述第二功函数设定金属层的厚度为30埃，所述阈值电压调节材料层的厚度为30埃。

10.一种如权利要求1-9中的任一方法制造的半导体器件，其特征在于，所述半导体器件的NMOS具有低阈值电压、PMOS具有高阈值电压。