CN101661957A - 具有掺杂导电金属氧化物作为栅电极的cmos器件结构和方法 - Google Patents

具有掺杂导电金属氧化物作为栅电极的cmos器件结构和方法 Download PDF

Info

Publication number
CN101661957A
CN101661957A CN200910166560A CN200910166560A CN101661957A CN 101661957 A CN101661957 A CN 101661957A CN 200910166560 A CN200910166560 A CN 200910166560A CN 200910166560 A CN200910166560 A CN 200910166560A CN 101661957 A CN101661957 A CN 101661957A
Authority
CN
China
Prior art keywords
layer
metal
work function
semiconductor device
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910166560A
Other languages
English (en)
Other versions
CN101661957B (zh
Inventor
余振华
林正堂
王湘仪
邱永昇
余佳霖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN101661957A publication Critical patent/CN101661957A/zh
Application granted granted Critical
Publication of CN101661957B publication Critical patent/CN101661957B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种用于提供改进的功函数值和热稳定性的半导体器件和用于制造半导体器件的方法。该半导体器件包括：半导体衬底；位于半导体衬底之上的界面电介质层；位于界面电介质层之上的高k值栅电介质层；以及位于高k值栅电介质层之上的掺杂导电金属氧化物层。

Description

具有掺杂导电金属氧化物作为栅电极的CMOS器件结构和方法
技术领域
本发明一般地涉及半导体器件领域，更具体地，涉及具有改进的功函数值和热稳定性的半导体器件。
背景技术
半导体集成电路(IC)工业经历了快速的发展。IC材料和设计的技术进步产生了IC的代，其中每一代比前一代具有更小和更复杂的电路。然而，这些进步增加了加工和制造IC的复杂度，对于这些实现的进步，需要IC加工和制造的类似的发展。
在集成电路的演进过程中，功能密度(即每芯片区域的互连器件的数目)普遍增加了，同时几何尺寸(即，能够使用制造工艺产生的最小元件(或线路))减小了。规模缩小的工艺通过增加生产效率和降低相关成本而普遍提供了益处。这样的规模缩小也产生了相对较高的功耗值，这可以通过使用低功耗器件如互补金属氧化物半导体(CMOS)器件而解决。
在规模缩小的发展中，对于CMOS器件的栅电极和栅电介质采用了不同的材料。CMOS器件一般具有栅氧化物和多晶硅栅电极。需要用高k值栅电介质和金属栅电极代替栅氧化物和多晶硅栅电极，以改进器件性能如继续减小特征尺寸。目前的工艺对于栅电极使用金属、金属碳化物和/或金属氮化物。然而，这些材料具有不充足的功函数值并出现热稳定性问题，特别是当用于n型MOS器件(NMOS)和p型MOS器件(PMOS)时，对于它们各自的栅电极需要不同的功函数。
因此，需要一种半导体器件解决上述问题，以及一种用于制造这种半导体的方法。
发明内容
本发明的实施例涉及具有掺杂导电金属氧化物的半导体器件以及用于形成这样的半导体器件的方法。掺杂导电金属氧化物能够提供所需要的功函数值和热稳定性。在一个实施例中，具有改进的功函数值的半导体器件包括：半导体衬底；位于半导体衬底之上的界面电介质层；位于界面电介质层之上的高k值栅电介质层；以及位于高k值栅电介质层之上的掺杂导电金属氧化物层。
在一个实施例中，一种半导体器件包括：具有第一有源区和第二有源区的半导体衬底；形成在第一有源区中的第一晶体管，第一晶体管具有高k值栅电介质和具有第一功函数的第一金属栅；形成在第二有源区中的第二晶体管，第二晶体管具有高k值栅电介质和具有第二功函数的第二金属栅；其中第一金属栅和第二金属栅包括掺杂导电金属氧化物。
在一个实施例中，用于制造半导体器件的方法包括：提供具有第一有源区和第二有源区的半导体衬底；在半导体衬底之上形成高k值电介质层；在第一有源区的高k值电介质层之上形成第一金属层，第一金属层具有第一功函数，其中第一金属层包括第一掺杂导电金属氧化物；在第二有源区的高k值电介质层之上形成第二金属层，第二金属层具有第二功函数，其中第二金属层包括第二掺杂导电金属氧化物；以及在第一有源区中形成第一栅堆叠，在第二有源区中形成第二栅堆叠。
在一个实施例中，一种制造半导体器件的方法包括：提供具有第一有源区和第二有源区的半导体衬底；在半导体衬底之上形成高k值电介质层；在高k值电介质层之上形成帽层；在第一有源区中形成第一栅结构，在第二有源区中形成第二栅结构；从第一栅结构上移除帽层；在第一栅结构中形成第一金属层，第一金属层具有第一功函数，其中第一金属层包括掺杂导电金属氧化物；从第二栅结构上移除帽层；在第二栅结构中形成第二金属层，第二金属层具有第二功函数，其中第二金属层包括掺杂导电金属氧化物；以及在第一金属层之上的第一栅结构中形成块体金属区，在第二金属层之上的第二栅结构中形成块体金属区。
附图说明
本发明的方面从以下的详细描述中结合附图可以得到更好的理解。需要强调的是，根据行业内的标准实践，各种特征没有按比例绘制，仅仅用于示意的目的。实际上，各种特征的尺寸可以为了清楚描述而任意的增加或减小。
图1为根据本发明的方面的形成半导体器件的方法的流程图。
图2A-2E为根据图1的方法制造半导体器件的各个阶段的一个实施例的剖面图。
图3为根据本发明的方面的形成半导体器件的方法的流程图。
图4A-4E为根据图3的方法制造半导体器件的各个阶段的一个实施例的剖面图。
图5为根据本发明的方面的形成半导体器件的方法的流程图。
图6A-6G为根据图5的方法制造半导体器件的各个阶段的一个实施例的剖面图。
图7为根据本发明的方面的形成半导体器件的方法的流程图。
图8A-8D为根据图7的方法制造半导体器件的各个阶段的一个实施例的剖面图。
具体实施方式
本发明一般地涉及半导体器件领域，更具体地，涉及具有改进的功函数值和热稳定性的半导体器件。
可以理解的是，下面的说明书提供了很多不同的实施例，例如，用于实现本发明的不同特征。以下描述了元件和排列的具体例子以简化本说明书。当然，这些仅仅是例子，并不是用于限制。例如，以下的描述中第一特征在第二特征之上或上面的结构可以包括第一和第二特征直接接触的实施例，也可以包括附加的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。另外，本说明书在不同的例子中可能重复参考数字和/或符号。该重复是为了简单和清楚的目的，其本身并不指示所讨论的不同实施例和/或配置之间的关系。
本发明的实施例涉及具有掺杂导电金属氧化物的半导体器件以及用于形成这样的半导体器件的方法。掺杂导电金属氧化物能够提供所需要的功函数值和热稳定性。在一个实施例中，具有所需要的功函数值的半导体器件包括：半导体衬底；位于半导体衬底之上的界面电介质层；位于界面电介质层之上的高k值栅电介质层；以及位于高k值栅电介质层之上的掺杂导电金属氧化物层。
参考图1到8D，以下总共描述了方法100、300、500和700，以及半导体器件200、400、600和800。可以理解的是，用于该方法的另外的实施例，方法100、300、500和700之前、期间以及之后可以具有附加的步骤，以下描述的一些步骤可以被替代或删除。还可以理解的是，用于半导体器件200、400、600和800的另外的实施例，半导体器件200、400、600和800中可以添加附加的特征，以下描述的一些特征可以被替代或删除。方法100、300、500和700以及半导体器件200、400、600和800的当前实施例提供了具有改进的功函数和更好的热稳定性的半导体器件。
另外，半导体器件可以在包括先栅工艺和后栅工艺的复合工艺中制造。在先栅工艺中，可以首先形成金属栅结构，然后通过CMOS工艺流程来制造最终的器件。在后栅工艺中，可以首先形成虚拟多晶硅栅结构，之后可以进行标准CMOS工艺流程直到沉积层间电介质(ILD)，然后可以移除虚拟多晶硅栅结构，使用金属栅结构代替。在复合栅工艺中，一种类型的器件的金属栅结构可以首先形成，另一种类型的器件的金属栅结构可以最后形成，如下所述。
图1是用于制造半导体器件200的方法100的一个实施例的流程图。图2A-2E为根据一个实施例的在方法100的不同制造阶段的半导体器件200的部分或全部的各个剖面图。方法100用于在先栅工艺中制造半导体器件200。参考图1和2A，方法100开始于步骤102，其中提供了包括有源区211A、211B和至少一个隔离区212的半导体衬底210，在半导体衬底210之上形成界面电介质层214。
半导体衬底210可以包括基本的半导体，包括晶体、多晶或非晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP；任何其他适合的材料；和/或其组合。在一个实施例中，合金半导体衬底可以具有梯度SiGe特征，其中Si和Ge的组分从梯度SiGe特征的一个位置的比率变化到另一个位置的另一个比率。在另外的实施例中，在硅衬底之上形成SiGe合金。在另外的实施例中，SiGe衬底是应变的。另外，半导体衬底可以是绝缘体上的半导体，如绝缘体上硅(SOI)，或薄膜晶体管(TFT)。在一些例子中，半导体衬底可以包括掺杂外延层或埋层。在另外的例子中，化合物半导体衬底可以具有多层结构，或硅衬底可以包括多层化合物半导体结构。在当前的实施例中，半导体衬底210包括硅、锗、III-V族材料，或II-VI族材料。
半导体衬底210可以根据本领域内所知的设计需求包括不同的掺杂配置。在一些实施例中，半导体衬底210可以包括掺杂区。掺杂区可以用p型或n型掺杂剂掺杂。例如，掺杂区可以掺杂p型掺杂剂，如硼或BF2；n型掺杂剂，如磷或砷；和/或其组合。掺杂区可以直接在半导体衬底上以P阱结构、N阱结构、双阱结构或使用抬高结构形成。
半导体衬底210包括有源区211A、211B。在当前实施例中，有源区211A可以配置为N型金属氧化物半导体晶体管器件(称为NMOS)，有源区211B可以配置为P型金属氧化物半导体晶体管器件(称为PMOS)。可以理解的是，半导体器件200可以通过互补金属氧化物半导体(CMOS)技术过程形成，所以此处对一些过程没有详细描述。
可以在半导体衬底上形成至少一个隔离区212，以隔离半导体衬底210的有源区211A、211B，在当前实施例中，隔离NMOS和PMOS晶体管器件区。隔离区212可以使用隔离技术，如硅的局部氧化(LOCOS)或浅沟槽隔离(STI)，以限定和电隔离不同的有源区211A、211B。在当前实施例中，隔离区212包括STI。隔离区212可以包括氧化硅、氮化硅、氮氧化硅、氟硅酸玻璃(FSG)、低k值电介质材料、其他适合的材料和/或其组合。隔离区212，在当前实施例中为STI，可以通过任何适合的工艺形成。作为一个例子，STI的形成可以包括：通过传统的光刻工艺构图半导体衬底，在衬底中刻蚀沟槽(例如，通过使用干法刻蚀、湿法刻蚀和/或等离子刻蚀工艺)，用电介质材料填充沟槽(例如，通过使用化学汽相沉积工艺)。在一些实施例中，填充的沟槽可以具有多层结构，如填充氮化硅或氧化硅的热氧化物衬里层。
半导体器件200还包括形成在衬底210之上的界面电介质层214。界面电介质层214可以通过任何适合的工艺和任何适合的厚度形成。例如，在当前实施例中，界面层214可以包括生长的氧化硅层，其厚度接近4埃
Figure G2009101665603D00061
。在一些实施例中，在衬底210之上生长界面电介质层214之前，可以进行HF后栅前(HF last pre-gate)清除(例如，使用HF溶液)和UV工艺。
在步骤104中，在界面电介质层214之上形成高k值电介质层216。高k值电介质层216可以包括二氧化铪(HfO2)。在当前实施例中，高k值电介质层216包括具有接近
Figure G2009101665603D00062
的厚度的二氧化铪。可选择地，高k值电介质层216可以任选地包括其他高k值电介质材料如硅氧化铪(HfSiO)、氮氧硅铪(HfSiON)、铪钽氧化物(HfTaO)、铪钛氧化物(HfTiO)、铪锆氧化物(HfZrO)，其他适合的高k值电介质材料，和/或其组合。高k值电介质还可以选自金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-铝(hafnium dioxide-alumina)(HfO2-Al2O3)合金，其他适合的材料，和/或其组合。高k值电介质层216可以通过使用任何适合的工艺形成，如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、金属有机CVD(MOCVD)、溅射、电镀，其他适合的工艺，和/或其组合。
在一些实施例中，在高k值电介质层216之上形成扩散阻挡/保护层218。扩散阻挡/保护层218可以包括钛、氮化钛(TiN)、钽、氮化钽，其他适合的材料，和/或其组合。在当前实施例中，扩散阻挡/保护层218包括TiN，其通过PVD沉积到接近
Figure G2009101665603D00063
的厚度。在可选择的实施例中，扩散阻挡/保护层可以通过任何适合的工艺形成，如CVD、PVD、ALD、热氧化、电镀和/或其组合。另外，在可选择的实施例中，扩散阻挡层218包括任何适合的厚度。可以理解的是，在可选择的实施例中，扩散阻挡层218可以省略。
参考图1和2B，方法100进行到步骤106，通过在高k值电介质层216之上或者，在当前实施例中，在扩散阻挡/保护层218之上，形成第一金属层220，其中第一金属层220包括具有第一功函数的材料。第一金属层220形成在有源区211A，NMOS区之内。参考图1和2C，方法100进行到步骤108，通过在高k值电介质层216之上或者，在当前实施例中，在扩散阻挡/保护层218之上，形成第二金属层222，其中第二金属层222包括具有第二功函数的材料。第二金属层222形成在有源区211B，PMOS区之内。
第一金属层220和第二金属层222可以通过适合的工艺形成。例如，金属层220、222可以通过传统的沉积工艺、光刻构图工艺、刻蚀工艺和/或其组合而形成。沉积工艺可以包括PVD、CVD、ALD、溅射、电镀，其他适合的方法和/或其组合。光刻构图工艺可以包括光致抗蚀剂涂覆(如旋涂)、软烘焙、掩膜对准、曝光、曝光后烘焙、显影光致抗蚀剂、清洗、干燥(如硬烘焙)，其他适合的工艺和/或其组合。光刻曝光工艺也可以通过其他适合的方法来实现或替代，如无掩膜光刻、电子束写入、离子束写入和分子印迹。刻蚀工艺可以包括干法刻蚀、湿法刻蚀和/或其他刻蚀方法(如反应离子刻蚀)。刻蚀工艺也可以为纯化学的(等离子体刻蚀)或纯物理的(离子刻蚀)和/或其组合。可以理解的是，金属层220、222可以通过上述工艺的任何组合形成。
金属栅结构中使用的传统的金属层包括金属、金属碳化物和/或金属氮化物。例如，传统的金属层220会包括有源/NMOS区211A中的金属碳化物(如TaC)，传统的金属层222会包括有源/PMOS区211B中的金属氮化物(如Mo2N)。然而，这些传统的金属层具有不充足的功函数值和不充足的热稳定性。
当前实施例提供了具有准确功函数值(如用于掺杂沟道器件的更多带边功函数，用于耗尽沟道器件的中间带功函数，等等)和更好的热稳定性的金属层220、222。可以通过包括掺杂导体金属氧化物(DCO)的金属层220、222来实现这种改进的功函数值和热稳定性。DCO可以包括SnO2、In2O3、ZnO、CdO和/或其组合；SnO2掺杂有Sb、F、As、Nb、Ta和/或其组合；In2O3掺杂有Zn、Ge、Mo、F、Ti、Zr、Hf、Nb、Ta、W、Te、Ga、Mg、Sn和/或其组合；ZnO掺杂有Al、Ga、B、In、Y、Sc、F、V、Si、Ge、Ti、Zr、Hf和/或其组合；CdO掺杂有In、Sn和/或其组合；以及掺杂Y的CdSb2O6；其他适合的材料；和/或其组合(如，掺杂SnO2的ZnO；掺杂In2O3的ZnO；掺杂了掺杂SnO2的In2O3的ZnO)。DCO可以包括透明导电氧化物(TCO)，其可以包括SnO2、In2O3、ZnO、CdO和/或其组合。TCO广泛用于半导体技术中，如LED的p极，OLED阳极，UV传感器，太阳电池，激光二极管，薄膜晶体管(TFT)和闪存。因此，使用用于金属层220、222的DCO材料提供了金属层的变化组分的功函数的优化调节。
以下的表1提供了适合用于获取所需要的p型功函数、n型功函数和中间带功函数的DCO。
表1掺杂导电金属氧化物(DCO)
Figure G2009101665603D00081
例如，在有源/NMOS区211A中，第一金属层220可以包括DCO，称为AZO，其包括掺杂Al的ZnO。AZO产生用于有源/NMOS区211A的所需要的n型功函数，如表1明显所示，AZO的功函数的范围约为3.7eV到4.4eV。在有源/PMOS区211B中，第二金属层222可以包括DCO，称为ITO，其包括掺杂Sn的In2O3；GZO，其包括掺杂Ga的ZnO；ZZO，其包括掺杂Zr的ZnO；IZO，其包括掺杂In的ZnO；IZTO，其包括掺杂ZnO和SnO2的In2O3；TZO，其包括掺杂SnO2或Sn的ZnO；或GIO，其包括掺杂Ga的In2O3。ITO、GZO、ZZO、IZO、IZTO、TZO和GIO产生有源/PMOS区211B所需要的p型功函数，如表1所示，功函数的范围约为4.7eV到6.1eV。在一些实施例中，可能需要中间带功函数金属，因此，金属层220、222可以包括DCO，称为IMO，其包括掺杂Mo的In2O3，提供了大约4.6eV的功函数值。在当前实施例中，第一金属层220包括n型功函数材料，AZO，其包括掺杂Al的ZnO，第二金属层222包括p型功函数材料，ZZO，其包括掺杂Zr的ZnO。在一些实施例中，第一金属层220和第二金属层222每个可以具有介于大约到大约之间的厚度。在可选择的实施例中，金属层220、222可以包括任何适合的厚度。在一些实施例中，金属层220、222都可以包括p型功函数材料，其中每个金属层包括相似的或不同的功函数值。在可选择的实施例中，金属层220、222都可以包括n型功函数材料或中间带功函数材料，其中每个金属层包括具有相似或不同功函数值的材料。
可以在半导体器件200之上，具体地在金属层220、222之上，形成扩散阻挡层224，如图2D所示。扩散阻挡/保护层可以包括钛、氮化钛、钽、氮化钽，其他适合的材料，和/或其组合。在当前实施例中，扩散阻挡层224包括TiN，其通过PVD沉积到接近
Figure G2009101665603D00091
的厚度。在可选择的实施例中，扩散阻挡层可以通过任何适合的工艺形成，如CVD、PVD、ALD、热氧化、电镀和/或其组合。另外，在可选择的实施例中，扩散阻挡层224包括任何适合的厚度。可以理解的是，对于可选择的实施例，扩散阻挡层224可以省略。
在步骤110中，参考图1和2D，在金属层220、222之上，在当前实施例中，在扩散阻挡层224之上，形成帽层(capping layer)226。帽层226可以包括多晶硅；含硅材料；含锗材料；金属，如铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物；其他适合的导电材料；及其组合。在当前实施例中，帽层226包括厚度介于大约
Figure G2009101665603D00092
到大约
Figure G2009101665603D00093
优选为大约
Figure G2009101665603D00094
的多晶硅。在一些实施例中，帽层226可以包括金属(如铝基、钨或铜材料)，其可以用于后栅工艺，且包括介于大约
Figure G2009101665603D00095
到大约之间，优选为大约
Figure G2009101665603D00097
的厚度。在可选择的实施例中，帽层226可以包括任何适合的厚度。帽层226可以通过CVD、PVD、ALD、热氧化、电镀、其他适合的工艺和/或其组合而形成。在一些实施例中，帽层226包括铝和/或钨。例如，在一些实施例中，帽层226包括通过CVD形成的铝。可以理解的是，在可选择的实施例中，帽层226可以包括多层结构。
参考图1和2E，在步骤112，在有源/NMOS区211A中形成具有第一功函数的第一金属栅堆叠230，在有源/PMOS区211B中形成具有第二功函数的第二金属栅堆叠231。在当前实施例中，第一金属栅堆叠230包括金属层220，金属层220包括n型功函数材料，AZO，其包括掺杂Al的ZnO(即第一功函数)，第二金属栅堆叠231包括金属层222，金属层222包括p型功函数材料，ZZO，其包括掺杂Zr的ZnO(即第二功函数)。
第一金属栅堆叠230和第二金属栅堆叠231可以通过任何适合的工艺形成。例如，金属栅堆叠230、231可以通过传统的沉积、光刻构图、刻蚀工艺和/或其组合而形成。沉积工艺可以包括PVD、CVD、ALD、溅射、电镀，其他适合的方法和/或其组合。光刻构图工艺可以包括光致抗蚀剂涂覆(如旋涂)、软烘焙、掩膜对准、曝光、曝光后烘焙、显影光致抗蚀剂、清洗、干燥(如硬烘焙)，其他适合的工艺和/或其组合。光刻曝光工艺也可以通过其他适合的方法来实现或替代，如无掩膜光刻、电子束写入、离子束写入和分子印迹。刻蚀工艺可以包括干法刻蚀、湿法刻蚀和/或其他刻蚀方法(如反应离子刻蚀)。刻蚀工艺也可以为纯化学的(等离子体刻蚀)或纯物理的(离子刻蚀)和/或其组合。可以理解的是，金属栅堆叠230、231可以通过上述工艺的任何组合形成。
在一个例子中，为了构图金属栅堆叠230、231，通过适合的工艺如旋涂在帽层226之上形成光致抗蚀剂层，然后通过适合的光刻构图方法构图以形成构图的光致抗蚀剂特征。然后光致抗蚀剂的构图能够通过干法刻蚀工艺传递到之下的层(即，界面电介质层214、高k值电介质层216、扩散阻挡/保护层218、第一金属层220、第二金属层222、扩散阻挡层224和帽层226)以形成金属栅堆叠230、231，如图2E所示。之后光致抗蚀剂层可以被去膜。在另一个例子中，在帽层226之上形成硬掩膜层；在硬掩膜层上形成构图的光致抗蚀剂层；光致抗蚀剂层的构图传递到硬掩膜层，然后传递到电极层，以形成栅结构的电极层和电介质层。可以理解的是，以上的例子不限制用于形成金属栅堆叠230、231的工艺步骤。
可以理解的是，半导体器件200也可以经过进一步的CMOS或MOS技术处理以形成本领域所知的不同特征。例如，可以通过沉积和刻蚀工艺在金属栅堆叠230、231的两侧形成栅侧壁衬垫。在一些实施例中，可以使用任何适合的工艺，如离子注入和任何适合的掺杂剂，在衬底210中形成轻掺杂区(称为LDD区)。在另一个例子中，可以使用适合的掺杂剂(根据器件的配置如NMOS和PMOS)进行离子注入或扩散，在衬底210中分别接近于金属栅堆叠230、231的每一端(高k值电介质和金属栅电极)形成源和漏区(称为S/D区)。在又一个例子中，可以在衬底210上形成不同的接触孔/通孔和多层互连特征(如金属层和层间电介质)，并配置为连接半导体器件200的不同特征或结构。
图3是用于制造半导体器件400的方法300的一个实施例的流程图。图4A-2E是根据一个实施例的在方法300的不同制造阶段的半导体器件400的部分或全部的剖面图。方法300用于在复合先栅/后栅工艺中制造半导体器件400。参考图3和4A，方法300开始于步骤302，其中提供了包括有源区411A、411B和至少一个隔离区412的半导体衬底410，在半导体衬底410之上形成界面电介质层414。
半导体衬底410可以包括基本的半导体，包括晶体、多晶或非晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP；任何其他适合的材料；和/或其组合。在一个实施例中，合金半导体衬底可以具有梯度SiGe特征，其中Si和Ge的组分从梯度SiGe特征的一个位置的比率变化到另一个位置的另一个比率。在另外的实施例中，在硅衬底之上形成合金SiGe。在另外的实施例中，SiGe衬底是应变的。另外，半导体衬底可以是绝缘体上的半导体，如绝缘体上硅(SOI)，或薄膜晶体管(TFT)。在一些例子中，半导体衬底可以包括掺杂外延层或埋层。在另外的例子中，化合物半导体衬底可以具有多层结构，或硅衬底可以包括多层化合物半导体结构。在当前的实施例中，半导体衬底410包括硅、锗、III-V族材料，或II-VI族材料。
半导体衬底410可以根据本领域内所知的设计需求而包括不同的掺杂配置。在一些实施例中，半导体衬底410可以包括掺杂区。掺杂区可以用p型或n型掺杂剂掺杂。例如，掺杂区可以掺杂p型掺杂剂，如硼或BF2；n型掺杂剂，如磷或砷；和/或其组合。掺杂区可以直接在半导体衬底上以P阱结构、N阱结构、双阱结构或使用抬高结构形成。
半导体衬底410包括有源区411A、411B。在当前实施例中，有源区411A可以配置为NMOS，有源区411B可以配置为PMOS。可以理解的是，半导体器件400可以通过CMOS技术过程形成，所以此处对一些工艺没有详细描述。
可以在半导体衬底410上形成至少一个隔离区412，以隔离半导体衬底410的有源区411A、411B，并在当前实施例中，隔离NMOS和PMOS晶体管器件区。隔离区412可以使用隔离技术，如LOCOS或STI，限定和电隔离不同的有源区411A、411B。在当前实施例中，隔离区412包括STI。隔离区412可以包括氧化硅、氮化硅、氮氧化硅、氟硅酸玻璃(FSG)、低k值电介质材料、其他适合的材料和/或其组合。隔离区412，在当前实施例中为STI，可以通过任何适合的工艺形成。
半导体器件400还包括形成在衬底410之上的界面电介质层414。界面电介质层414可以通过任何适合的工艺和任何适合的厚度形成。例如，在当前实施例中，界面层414可以包括生长的SiO2层，其厚度接近界面层414还可以包括SiON。在一些实施例中，在衬底410之上生长界面电介质层414之前，可以进行HF后栅前清除(例如，使用HF溶液)和UV工艺。在一些实施例中，界面层414可以通过快速热氧化形成。另外，在一些实施例中，界面层414可以完全省略。
在步骤304中，在界面电介质层414之上形成高k值电介质层416。高k值电介质层416可以包括HfO2。在当前实施例中，高k值电介质层416包括具有接近
Figure G2009101665603D00122
的厚度的二氧化铪。可选择地，高k值电介质层416可以任选地包括其他高k值电介质材料如HfSiO、HfSiON、HfTaO、HfTiO、HfZrO，其他适合的高k值电介质材料，和/或其组合。高k值材料还可以选自金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-铝(HfO2-Al2O3)合金，其他适合的材料，和/或其组合。高k值电介质层416可以通过任何适合的工艺，如ALD、CVD、PVD、RPCVD、MOCVD、溅射、电镀，其他适合的工艺，和/或其组合形成。
在一些实施例中，在高k值电介质层416之上形成扩散阻挡/保护层418。扩散阻挡/保护层418可以包括钛、氮化钛、钽、氮化钽，其他适合的材料，和/或其组合。在当前实施例中，扩散阻挡层418包括TiN，其通过PVD沉积到接近
Figure G2009101665603D00123
的厚度。在可选择的实施例中，扩散阻挡/保护层可以通过任何适合的工艺，如CVD、PVD、ALD、热氧化、电镀和/或其组合形成。另外，在可选择的实施例中，扩散阻挡/保护层418包括任何适合的厚度。可以理解的是，在可选择的实施例中，扩散阻挡/保护层418可以省略。
方法300进行到步骤306，其中在高k值电介质层416之上，在当前实施例中，在扩散阻挡/保护层418之上，形成帽层420。帽层420可以包括多晶硅；含硅材料；含锗材料；金属，如铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物；其他适合的导电材料；和/或其组合。在当前实施例中，帽层420包括厚度介于大约
Figure G2009101665603D00131
到大约
Figure G2009101665603D00132
之间，优选为大约
Figure G2009101665603D00133
的多晶硅。在一些实施例中，帽层420可以包括金属(如铝基、钨或铜材料)，其可以用于后栅工艺，包括介于大约
Figure G2009101665603D00134
到大约
Figure G2009101665603D00135
之间，优选为大约
Figure G2009101665603D00136
的厚度。在可选择的实施例中，帽层420可以包括任何适合的厚度。帽层420可以通过CVD、PVD、ALD、热氧化、电镀、其他适合的工艺和/或其组合而形成。在一些实施例中，帽层420包括铝和/或钨。例如，在一些实施例中，帽层420包括通过CVD形成的铝。可以理解的是，在可选择的实施例中，帽层420可以包括多层结构。
在步骤308中，在帽层420之上形成硬掩膜层422。在当前实施例中，硬掩膜层422包括含氮材料，如氮化硅，氮氧化硅，其他适合的含氮材料，和/或其组合。在可选择的实施例中，硬掩膜层可以包括非晶碳材料，碳化硅，其他适合的电介质材料，和/或其组合。硬掩膜层422可以通过任何适合的工艺，如PVD、CVD、PECVD、RTCVD、ALD、MOCVD，其他适合的工艺，和/或其组合形成。硬掩膜层422可以包括一个层或多个层。另外，硬掩膜层422包括任何适合的厚度。在当前实施例中，硬掩膜层422包括接近
Figure G2009101665603D00137
的厚度。
参考图3和4B，在步骤310中，在半导体衬底410之上形成至少一个栅结构。在当前实施例中，第一栅结构430形成在有源/NMOS区411A之内，第二栅结构431形成在有源/PMOS区411B之内。栅结构430、431包括栅堆叠，其具有界面电介质层414、高k值电介质层416、扩散阻挡/保护层418、帽层420以及硬掩膜层422；栅衬垫衬里432；以及栅衬垫434。
第一栅结构430和第二栅结构431可以通过适合的工艺形成。例如，栅结构430、431可以通过传统的沉积、光刻构图、刻蚀工艺和/或其组合而形成。沉积工艺可以包括PVD、CVD、ALD、溅射、电镀，其他适合的方法和/或其组合。光刻构图工艺可以包括光致抗蚀剂涂覆(如旋涂)、软烘焙、掩膜对准、曝光、曝光后烘焙、显影光致抗蚀剂、清洗、干燥(如硬烘焙)，其他适合的工艺和/或其组合。光刻曝光工艺也可以通过其他适合的方法来实现或替代，如无掩膜光刻、电子束写、离子束写和分子印迹。刻蚀工艺可以包括干法刻蚀、湿法刻蚀和/或其他刻蚀方法(如反应离子刻蚀)。刻蚀工艺也可以为纯化学的(等离子体刻蚀)或纯物理的(离子刻蚀)和/或其组合。可以理解的是，栅结构430、431可以通过上述工艺的任何组合形成。
在一个例子中，为了构图具有界面电介质层414、高k值电介质层416、扩散阻挡/保护层418、帽层420和硬掩膜层422的栅结构430、431的栅堆叠，在硬掩膜层422之上通过适合的工艺如旋涂形成光致抗蚀剂层，然后通过适合的光刻构图方法构图以形成构图的光致抗蚀剂特征。然后光致抗蚀剂的构图能够通过干法刻蚀工艺传递到之下的层(即，界面电介质层414、高k值电介质层416、扩散阻挡/保护层418、帽层420和硬掩膜层422)以形成栅堆叠，如图4B所示。之后光致抗蚀剂层可以被去膜。可以理解的是，以上的例子不限制用于形成金属栅堆叠430、431的工艺步骤。
栅结构430、431还包括栅衬垫衬里432和栅衬垫434。栅衬垫衬里432可以包括任何适合的材料，可以通过任何适合的工艺形成。在当前实施例中，栅衬垫衬里432包括衬垫氧化物。在可选择的实施例中，栅衬垫衬里432可以完全省略。仍然，在其他的实施例中，栅衬垫衬里432可以包括多个层。
栅衬垫434，其位于栅结构430、431的栅堆叠的每一侧，可以包括电介质材料如氮化硅、氧化硅、碳化硅、氮氧化硅、其他适合的材料，或其组合。在一些实施例中，栅衬垫434可以包括多层结构。衬垫434可以通过CVD、ALD、PVD和/或其他适合的工艺沉积电介质材料，然后刻蚀。在当前实施例中，衬垫434包括氮化硅。
半导体器件400还可以包括掺杂区436。掺杂区436可以在衬底410中形成，分别接近于栅结构430、431的每一端(高k值栅电介质和金属栅电极)，并可以包括不同的掺杂型材。掺杂区436可以为重掺杂或轻掺杂，n型或p型。在可选择的实施例中，掺杂区可以直接在半导体衬底上以P阱结构、N阱结构、双阱结构或使用抬高结构形成。掺杂区436通过任何适合的工艺，如离子注入和/或快速热工艺(RTP)形成，以激活掺杂区。在一些实施例中，掺杂区436可以通过多个离子注入工艺，如轻掺杂漏(LDD)注入工艺和源/漏(S/D)注入工艺形成。
在一些实施例中，可以在掺杂区436中形成硅化物。硅化物也可以形成栅结构430、431中。硅化物可以包括如硅化镍(NiSi)、镍铂硅化物(NiPtSi)、镍铂锗硅化物(NiPtGeSi)、镍锗硅化物(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)，其他适合的材料和/或其组合的材料。沉积用于产生硅化物的材料可以使用PVD，如溅射或蒸发；电镀；CVD，如等离子体增强CVD(PECVD)、大气压力CVD(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)和原子层CVD(ALCVD)；其他适合的沉积工艺；和/或其组合。沉积之后，可以继续进行矽化金属沉积(salicidation)工艺，以基于特定材料选择的升高的温度在沉积材料和掺杂区之间反应。这也称为退火，其可以包括RTP。反应的硅化物可能需要一步的RTP或多步RTP。在当前实施例中，掺杂区436包括镍硅化物区。
参考图3和4C，去除设置在栅结构430、431的帽层420之上的硬掩膜层422。可以通过任何适合的工艺去除硬掩膜层422。例如，去除硬掩膜422可以包括在半导体器件400之上形成光致抗蚀剂层；通过传统的光刻工艺构图光致抗蚀剂层；刻蚀光致抗蚀剂层以去除硬掩膜层422。随后，去除光致抗蚀剂层。在当前实施例中，在半导体器件400之上通过任何适合的工艺，如CVD、HDPCVD、旋涂、溅射或其他适合的方法和/或其组合，形成层间电介质层(ILD)438。ILD层438可以包括任何适合的材料，如氧化硅、氮氧化硅、低k值材料和/或其他适合的材料。如图4C所示，进行ILD438的化学机械抛光(CMP)，直到暴露出硬掩膜层422，然后进行刻蚀工艺，如干法和/或湿法刻蚀，以去除硬掩膜层422。
在去除硬掩膜层422之后，可以通过任何适合的工艺如刻蚀工艺，从栅结构430、431上去除帽层420。可以从栅结构430、431上同时或独立地去除帽层420。参考图3和4D，在步骤312中，去除第一栅结构430的一部分以在第一栅结构430中形成具有第一功函数的第一金属栅。参考图3和4E，在步骤314中，去除第二栅结构431的一部分以在第二栅结构431中形成具有第二功函数的第二金属栅。
在当前实施例中，从栅结构430、431去除的部分为帽层420。第一金属栅可以形成在栅结构430中的帽层被去除的地方，第二金属栅可以形成在栅结构431中的帽层420被去除的地方。第一金属栅包括具有第一功函数的第一金属区440和形成在第一栅结构430中的块体金属区441。第二金属栅包括具有第二功函数的第二金属区442和形成在第二栅结构431中的块体金属区443。可以理解的是，可以以任何顺序从栅结构430、431去除帽层420，此处的例子并不限制帽层420的去除工艺。还可以理解的是，金属栅可以使用任何适合的工艺形成。
如上所提到的，用于金属栅结构的传统的金属层包括金属、金属碳化物和/或金属氮化物，所述材料提供不充足的功函数值和不充足的热稳定性。当前实施例提供了具有准确的功函数值和更好的热稳定性的第一金属区440和第二金属区442。可以通过包括DCO的金属区440、442来达到这种改进的功函数值和热稳定性。DCO可以包括SnO2、In2O3、ZnO、CdO和/或其组合；SnO2掺杂有Sb、F、As、Nb、Ta和/或其组合；In2O3掺杂有Zn、Ge、Mo、F、Ti、Zr、Hf、Nb、Ta、W、Te、Ga、Mg、Sn和/或其组合；ZnO掺杂有Al、Ga、B、In、Y、Sc、F、V、Si、Ge、Ti、Zr、Hf和/或其组合；CdO掺杂有In、Sn和/或其组合；以及掺杂Y的CdSb2O6；其他适合的材料；和/或其组合(如，掺杂SnO2的ZnO；掺杂In2O3的ZnO；掺杂了掺杂SnO2的In2O3的ZnO)。DCO可以包括TCO，其可以包括SnO2、In2O3、ZnO、CdO和/或其组合。另外，上面的表1提供了适合用于获取所需要的p型功函数、n型功函数和中间带功函数的DCO。因此，使用用于金属层440、442的DCO材料提供了金属层的变化组分的功函数的优化调节。在当前实施例中，有源/NMOS区411A中具有第一功函数的第一金属区440包括n型功函数材料，AZO，其包括掺杂Al的ZnO；以及有源/PMOS区411B中具有第二功函数的第二金属区442包括p型功函数材料，ZZO，其包括掺杂Zr的ZnO。在一些实施例中，第一金属区440和第二金属区442每个可以具有介于大约
Figure G2009101665603D00161
到大约
Figure G2009101665603D00162
之间的厚度。在一些实施例中，第一金属区440和第二金属区442每个可以包括大约
Figure G2009101665603D00163
的厚度。在一些实施例中，金属区440、442都可以包括p型功函数材料，其中每个金属层包括相似的或不同的功函数值。在可选择的实施例中，金属区440、442都可以包括n型功函数材料或中间带功函数材料，其中每个金属层包括具有相似或不同功函数值的材料。
金属区440、442可以通过任何适合的工艺形成。例如，金属层440、442可以通过传统的沉积、光刻构图、刻蚀工艺和/或其组合而形成。沉积工艺可以包括PVD、CVD、ALD、溅射、电镀，其他适合的方法和/或其组合。光刻构图工艺可以包括光致抗蚀剂涂覆(如旋涂)、软烘焙、掩膜对准、曝光、曝光后烘焙、显影光致抗蚀剂、清洗、干燥(如硬烘焙)，其他适合的工艺和/或其组合。光刻曝光工艺也可以通过其他适合的方法来实现或替代，如无掩膜光刻、电子束写、离子束写和分子印迹。刻蚀工艺可以包括干法刻蚀、湿法刻蚀和/或其他刻蚀方法(如反应离子刻蚀)。刻蚀工艺也可以为纯化学的(等离子体刻蚀)或纯物理的(离子刻蚀)和/或其组合。可以理解的是，金属层440、442可以通过上述工艺的任何组合形成。
在金属区440、442之上形成块体金属区441、443。块体金属区441、443可以通过任何适合的工艺形成，如沉积、光刻和刻蚀工艺，和/或其组合。在当前实施例中，块体金属区441、443包括通过CVD，然后通过CMP沉积的铝。在可选择的实施例中，块体金属区441、443可以包括任何适合的材料，如铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴；其他适合的导电材料；及其组合。另外，在一些实施例中，块体金属区441、443可以不包括相同的材料。可以理解的是，半导体器件400也可以经过进一步的CMOS或MOS技术处理以形成本领域所知的不同特征。在又一个例子中，可以在衬底410上形成不同的接触孔/通孔和多层互连特征(如金属层和层间电介质)，并配置为连接半导体器件400的不同特征或结构。
图5是用于制造半导体器件600的方法500的一个实施例的流程图。图6A-6G是根据一个实施例的在方法500的不同制造阶段的半导体器件600的部分或全部的剖面图。方法500用于在后栅工艺中制造半导体器件600。参考图5和6A，方法500开始于步骤502，其中提供了包括有源区611A、611B和至少一个隔离区610的半导体衬底612，在半导体衬底610之上形成界面电介质层614。
半导体衬底610可以包括基本的半导体，包括晶体、多晶或非晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP；任何其他适合的材料；和/或其组合。在一个实施例中，合金半导体衬底可以具有梯度SiGe特征，其中Si和Ge的组分从梯度SiGe特征的一个位置的比率变化到另一个位置的另一个比率。在另外的实施例中，在硅衬底之上形成合金SiGe。在另外的实施例中，SiGe衬底是应变的。另外，半导体衬底可以是绝缘体上的半导体，如绝缘体上硅(SOI)，或薄膜晶体管(TFT)。在一些例子中，半导体衬底可以包括掺杂外延层或埋层。在另外的例子中，化合物半导体衬底可以具有多层结构，或硅衬底可以包括多层化合物半导体结构。在当前的实施例中，半导体衬底610包括硅、锗、III-V族材料，或II-VI族材料。
半导体衬底610可以根据本领域内所知的设计需求包括不同的掺杂配置。在一些实施例中，半导体衬底610可以包括掺杂区。掺杂区可以用p型或n型掺杂剂掺杂。例如，掺杂区可以掺杂p型掺杂剂，如硼或BF2；n型掺杂剂，如磷或砷；和/或其组合。掺杂区可以直接在半导体衬底上以P阱结构、N阱结构、双阱结构或使用抬高结构形成。
半导体衬底610包括有源区611A、611B。在当前实施例中，有源区611A可以配置为NMOS，有源区611B可以配置为PMOS。可以理解的是，半导体器件600可以通过CMOS技术过程形成，所以此处对一些工艺没有详细描述。
可以在半导体衬底610上形成至少一个隔离区612，以隔离半导体衬底610的有源区611A、611B，在当前实施例中，隔离NMOS和PMOS晶体管器件区。隔离区612可以使用隔离技术，如LOCOS或STI，限定和电隔离不同的有源区611A、611B。在当前实施例中，隔离区612包括STI。隔离区612可以包括氧化硅、氮化硅、氮氧化硅、氟硅酸玻璃、低k值电介质材料、其他适合的材料和/或其组合。隔离区612，在当前实施例中为STI，可以通过任何适合的工艺形成。
半导体器件600还可以包括形成在衬底610之上的界面电介质层614。界面电介质层614可以通过任何适合的工艺和任何适合的厚度形成。例如，在当前实施例中，界面电介质层614可以包括生长的SiO2层，其厚度接近
Figure G2009101665603D00181
界面层614还可以包括SiON。在一些实施例中，在衬底610之上生长界面电介质层614之前，可以进行HF后栅前清除(例如，使用HF溶液)和UV工艺。在一些实施例中，界面层614可以通过快速热氧化形成。另外，在一些实施例中，界面层614可以完全省略。
方法500继续到步骤504，其中在界面电介质层614之上形成帽层616。帽层616可以包括多晶硅；含硅材料；含锗材料；金属，如铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物；其他适合的导电材料；和/或其组合。在当前实施例中，帽层616包括厚度介于大约
Figure G2009101665603D00182
到大约
Figure G2009101665603D00183
之间，优选为大约
Figure G2009101665603D00184
的多晶硅。在一些实施例中，帽层616可以包括金属(如铝基、钨或铜材料)，其可以用于后栅工艺，包括介于大约
Figure G2009101665603D00185
到大约
Figure G2009101665603D00186
之间，优选为大约的厚度。在可选择的实施例中，帽层616可以包括任何适合的厚度。帽层616可以通过CVD、PVD、ALD、热氧化、电镀、其他适合的工艺和/或其组合而形成。在一些实施例中，帽层616包括铝和/或钨。在可选择的实施例中，帽层616可以包括多层结构。
在步骤506中，在帽层616之上形成硬掩膜层618。在当前实施例中，硬掩膜层618包括含氮材料，如氮化硅，氮氧化硅，其他适合的含氮材料，和/或其组合。在可选择的实施例中，硬掩膜层可以包括非晶碳材料，碳化硅，其他适合的电介质材料，和/或其组合。硬掩膜层618可以通过任何适合的工艺，如PVD、CVD、PECVD、RTCVD、ALD、MOCVD，其他适合的工艺，和/或其组合形成。硬掩膜层618可以包括一个层或多个层。另外，硬掩膜层618包括任何适合的厚度。在当前实施例中，硬掩膜层618包括接近
Figure G2009101665603D00192
的厚度。
参考图5和6B，在步骤508中，在半导体衬底610之上形成至少一个栅结构。在当前实施例中，第一栅结构620形成在有源/NMOS区611A之内，第二栅结构621形成在有源/PMOS区611B之内。栅结构620、621包括：栅堆叠，栅堆叠具有界面电介质层614、帽层616和硬掩膜层618；栅衬垫衬里624；以及栅衬垫626。
第一栅结构620和第二栅结构621可以通过任何适合的工艺形成。例如，栅结构620、621可以通过传统的沉积、光刻构图、刻蚀工艺和/或其组合而形成。沉积工艺可以包括PVD、CVD、ALD、溅射、电镀，其他适合的方法和/或其组合。光刻构图工艺可以包括光致抗蚀剂涂覆(如旋涂)、软烘焙、掩膜对准、曝光、曝光后烘焙、显影光致抗蚀剂、清洗、干燥(如硬烘焙)，其他适合的工艺和/或其组合。光刻曝光工艺也可以通过其他适合的方法来实现或替代，如无掩膜光刻、电子束写、离子束写和分子印迹。刻蚀工艺可以包括干法刻蚀、湿法刻蚀和/或其他刻蚀方法(如反应离子刻蚀)。刻蚀工艺也可以为纯化学的(等离子体刻蚀)或纯物理的(离子刻蚀)和/或其组合。可以理解的是，栅结构620、621可以通过上述工艺的任何组合形成。
在一个例子中，为了构图具有界面电介质层614、帽层616和硬掩膜层618的栅结构620、621的栅堆叠，在硬掩膜层618之上通过适合的工艺如旋涂形成光致抗蚀剂层，然后通过适合的光刻构图方法构图以形成构图的光致抗蚀剂特征。然后光致抗蚀剂的构图能够通过干法刻蚀工艺传递到之下的层(即，界面电介质层614、帽层616和硬掩膜层618)以形成栅堆叠，如图6B所示。之后光致抗蚀剂层可以被去膜。可以理解的是，以上的例子不限制用于形成金属栅堆叠620、621的工艺步骤。
栅结构620、621还包括栅衬垫衬里624和栅衬垫626。栅衬垫衬里624可以包括任何适合的材料，可以通过任何适合的工艺形成。在当前实施例中，栅衬垫衬里624包括衬垫氧化物。在可选择的实施例中，栅衬垫衬里624可以完全省略。仍然，在其他的实施例中，栅衬垫衬里624可以包括多个层。
栅衬垫626，其位于栅结构620、621的栅堆叠的每一侧，可以包括电介质材料如氮化硅、氧化硅、碳化硅、氮氧化硅、其他适合的材料，或其组合。在一些实施例中，栅衬垫626可以包括多层结构。衬垫626可以通过CVD、ALD、PVD和/或其他适合的工艺沉积电介质材料，然后刻蚀。在当前实施例中，衬垫626包括氮化硅。
半导体器件600还可以包括掺杂区628。掺杂区628可以在衬底610中形成，分别接近于栅结构620、621的每一端(高k值栅电介质和金属栅电极)，并可以包括不同的掺杂型材。掺杂区628可以为重掺杂或轻掺杂，n型或p型。在可选择的实施例中，掺杂区可以直接在半导体衬底上以P阱结构、N阱结构、双阱结构或使用抬高结构形成。掺杂区628通过任何适合的工艺，如离子注入和/或快速热工艺(RTP)形成，以激活掺杂区。在一些实施例中，掺杂区628可以通过多个离子注入工艺，如LDD注入工艺和S/D注入工艺形成。
在一些实施例中，可以在掺杂区628中形成硅化物。硅化物也可以形成在栅结构620、621中。硅化物可以包括如NiSi、NiPtSi、NiPtGeSi、NiGeSi、YbSi、PtSi、IrSi、ErSi、CoSi，其他适合的材料，和/或其组合的材料。沉积用于产生硅化物的材料可以使用：PVD，如溅射和蒸发；电镀；CVD，如PECVD、APCVD、LPCVD、HDPCVD和ALCVD；其他适合的沉积工艺；和/或其组合。沉积之后，可以继续进行矽化金属沉积工艺，以基于特定材料选择的升高的温度在沉积材料和掺杂区之间反应。这也称为退火，其可以包括RTP。反应的硅化物可能需要一步的RTP或多步RTP。在当前实施例中，掺杂区628包括镍硅化物区。
在当前实施例中，在半导体器件600之上通过任何适合的工艺，如CVD、HDPCVD、旋涂、溅射或其他适合的方法和/或其组合，形成层间电介质层(ILD)630。ILD层630可以包括任何适合的材料，如氧化硅、氮氧化硅、低k值材料和/或其他适合的材料。在一个例子中，可以进行ILD630的CMP，直到暴露出图6B所示的硬掩膜层618。
参考图5和6C，在步骤510，去除第一栅结构620和第二栅结构621的部分。所述部分可以通过任何适合的工艺去除。在当前实施例中，栅结构620、621的硬掩膜层618和帽层616被去除，如图6C所示。可以通过任何适合的工艺去除硬掩膜层618和帽层616。例如，去除硬掩膜层618和帽层616可以包括在半导体器件600之上形成光致抗蚀剂层；通过传统的光刻工艺构图光致抗蚀剂层；刻蚀光致抗蚀剂层以去除硬掩膜层618和帽层616。随后，可以去除光致抗蚀剂层。可以理解是，帽层616和硬掩膜层618可以同时或独立地从栅结构620、621上去除。还可以理解的是，在一些实施例中，界面电介质层614也可以与帽层616和硬掩膜层618一起从栅结构620、621上去除。去除的帽层616和硬掩膜层618(以及在一些实施例中，去除的界面电介质层614)在每个栅结构620、621内产生了开口。
参考图5和6D-6G，在步骤512中，在第一栅结构620中形成具有第一功函数的第一金属栅，在第二栅结构621中形成具有第二功函数的第二金属栅。在一些实施例中，可以在衬底610之上和/或栅结构620、621的开口之上形成界面电介质层。例如，如果在步骤510中或在前的工艺中，界面电介质层614从栅结构620、621上去除，那么可以在衬底610和/或栅结构620、621的开口之上沉积第二界面层。界面电介质层(如第二界面层)可以通过任何适合的工艺和任何适合的厚度形成。界面层可以包括生长的氧化硅SiO2层，其厚度接近
Figure G2009101665603D00211
界面层还可以包括SiON。在一些实施例中，在衬底610之上生长界面电介质层之前，可以进行HF后栅前清除(例如，使用HF溶液)和UV工艺。在一些实施例中，界面层可以通过快速热氧化形成。另外，在一些实施例中，界面层可以完全省略。
在半导体器件600，特别是图6D所示的栅结构620、621的开口之上形成高k值电介质层632。在当前实施例中，在界面电介质层614之上也形成高k值电介质层632。在一些实施例中，如果界面电介质层614被去除，如上所述，那么可以在第二界面电介质层和/或其他界面电介质层之上形成高k值电介质层632。高k值电介质层632可以包括HfO2。在当前实施例中，高k值电介质层632包括具有接近
Figure G2009101665603D00221
的厚度的二氧化铪。可选择地，高k值电介质层632可以任选地包括其他高k值电介质材料如HfSiO、HfSiON、HfTaO、HfTiO、HfZrO，其他适合的高k值电介质材料，和/或其组合。高k值材料还可以选自金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-铝(HfO2-Al2O3)合金，其他适合的材料，和/或其组合。高k值电介质层632可以通过任何适合的工艺，如ALD、CVD、PVD、RPCVD、MOCVD、溅射、电镀，其他适合的工艺，和/或其组合形成。
在一些实施例中，在高k值电介质层632之上形成扩散阻挡/保护层634。扩散阻挡/保护层634可以包括钛、氮化钛、钽、氮化钽，其他适合的材料，和/或其组合。在当前实施例中，扩散阻挡层634包括TiN，其通过PVD沉积到接近
Figure G2009101665603D00222
的厚度。在可选择的实施例中，扩散阻挡/保护层可以通过任何适合的工艺，如CVD、PVD、ALD、热氧化、电镀和/或其组合形成。另外，在可选择的实施例中，扩散阻挡/保护层634包括任何适合的厚度。可以理解的是，对于可选择的实施例，扩散阻挡/保护层634可以省略。
参考图6E，通过在有源/NMOS区611A中半导体器件600之上形成第一金属层636，在第一栅结构620中形成具有第一功函数的第一金属栅。在当前实施例中，在扩散阻挡/保护层634之上形成第一金属层636。参考图6F，通过在有源/PMOS区611B中半导体器件600之上形成第二金属层638，在第二栅结构621中形成具有第二功函数的第二金属栅。在当前实施例中，在扩散阻挡/保护层634之上形成第二金属层638。
当前实施例提供了具有准确的功函数值和更好的热稳定性的第一金属层636和第二金属层638。可以通过包括DCO的金属层636、638来达到这种改进的功函数值和热稳定性。DCO可以包括SnO2、In2O3、ZnO、CdO和/或其组合；SnO2掺杂有Sb、F、As、Nb、Ta和/或其组合；In2O3掺杂有Zn、Ge、Mo、F、Ti、Zr、Hf、Nb、Ta、W、Te、Ga、Mg、Sn和/或其组合；ZnO掺杂有Al、Ga、B、In、Y、Sc、F、V、Si、Ge、Ti、Zr、Hf和/或其组合；CdO掺杂有In、Sn和/或其组合；以及掺杂Y的CdSb2O6；其他适合的材料；和/或其组合(如，掺杂SnO2的ZnO；掺杂In2O3的ZnO；掺杂了掺杂SnO2的In2O3的ZnO)。DCO可以包括TCO，其可以包括SnO2、In2O3、ZnO、CdO和/或其组合。另外，上面的表1提供了适合用于获取所需要的p型功函数、n型功函数和中间带功函数的DCO。因此，使用用于金属层636、638的DCO材料提供了金属层的变化组分的功函数的优化调节。在当前实施例中，有源/NMOS区611A中具有第一功函数的第一金属区636包括n型功函数材料，AZO，其包括掺杂Al的ZnO；有源/PMOS区611B中具有第二功函数的第二金属区638包括p型功函数材料，ZZO，其包括掺杂Zr的ZnO。在一些实施例中，第一金属层636和第二金属层638每个可以具有介于大约
Figure G2009101665603D00231
到大约
Figure G2009101665603D00232
之间的厚度。在一些实施例中，第一金属层636和第二金属层638每个可以包括大约的厚度。在一些实施例中，金属层636、638都可以包括p型功函数材料，其中每个金属层包括相似的或不同的功函数值。在可选择的实施例中，金属层636、638都可以包括n型功函数材料或中间带功函数材料，其中每个金属层包括具有相似或不同功函数值的材料。
金属层636、638可以通过任何适合的工艺形成。例如，金属层636、638可以通过传统的沉积、光刻构图、刻蚀工艺和/或其组合而形成。沉积工艺可以包括PVD、CVD、ALD、溅射、电镀，其他适合的方法和/或其组合。光刻构图工艺可以包括光致抗蚀剂涂覆(如旋涂)、软烘焙、掩膜对准、曝光、曝光后烘焙、显影光致抗蚀剂、清洗、干燥(如硬烘焙)，其他适合的工艺和/或其组合。光刻曝光工艺也可以通过其他适合的方法来实现或替代，如无掩膜光刻、电子束写、离子束写和分子印迹。刻蚀工艺可以包括干法刻蚀、湿法刻蚀和/或其他刻蚀方法(如反应离子刻蚀)。刻蚀工艺也可以为纯化学的(等离子体刻蚀)或纯物理的(离子刻蚀)和/或其组合。可以理解的是，金属层636、638可以通过上述工艺的任何组合形成。
在金属层636、638之上形成块体金属区640、642，如图6G所示。块体金属区640、642可以通过任何适合的工艺形成，如沉积、光刻和刻蚀工艺，和/或其组合。在当前实施例中，块体金属区640、642包括通过CVD，然后通过CMP沉积的铝。在可选择的实施例中，块体金属区640、642可以包括任何适合的材料，如铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴；其他适合的导电材料；及其组合。另外，在一些实施例中，块体金属区640、642可以包括不同的材料。可以理解的是，半导体器件600也可以经过进一步的CMOS或MOS技术处理以形成本领域所知的不同特征。在又一个例子中，可以在衬底610上形成不同的接触孔/通孔和多层互连特征(如金属层和层间电介质)，并配置为连接半导体器件600的不同特征或结构。
图7是用于制造半导体器件800的方法700的一个实施例的流程图。图8A-8D为根据一个实施例的在方法700的不同制造阶段的半导体器件800的部分或全部的各个剖面图。方法700用于在后栅工艺中制造半导体器件800。参考图7和8A，方法700开始于步骤702，其中提供了包括有源区811A、811B和至少一个隔离区812的半导体衬底810，在半导体衬底810之上形成界面电介质层814。
半导体衬底810可以包括基本的半导体，包括晶体、多晶或非晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP；任何其他适合的材料；和/或其组合。在一个实施例中，合金半导体衬底可以具有梯度SiGe特征，其中Si和Ge的组分从梯度SiGe特征的一个位置的比率变化到另一个位置的另一个比率。在另外的实施例中，在硅衬底之上形成合金SiGe。在另外的实施例中，SiGe衬底是应变的。另外，半导体衬底可以是绝缘体上的半导体，如绝缘体上硅(SOI)，或薄膜晶体管(TFT)。在一些例子中，半导体衬底可以包括掺杂外延层或埋层。在另外的例子中，化合物半导体衬底可以具有多层结构，或硅衬底可以包括多层化合物半导体结构。在当前的实施例中，半导体衬底810包括硅、锗、III-V族材料，或II-VI族材料。
半导体衬底810可以根据本领域内所知的设计需求包括不同的掺杂配置。在一些实施例中，半导体衬底810可以包括掺杂区。掺杂区可以用p型或n型掺杂剂掺杂。例如，掺杂区可以掺杂p型掺杂剂，如硼或BF2；n型掺杂剂，如磷或砷；和/或其组合。掺杂区可以直接在半导体衬底上以P阱结构、N阱结构、双阱结构或使用抬高结构形成。
半导体衬底810包括有源区811A、811B。在当前实施例中，有源区811A可以配置为NMOS，有源区811B可以配置为PMOS。可以理解的是，半导体器件800可以通过CMOS技术过程形成，所以此处对一些工艺没有详细描述。
可以在半导体衬底810上形成至少一个隔离区812，以隔离半导体衬底810的有源区811A、811B，在当前实施例中，隔离NMOS和PMOS晶体管器件区。隔离区812可以使用隔离技术，如LOCOS或STI，限定和电隔离不同的有源区811A、811B。在当前实施例中，隔离区812包括STI。隔离区812可以包括氧化硅、氮化硅、氮氧化硅、氟硅酸玻璃、低k值电介质材料、其他适合的材料和/或其组合。隔离区812，在当前实施例中为STI，可以通过任何适合的工艺形成。
半导体器件800还包括形成在衬底810之上的界面电介质层814。界面电介质层814可以通过任何适合的工艺和任何适合的厚度形成。例如，在当前实施例中，界面电介质层814可以包括生长的SiO2层，其厚度接近
Figure G2009101665603D00251
界面层814还可以包括SiON。在一些实施例中，在衬底810之上生长界面电介质层814之前，可以进行HF后栅前清除(例如，使用HF溶液)和UV工艺。在一些实施例中，界面层814可以通过快速热氧化形成。另外，在一些实施例中，界面层814可以完全省略。
方法700继续到步骤704，其中在界面电介质层814之上形成帽层816。帽层816可以包括多晶硅；含硅材料；含锗材料；金属，如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴；其他适合的导电材料；及其组合。在当前实施例中，帽层816包括厚度介于大约
Figure G2009101665603D00252
到大约
Figure G2009101665603D00253
之间，优选为大约
Figure G2009101665603D00254
的多晶硅。在一些实施例中，帽层816可以包括金属(如铝基、钨或铜材料)，其可以用于后栅工艺，包括介于大约
Figure G2009101665603D00255
到大约
Figure G2009101665603D00256
之间，优选为大约
Figure G2009101665603D00257
的厚度。在可选择的实施例中，帽层816可以包括任何适合的厚度。帽层816可以通过CVD、PVD、ALD、热氧化、电镀、其他适合的工艺和/或其组合而形成。在一些实施例中，帽层816包括铝和/或钨。在可选择的实施例中，帽层816可以包括多层结构。
在步骤706中，在帽层816之上形成硬掩膜层818。在当前实施例中，硬掩膜层818包括含氮材料，如氮化硅，氮氧化硅，其他适合的含氮材料，和/或其组合。在可选择的实施例中，硬掩膜层可以包括非晶碳材料，碳化硅，其他适合的电介质材料，和/或其组合。硬掩膜层818可以通过任何适合的工艺，如PVD、CVD、PECVD、RTCVD、ALD、MOCVD，其他适合的工艺，和/或其组合形成。硬掩膜层818可以包括一个层或多个层。另外，硬掩膜层818包括任何适合的厚度。在当前实施例中，硬掩膜层818包括接近
Figure G2009101665603D00258
的厚度。
参考图7和8B，在步骤708中，在半导体衬底810之上形成至少一个栅结构。在当前实施例中，第一栅结构820形成在有源/NMOS区811A之内，第二栅结构821形成在有源/PMOS区811B之内。栅结构820、821包括：栅堆叠，其具有界面电介质层814、帽层816和硬掩膜层818；栅衬垫衬里824；以及栅衬垫826。
第一栅结构820和第二栅结构821可以通过任何适合的工艺形成。例如，栅结构820、821可以通过传统的沉积、光刻构图、刻蚀工艺和/或其组合而形成。沉积工艺可以包括PVD、CVD、ALD、溅射、电镀，其他适合的方法和/或其组合。光刻构图工艺可以包括光致抗蚀剂涂覆(如旋涂)、软烘焙、掩膜对准、曝光、曝光后烘焙、显影光致抗蚀剂、清洗、干燥(如硬烘焙)，其他适合的工艺和/或其组合。光刻曝光工艺也可以通过其他适合的方法来实现或替代，如无掩膜光刻、电子束写、离子束写和分子印迹。刻蚀工艺可以包括干法刻蚀、湿法刻蚀和/或其他刻蚀方法(如反应离子刻蚀)。刻蚀工艺也可以为纯化学的(等离子体刻蚀)或纯物理的(离子刻蚀)和/或其组合。可以理解的是，栅结构820、821可以通过上述工艺的任何组合形成。
在一个例子中，为了构图具有界面电介质层814、帽层816和硬掩膜层818的栅结构820、821的栅堆叠，在硬掩膜层818之上通过适合的工艺如旋涂形成光致抗蚀剂层，然后通过适合的光刻构图方法构图以形成构图的光致抗蚀剂特征。然后光致抗蚀剂的构图能够通过干法刻蚀工艺传递到之下的层(即，界面电介质层814、帽层816和硬掩膜层818)以形成栅堆叠，如图8B所示。之后光致抗蚀剂层可以被去膜。可以理解的是，以上的例子不限制用于形成金属栅堆叠820、821的工艺步骤。
栅结构820、821还包括栅衬垫衬里824和栅衬垫826。栅衬垫衬里824可以包括任何适合的材料，可以通过任何适合的工艺形成。在当前实施例中，栅衬垫衬里824包括衬垫氧化物。在可选择的实施例中，栅衬垫衬里824可以完全省略。仍然，在其他的实施例中，栅衬垫衬里824可以包括多个层。
栅衬垫826，其位于栅结构820、821的栅堆叠的每一侧，可以包括电介质材料如氮化硅、氧化硅、碳化硅、氮氧化硅、其他适合的材料，或其组合。在一些实施例中，栅衬垫826可以包括多层结构。衬垫826可以通过CVD、ALD、PVD和/或其他适合的工艺沉积电介质材料，然后刻蚀。在当前实施例中，衬垫826包括氮化硅。
半导体器件800还可以包括掺杂区828。掺杂区828可以在衬底810中形成，分别接近于栅结构820、821的每一端(高k值栅电介质和金属栅电极)，并可以包括不同的掺杂型材。掺杂区828可以为重掺杂或轻掺杂，n型或p型。在可选择的实施例中，掺杂区可以直接在半导体衬底上以P阱结构、N阱结构、双阱结构或使用抬高结构形成。掺杂区828通过任何适合的工艺，如离子注入和/或快速热工艺形成，以激活掺杂区。在一些实施例中，掺杂区828可以通过多种离子注入工艺，如LDD注入工艺和S/D注入工艺形成。
在一些实施例中，可以在掺杂区828中形成硅化物。硅化物也可以形成在栅结构820、821中。硅化物可以包括如NiSi、NiPtSi、NiPtGeSi、NiGeSi、YbSi、PtSi、IrSi、ErSi、CoSi，其他适合的材料，和/或其组合的材料。沉积用于产生硅化物的材料可以使用：PVD，如溅射和蒸发；电镀；CVD，如PECVD、APCVD、LPCVD、HDPCVD和ALCVD；其他适合的沉积工艺；和/或其组合。沉积之后，可以继续进行矽化金属沉积工艺，以基于特定材料选择的升高的温度在沉积材料和掺杂区之间反应。这也称为退火，其可以包括RTP。反应的硅化物可能需要一步RTP或多步RTP。在当前实施例中，掺杂区828包括镍硅化物区。
在当前实施例中，在半导体器件800之上通过任何适合的工艺，如CVD、HDPCVD、旋涂、溅射或其他适合的方法和/或其组合，形成层间电介质层(ILD)830。ILD层830可以包括任何适合的材料，如氧化硅、氮氧化硅、低k值材料和/或其他适合的材料。在一个例子中，可以进行ILD830的CMP，直到暴露出图8B所示的硬掩膜层818。
参考图7和8C-8D，在步骤710中，去除了第一栅结构820的部分，在第一栅结构820中形成具有第一功函数的第一金属栅；在步骤714中，去除第二栅结构821的部分；并在第二栅结构821中形成具有第二功函数的第二金属栅。在当前实施例中，第一栅结构820的第一金属栅和第二栅结构821的第二金属栅独立形成和加工。为了简单，用于形成第一金属栅和第二金属栅的工艺一起进行描述。
在步骤710和714中去除第一栅结构820的部分和第二栅结构821的部分可以通过任何适合的工艺完成。在当前实施例中，栅结构820、821的硬掩膜层818和帽层816通过任何适合的工艺去除。例如，去除硬掩膜层818和帽层816可以包括在半导体器件800之上形成光致抗蚀剂层；通过传统的光刻工艺构图光致抗蚀剂层；刻蚀光致抗蚀剂层以去除硬掩膜层818和帽层816。随后，去除光致抗蚀剂层。可以理解的是，在一些实施例中，界面电介质层814也可以与帽层816和硬掩膜层818一起从栅结构820、821上去除。去除的帽层816和硬掩膜层818(以及在一些实施例中，去除的界面电介质层814)在每个栅结构820、821内产生了开口。
在步骤712和716中，可以通过任何适合的工艺在第一栅结构820中形成具有第一功函数的第一金属栅，在第二栅结构821中形成具有第二功函数的第二金属栅。在一些实施例中，可以在衬底810之上和/或栅结构820、821的开口之上形成界面电介质层。例如，如果在步骤710、714或在前的工艺中，界面电介质层814从栅结构820、821上去除，那么可以在衬底810和/或栅结构820、821的开口之上沉积第二界面层。界面电介质层(如第二界面电介质层)可以通过任何适合的工艺和任何适合的厚度形成。例如，在当前实施例中，界面层可以包括生长的SiO2层，其厚度接近
Figure G2009101665603D00281
界面层还可以包括SiON。在一些实施例中，在衬底810之上生长界面电介质层之前，可以进行HF后栅前清除(例如，使用HF溶液)和UV工艺。在一些实施例中，界面层可以通过快速热氧化形成。另外，在一些实施例中，界面层可以完全省略。
在半导体器件800，特别是图8C、8D所示的栅结构820、821的开口之上形成高k值电介质层832。在当前实施例中，在界面电介质层814之上也形成高k值电介质层832。在一些实施例中，如果界面电介质层814被去除，如上所述，那么可以在第二界面电介质层和/或其他界面电介质层之上形成高k值电介质层832。高k值电介质层832可以包括HfO2。在当前实施例中，高k值电介质层832包括具有接近
Figure G2009101665603D00282
的厚度的二氧化铪。可选择地，高k值电介质层832可以任选地包括其他高k值电介质材料如HfSiO、HfSiON、HfTaO、HfTiO、HfZrO，其他适合的高k值电介质材料，和/或其组合。高k值材料还可以选自金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-铝(HfO2-Al2O3)合金，其他适合的材料，和/或其组合。高k值电介质层832可以通过任何适合的工艺，如ALD、CVD、PVD、RPCVD、MOCVD、溅射、电镀，其他适合的工艺，和/或其组合形成。在一些实施例中，可以在高k值电介质层832之上形成扩散阻挡/保护层，类似于上述的扩散阻挡/保护层。
参考图8C，通过在有源/NMOS区811A中半导体器件800之上形成第一金属层836，在第一栅结构820中形成具有第一功函数的第一金属栅。在当前实施例中，在高k值电介质层832之上形成第一金属层836。参考图8D，通过在有源/PMOS区811B中半导体器件800之上形成第二金属层838，在第二栅结构821中形成具有第二功函数的第二金属栅。在当前实施例中，在高k值电介质层832之上形成第二金属层838。
当前实施例提供了具有准确的功函数值和更好的热稳定性的第一金属层836和第二金属层838。可以通过包括DCO的金属层836、838来达到这种改进的功函数值和热稳定性。DCO可以包括SnO2、In2O3、ZnO、CdO和/或其组合；SnO2掺杂有Sb、F、As、Nb、Ta和/或其组合；In2O3掺杂有Zn、Ge、Mo、F、Ti、Zr、Hf、Nb、Ta、W、Te、Ga、Mg、Sn和/或其组合；ZnO掺杂有Al、Ga、B、In、Y、Sc、F、V、Si、Ge、Ti、Zr、Hf；CdO掺杂有In、Sn和/或其组合；以及掺杂Y的CdSb2O6；其他适合的材料；和/或其组合(如，掺杂SnO2的ZnO；掺杂In2O3的ZnO；掺杂了掺杂SnO2的In2O3的ZnO)。DCO可以包括TCO，其可以包括SnO2、In2O3、ZnO、CdO和/或其组合。另外，上面的表1提供了适合用于获取所需要的p型功函数、n型功函数和中间带功函数的DCO。因此，使用用于金属层836、838的DCO材料提供了金属层的变化组分的功函数的优化调节。在当前实施例中，有源/NMOS区811A中具有第一功函数的第一金属区836包括n型功函数材料，AZO，其包括掺杂A1的ZnO；有源/PMOS区811B中具有第二功函数的第二金属区838包括p型功函数材料，ZZO，其包括掺杂Zr的ZnO。在一些实施例中，第一金属层836和第二金属层838每个可以具有介于大约
Figure G2009101665603D00291
到大约之间的厚度。在一些实施例中，第一金属层836和第二金属层838包括大约的厚度。在一些实施例中，金属层836、838都可以包括p型功函数材料，其中每个金属层包括相似的或不同的功函数值。在可选择的实施例中，金属层836、838都可以包括n型功函数材料或中间带功函数材料，其中每个金属层包括具有相似或不同功函数值的材料。
金属层836、838可以通过任何适合的工艺形成。例如，金属层836、838可以通过传统的沉积、光刻构图、刻蚀工艺和/或其组合而形成。沉积工艺可以包括PVD、CVD、ALD、溅射、电镀，其他适合的方法和/或其组合。光刻构图工艺可以包括光致抗蚀剂涂覆(如旋涂)、软烘焙、掩膜对准、曝光、曝光后烘焙、显影光致抗蚀剂、清洗、干燥(如硬烘焙)，其他适合的工艺和/或其组合。光刻曝光工艺也可以通过其他适合的方法来实现或替代，如无掩膜光刻、电子束写、离子束写和分子印迹。刻蚀工艺可以包括干法刻蚀、湿法刻蚀和/或其他刻蚀方法(如反应离子刻蚀)。刻蚀工艺也可以为纯化学的(等离子体刻蚀)或纯物理的(离子刻蚀)和/或其组合。可以理解的是，金属层836、838可以通过上述工艺的任何组合形成。
在金属层836、838之上形成块体金属区840、842。块体金属区840、842可以通过任何适合的工艺形成，如沉积、光刻和刻蚀工艺，和/或其组合。在当前实施例中，块体金属区840、842包括通过CVD，然后通过CMP沉积的铝。在可选择的实施例中，块体金属区840、842可以包括任何适合的材料，如铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴；其他适合的导电材料；及其组合。另外，在一些实施例中，块体金属区840、842可以包括不同的材料。可以理解的是，半导体器件800也可以经过进一步的CMOS或MOS技术处理以形成本领域所知的不同特征。在又一个例子中，可以在衬底810上形成不同的接触孔/通孔和多层互连特征(如金属层和层间电介质)，并配置为连接半导体器件800的不同特征或结构。
以上描述了几个实施例的主要特征，这样本领域技术人员可以更好地理解本发明的方面。本领域技术人员应当理解，他们可以很容易使用本发明作为基础用于设计或改进用于实现与此处所介绍的实施例具有相同的目的和/或达到相同的有益效果的其他工艺和结构。本领域技术人员也应当意识到，这些等同的结构没有偏离本发明的精神和范围，他们可以在不偏离本发明的精神和范围的条件下于此做出各种变化、替换和改造。

Claims (15)

1、一种提供改进的功函数值的半导体器件，所述半导体器件包括：
半导体衬底；
位于所述半导体衬底之上的界面电介质层；
位于所述界面电介质层之上的高k值栅电介质层；以及
位于所述高k值栅电介质层之上的掺杂导电金属氧化物层。
2、根据权利要求1所述的半导体器件，还包括位于所述掺杂导电金属氧化物层之上的帽层。
3、根据权利要求2所述的半导体器件，其中所述帽层包括铝、钨和/或其组合。
4、根据权利要求1所述的半导体器件，还包括位于所述高k值栅电介质层之上或位于所述掺杂导电金属氧化物层之上的扩散阻挡层。
5、根据权利要求1所述的半导体器件，其中所述掺杂导电金属氧化物包括透明导电氧化物，其中所述透明导电氧化物包括SnO2、In2O3、ZnO、CdO，和/或其组合。
6、根据权利要求1所述的半导体器件，其中所述界面电介质层包括大约4埃的厚度。
7、根据权利要求1所述的半导体器件，其中所述掺杂导电金属氧化物曾包括介于大约20埃到大约1000埃之间的厚度。
8、根据权利要求2所述的半导体器件，其中所述帽层包括多晶硅，以及介于大约200埃到大约1000埃之间，更优选地为大约600埃的厚度。
9、根据权利要求2所述的半导体器件，其中所述帽层包括金属，以及介于大约50埃到大约1000埃之间，更优选地为大约200埃的厚度。
10、一种半导体器件，包括：
具有第一有源区和第二有源区的半导体衬底；
形成在所述第一有源区中的第一晶体管，所述第一晶体管具有高k值栅电介质和具有第一功函数的第一金属栅；
形成在所述第二有源区中的第二晶体管，所述第二晶体管具有高k值栅电介质和具有第二功函数的第二金属栅；
其中所述第一金属栅和第二金属栅包括掺杂导电金属氧化物。
11、根据权利要求1或10所述的半导体器件，其中所述掺杂导电金属氧化物包括SnO2；In2O3；ZnO；CdO；SnO2掺杂有Sb、F、As、Nb和/或Ta；In2O3掺杂有Zn、Ge、Mo、F、Ti、Zr、Hf、Nb、Ta、W、Te、Ga和/或Mg；ZnO掺杂有Al、Ga、B、In、Y、Sc、F、V、Si、Ge、Ti、Zr和/或Hf；CdO掺杂有In和/或Sn的；以及掺杂Y的CdSb2O6；和/或其组合。
12、一种制造半导体器件的方法，所述方法包括：
提供具有第一有源区和第二有源区的半导体衬底；
在所述半导体衬底之上形成高k值电介质层；
在所述第一有源区的高k值电介质层之上形成第一金属层，所述第一金属层具有第一功函数，其中所述第一金属层包括第一掺杂导电金属氧化物；
在所述第二有源区的高k值电介质层之上形成第二金属层，所述第二金属层具有第二功函数，其中所述第二金属层包括第二掺杂导电金属氧化物；以及
在所述第一有源区中形成第一栅堆叠，在所述第二有源区中形成第二栅堆叠。
13、根据权利要求12所述的方法，其中所述第一功函数包括n型功函数，所述第二功函数包括p型功函数。
14、根据权利要求12所述的方法，还包括：
在所述半导体衬底和所述高k值电介质层之间形成界面层；以及
在所述第一金属层和所述第二金属层之上形成帽层。
15、一种制造半导体器件的方法，所述方法包括：
提供具有第一有源区和第二有源区的半导体衬底；
在所述半导体衬底之上形成高k值电介质层；
在所述高k值电介质层之上形成帽层；
在所述第一有源区中形成第一栅结构，在所述第二有源区中形成第二栅结构；
从所述第一栅结构上移除所述帽层；
在所述第一栅结构中形成第一金属层，所述第一金属层具有第一功函数，其中所述第一金属层包括掺杂导电金属氧化物；
从所述第二栅结构上移除所述帽层；
在所述第二栅结构中形成第二金属层，所述第二金属层具有第二功函数，其中所述第二金属层包括掺杂导电金属氧化物；以及
在所述第一金属层之上的所述第一栅结构中形成块体金属区，在所述第二金属层之上的所述第二栅结构中形成块体金属区。
CN2009101665603A 2008-08-26 2009-08-26 具有掺杂导电金属氧化物作为栅电极的cmos器件结构和方法 Active CN101661957B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US9196008P 2008-08-26 2008-08-26
US61/091,960 2008-08-26
US12/424,153 2009-04-15
US12/424,153 US7947588B2 (en) 2008-08-26 2009-04-15 Structure and method for a CMOS device with doped conducting metal oxide as the gate electrode

Publications (2)

Publication Number Publication Date
CN101661957A true CN101661957A (zh) 2010-03-03
CN101661957B CN101661957B (zh) 2013-10-30

Family

ID=41724037

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101665603A Active CN101661957B (zh) 2008-08-26 2009-08-26 具有掺杂导电金属氧化物作为栅电极的cmos器件结构和方法

Country Status (2)

Country Link
US (1) US7947588B2 (zh)
CN (1) CN101661957B (zh)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102299061A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 一种半导体器件的制造方法
CN102420187A (zh) * 2011-06-07 2012-04-18 上海华力微电子有限公司 一种改善先栅极工艺中高k栅电介质pmos负偏置温度不稳定性效应的方法
CN102446703A (zh) * 2010-10-14 2012-05-09 中芯国际集成电路制造(上海)有限公司 双重图形化方法
CN103123930A (zh) * 2011-11-18 2013-05-29 台湾积体电路制造股份有限公司 用于减小高-k介电层和III-V族化合物半导体器件之间的费米能级牵制的（110）表面定向
CN103460358A (zh) * 2011-03-28 2013-12-18 国际商业机器公司 用置换金属栅极工艺形成用于晶体管的无边沿接触体
CN103545259A (zh) * 2012-07-13 2014-01-29 中芯国际集成电路制造(上海)有限公司 Cmos管的pmos替代栅极的去除方法
CN103681282A (zh) * 2012-09-26 2014-03-26 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN103779275A (zh) * 2012-10-17 2014-05-07 中国科学院微电子研究所 Cmos制造方法
WO2014082335A1 (zh) * 2012-11-30 2014-06-05 中国科学院微电子研究所 N型mosfet及其制造方法
CN104124169A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 Nmos晶体管及其形成方法、cmos晶体管及其形成方法
CN104241367A (zh) * 2013-06-24 2014-12-24 三星电子株式会社 半导体器件及其制造方法
CN104733387A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104752447A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
CN104916590A (zh) * 2014-03-13 2015-09-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN106206436A (zh) * 2014-12-22 2016-12-07 台湾积体电路制造股份有限公司 用于金属栅极的方法和结构
CN106257621A (zh) * 2015-06-17 2016-12-28 华邦电子股份有限公司 栅极导电体及其制造方法
US9580776B2 (en) 2011-09-30 2017-02-28 Intel Corporation Tungsten gates for non-planar transistors
US9853156B2 (en) 2011-10-01 2017-12-26 Intel Corporation Source/drain contacts for non-planar transistors
CN107993933A (zh) * 2011-07-28 2018-05-04 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090120584A1 (en) * 2007-11-08 2009-05-14 Applied Materials, Inc. Counter-balanced substrate support
US8097500B2 (en) * 2008-01-14 2012-01-17 International Business Machines Corporation Method and apparatus for fabricating a high-performance band-edge complementary metal-oxide-semiconductor device
GB2462589B (en) * 2008-08-04 2013-02-20 Sony Comp Entertainment Europe Apparatus and method of viewing electronic documents
JP5336814B2 (ja) * 2008-10-27 2013-11-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101552975B1 (ko) * 2009-01-09 2015-09-15 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
DE102009006802B3 (de) * 2009-01-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren und Halbleiterbauelement mit Einstellung der Austrittsarbeit in einer Gateelektrodenstruktur mit großem ε nach der Transistorherstellung unter Anwendung von Lanthanum
US8350337B2 (en) * 2009-12-29 2013-01-08 United Microelectronics Corp. Semiconductor device and method of forming the same
US20110159213A1 (en) * 2009-12-30 2011-06-30 Applied Materials, Inc. Chemical vapor deposition improvements through radical-component modification
TWI497716B (zh) * 2010-04-13 2015-08-21 United Microelectronics Corp 具有金屬閘極之半導體元件及其製作方法
US8629014B2 (en) * 2010-09-20 2014-01-14 International Business Machines Corporation Replacement metal gate structures for effective work function control
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US8664127B2 (en) 2010-10-15 2014-03-04 Applied Materials, Inc. Two silicon-containing precursors for gapfill enhancing dielectric liner
US8361859B2 (en) 2010-11-09 2013-01-29 International Business Machines Corporation Stressed transistor with improved metastability
US8450169B2 (en) 2010-11-29 2013-05-28 International Business Machines Corporation Replacement metal gate structures providing independent control on work function and gate leakage current
US8581351B2 (en) 2011-01-14 2013-11-12 International Business Machines Corporation Replacement gate with reduced gate leakage current
US20120180954A1 (en) 2011-01-18 2012-07-19 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8574990B2 (en) 2011-02-24 2013-11-05 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gate
US8716154B2 (en) 2011-03-04 2014-05-06 Applied Materials, Inc. Reduced pattern loading using silicon oxide multi-layers
KR20120106483A (ko) * 2011-03-18 2012-09-26 삼성전자주식회사 반도체 장치의 제조 방법
US8802524B2 (en) 2011-03-22 2014-08-12 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gates
US20120256275A1 (en) * 2011-04-06 2012-10-11 Hsin-Fu Huang Metal gate structure and manufacturing method thereof
US20120306026A1 (en) * 2011-05-31 2012-12-06 International Business Machines Corporation Replacement gate electrode with a tungsten diffusion barrier layer
US8704294B2 (en) 2011-06-13 2014-04-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US8673758B2 (en) * 2011-06-16 2014-03-18 United Microelectronics Corp. Structure of metal gate and fabrication method thereof
US8674452B2 (en) * 2011-06-24 2014-03-18 United Microelectronics Corp. Semiconductor device with lower metal layer thickness in PMOS region
TWI464869B (zh) 2011-07-14 2014-12-11 Au Optronics Corp 半導體元件及電致發光元件及其製作方法
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
US8486790B2 (en) 2011-07-18 2013-07-16 United Microelectronics Corp. Manufacturing method for metal gate
US8580641B2 (en) * 2011-07-26 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques providing high-k dielectric metal gate CMOS
US8477006B2 (en) 2011-08-30 2013-07-02 United Microelectronics Corp. Resistor and manufacturing method thereof
US8445345B2 (en) * 2011-09-08 2013-05-21 International Business Machines Corporation CMOS structure having multiple threshold voltage devices
US8765588B2 (en) 2011-09-28 2014-07-01 United Microelectronics Corp. Semiconductor process
US8709930B2 (en) 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
US8546212B2 (en) 2011-12-21 2013-10-01 United Microelectronics Corp. Semiconductor device and fabricating method thereof
US8796128B2 (en) * 2012-02-07 2014-08-05 International Business Machines Corporation Dual metal fill and dual threshold voltage for replacement gate metal devices
US8860181B2 (en) 2012-03-07 2014-10-14 United Microelectronics Corp. Thin film resistor structure
US8951855B2 (en) 2012-04-24 2015-02-10 United Microelectronics Corp. Manufacturing method for semiconductor device having metal gate
CN103578944B (zh) * 2012-07-18 2016-08-03 中国科学院微电子研究所 半导体器件制造方法
CN103579314B (zh) * 2012-07-24 2018-07-27 中国科学院微电子研究所 半导体器件及其制造方法
US8853024B2 (en) 2012-07-24 2014-10-07 The Institute of Microelectronics, Chinese Academy of Science Method of manufacturing semiconductor device
US9257283B2 (en) 2012-08-06 2016-02-09 General Electric Company Device having reduced bias temperature instability (BTI)
KR20140034347A (ko) * 2012-08-31 2014-03-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US9054172B2 (en) 2012-12-05 2015-06-09 United Microelectrnics Corp. Semiconductor structure having contact plug and method of making the same
US8735269B1 (en) 2013-01-15 2014-05-27 United Microelectronics Corp. Method for forming semiconductor structure having TiN layer
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US9129985B2 (en) 2013-03-05 2015-09-08 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US9184254B2 (en) 2013-05-02 2015-11-10 United Microelectronics Corporation Field-effect transistor and fabricating method thereof
US9159798B2 (en) 2013-05-03 2015-10-13 United Microelectronics Corp. Replacement gate process and device manufactured using the same
US9196542B2 (en) 2013-05-22 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor devices
US8921947B1 (en) 2013-06-10 2014-12-30 United Microelectronics Corp. Multi-metal gate semiconductor device having triple diameter metal opening
US9196546B2 (en) 2013-09-13 2015-11-24 United Microelectronics Corp. Metal gate transistor
KR102155511B1 (ko) 2013-12-27 2020-09-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN105097685B (zh) * 2014-04-24 2018-04-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
US10622356B2 (en) * 2016-01-19 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US9627258B1 (en) * 2016-06-15 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a contact
US10283417B1 (en) * 2017-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US11114347B2 (en) 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
KR102438374B1 (ko) * 2017-09-22 2022-08-30 삼성전자주식회사 반도체 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6586792B2 (en) * 2001-03-15 2003-07-01 Micron Technology, Inc. Structures, methods, and systems for ferroelectric memory transistors
US7045847B2 (en) 2003-08-11 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-k gate dielectric
US7129182B2 (en) * 2003-11-06 2006-10-31 Intel Corporation Method for etching a thin metal layer
JP4085051B2 (ja) * 2003-12-26 2008-04-30 株式会社東芝 半導体装置およびその製造方法
US7351994B2 (en) 2004-01-21 2008-04-01 Taiwan Semiconductor Manufacturing Company Noble high-k device
US7126199B2 (en) * 2004-09-27 2006-10-24 Intel Corporation Multilayer metal gate electrode
US7355235B2 (en) 2004-12-22 2008-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for high-k gate dielectrics
US7332407B2 (en) 2004-12-23 2008-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
US7109079B2 (en) * 2005-01-26 2006-09-19 Freescale Semiconductor, Inc. Metal gate transistor CMOS process and method for making
US7378713B2 (en) 2006-10-25 2008-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with dual-metal gate structures and fabrication methods thereof

Cited By (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102299061A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 一种半导体器件的制造方法
CN102299061B (zh) * 2010-06-22 2014-05-14 中国科学院微电子研究所 一种半导体器件的制造方法
CN102446703A (zh) * 2010-10-14 2012-05-09 中芯国际集成电路制造(上海)有限公司 双重图形化方法
CN103460358B (zh) * 2011-03-28 2016-07-06 国际商业机器公司 用置换金属栅极工艺形成用于晶体管的无边沿接触体
CN103460358A (zh) * 2011-03-28 2013-12-18 国际商业机器公司 用置换金属栅极工艺形成用于晶体管的无边沿接触体
CN102420187A (zh) * 2011-06-07 2012-04-18 上海华力微电子有限公司 一种改善先栅极工艺中高k栅电介质pmos负偏置温度不稳定性效应的方法
CN102420187B (zh) * 2011-06-07 2014-02-05 上海华力微电子有限公司 一种改善先栅极工艺中高k栅电介质pmos负偏置温度不稳定性效应的方法
CN107993933A (zh) * 2011-07-28 2018-05-04 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US10020375B2 (en) 2011-09-30 2018-07-10 Intel Corporation Tungsten gates for non-planar transistors
US9812546B2 (en) 2011-09-30 2017-11-07 Intel Corporation Tungsten gates for non-planar transistors
US9637810B2 (en) 2011-09-30 2017-05-02 Intel Corporation Tungsten gates for non-planar transistors
US9580776B2 (en) 2011-09-30 2017-02-28 Intel Corporation Tungsten gates for non-planar transistors
US9853156B2 (en) 2011-10-01 2017-12-26 Intel Corporation Source/drain contacts for non-planar transistors
US10770591B2 (en) 2011-10-01 2020-09-08 Intel Corporation Source/drain contacts for non-planar transistors
US10283640B2 (en) 2011-10-01 2019-05-07 Intel Corporation Source/drain contacts for non-planar transistors
CN103123930A (zh) * 2011-11-18 2013-05-29 台湾积体电路制造股份有限公司 用于减小高-k介电层和III-V族化合物半导体器件之间的费米能级牵制的（110）表面定向
CN103123930B (zh) * 2011-11-18 2016-05-25 台湾积体电路制造股份有限公司 用于减小高-k介电层和III-V族化合物半导体器件之间的费米能级牵制的（110）表面定向
CN103545259B (zh) * 2012-07-13 2016-11-02 中芯国际集成电路制造(上海)有限公司 Cmos管的pmos替代栅极的去除方法
CN103545259A (zh) * 2012-07-13 2014-01-29 中芯国际集成电路制造(上海)有限公司 Cmos管的pmos替代栅极的去除方法
CN103681282B (zh) * 2012-09-26 2016-07-06 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN103681282A (zh) * 2012-09-26 2014-03-26 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN103779275A (zh) * 2012-10-17 2014-05-07 中国科学院微电子研究所 Cmos制造方法
US9934975B2 (en) 2012-11-30 2018-04-03 Institute of Microelectronics, Chinese Academy of Sciences N-type MOSFET and method for manufacturing the same
WO2014082335A1 (zh) * 2012-11-30 2014-06-05 中国科学院微电子研究所 N型mosfet及其制造方法
CN104124169B (zh) * 2013-04-28 2018-06-01 中芯国际集成电路制造(上海)有限公司 Nmos晶体管及其形成方法、cmos晶体管及其形成方法
CN104124169A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 Nmos晶体管及其形成方法、cmos晶体管及其形成方法
CN104241367A (zh) * 2013-06-24 2014-12-24 三星电子株式会社 半导体器件及其制造方法
CN104733387B (zh) * 2013-12-18 2017-12-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104733387A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104752447B (zh) * 2013-12-27 2017-12-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
CN104752447A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
CN104916590B (zh) * 2014-03-13 2018-10-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN104916590A (zh) * 2014-03-13 2015-09-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN106206436A (zh) * 2014-12-22 2016-12-07 台湾积体电路制造股份有限公司 用于金属栅极的方法和结构
CN106206436B (zh) * 2014-12-22 2019-11-08 台湾积体电路制造股份有限公司 用于金属栅极的方法和结构
CN106257621A (zh) * 2015-06-17 2016-12-28 华邦电子股份有限公司 栅极导电体及其制造方法
CN106257621B (zh) * 2015-06-17 2019-12-03 华邦电子股份有限公司 栅极导电体及其制造方法

Also Published As

Publication number Publication date
US20100052066A1 (en) 2010-03-04
CN101661957B (zh) 2013-10-30
US7947588B2 (en) 2011-05-24

Similar Documents

Publication Publication Date Title
CN101661957B (zh) 具有掺杂导电金属氧化物作为栅电极的cmos器件结构和方法
CN101232021B (zh) 半导体结构
CN101789397B (zh) 半导体装置的制造方法
CN102103994B (zh) 高介电常数介电层和/或金属栅极元件的制造方法
CN103311247B (zh) 半导体器件及其制造方法
TWI509670B (zh) 半導體裝置及其製造方法
US8012817B2 (en) Transistor performance improving method with metal gate
CN103022102B (zh) 用于超薄界面介电层的多层清除金属栅极堆叠件
CN103578954B (zh) 具有金属栅极的半导体集成电路
TWI408735B (zh) 半導體元件的製造方法
US8742510B2 (en) Semiconductor devices with replacement gate structures having conductive contacts positioned therebetween
CN101728273B (zh) Pmos元件及其制造方法
CN102738221B (zh) 制造栅极介电层的方法
KR101482200B1 (ko) 트랜지스터에서의 개선된 실리사이드 형성과 결합되는 리세스된 드레인 및 소스 영역
CN102237399B (zh) 具有金属栅极的半导体元件及其制作方法
CN103378136A (zh) 用于具有高k金属栅极的NFET的结构和方法
CN103311281A (zh) 半导体器件及其制造方法
KR20090019693A (ko) 스트레인된 반도체 장치 및 이의 제조 방법
CN102779743A (zh) 集成半导体结构的制造方法
CN104867967A (zh) 半导体器件及其制造方法
CN104916542A (zh) 半导体器件的结构及其制造方法
CN103165606A (zh) 用于高-k金属栅极技术的增强栅极替换工艺
US9525040B2 (en) Method of fabricating hybrid impact-ionization semiconductor device
CN103077887A (zh) 半导体器件及其制造方法
US7514317B2 (en) Strained semiconductor device and method of making same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant