CN104752447B - 一种半导体器件及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制作方法，本发明的方法提出了在P型功函数金属层和N型功函数金属层中添加阻挡层，以阻止PMOS区域中的铝扩散到P型功函数金属层中，同时，阻止NMOS区域中的铝扩散到覆盖层中，最终使形成的半导体器件结构与传统工艺形成的半导体器件结构相比具有良好的间隙填充边缘和较低金属栅极电阻，以提高半导体器件的整体性能和半导体器件的良品率。

Description

一种半导体器件及其制作方法
技术领域
本发明涉及半导体制造工艺，尤其涉及在后高K/后金属栅极技术中防止铝扩散的方法。
背景技术
集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管(MOS)，随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极(high-k and metal gate last)技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。同时，需要缩小CMOS器件栅极介电层的等效氧化层厚度(EOT)，例如缩小至约1.1nm。在后高K(high-k last，HK last process)技术中，为了到达较小的EOT的厚度，采用化学氧化物界面层(chemical oxide IL)代替热栅氧化物层(thermal gate oxide)。
在目前的后高K/后金属栅极(high-K&gate last)技术中，包括去除虚拟多晶硅栅极和栅极氧化层以形成栅极沟槽，在栅极沟槽中沉积形成界面氧化层和高K介电层，接着在栅极沟槽中高K介电层上沉积形成功函数金属层和金属电极层，然后采用化学机械研磨(CMP)去除多余的功函数金属层和金属电极层，以形成金属栅极。
如图1A-1C所示，为根据现有的技术制作后HK/后MG结构的半导体器件的横截面示意图，1A所示，采用刻蚀工艺去除位于半导体衬底100上NMOS区域和PMOS区域中的虚拟栅极和栅极介电层保留位于虚拟栅极结构两侧的间隙壁，以形成金属栅极沟槽，在金属栅极沟槽中依次沉积形成界面层101、高K介电层102、覆盖层103、阻挡层104和PMOS功函数金属层105。
如图1B所示，在半导体衬底上形成图案化的底部抗反射涂层和光刻胶层106，以露出NMOS区域覆盖PMOS区域；根据图案化的底部抗反射涂层和光刻胶层106去除NMOS区域中的PMOS的功函数金属层以露出阻挡层104，接着去除图案化所述底部抗反射涂层和光刻胶层106。
如图1C所示，在半导体衬底100上沉积形成NMOS功函数金属层107和金属电极层108。接着，采用化学机械研磨工艺去除掉多余的金属层以露出层间介电层，最后形成金属栅极。
然而，目前的后高K介电层/后金属栅极与前高K介电层/后金属栅极相比，在形成的金属栅极沟槽中沉积高K介电层和覆盖层之后，这将使栅极堆叠填充变的不容易实现，尤其对于较为先进的技术节点而言。另一方面，在双功函数金属栅极工艺中为了实现在半导体衬底中分别形成PMOS功函数金属层和NMOS功函数金属层，使得薄膜堆叠层和填充工艺变的非常的复杂。同时，在现有的后高K介电层/后金属栅极工艺中，NMOS功函数金属层的材料通常为TiAl或者铝，这样在NMOS功函数层中很容易发生铝原子扩散，较多的铝原子扩散将影响器件的电压(增加PMOS器件的电压减小NMOS器件的电压)和影响器件的性能以及可靠性。
因此，需要一种新的半导体器件的制作方法，以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括下列步骤：提供具有第一区域和第二区域的半导体衬底，所述第一区域包括虚拟栅极，所述第二区域包括虚拟栅极；去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；在所述第一沟槽和所述第二沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层、第一阻挡层和P型功函数金属层；在所述P型功函数金属层上形成第二阻挡层；采用光刻工艺去除所述第二沟槽中的所述第二阻挡层和所述P型功函数金属层，以露出所述第一阻挡层；在所述第一区域中的所述第二阻挡层和所述第二区域中的所述第一阻挡层上依次形成N型功函数金属层和金属栅极层。
优选地，采用湿法刻蚀或者干法刻蚀去除第二区域中的P型功函数金属层和所述第二阻挡层，所述刻蚀工艺具有所述P型功函数金属层对于所述第一阻挡层的高蚀刻选择比。
本发明提出了另一种制作半导体器件的方法，包括下列步骤：提供具有第一区域和第二区域的半导体衬底，所述第一区域包括虚拟栅极，所述第二区域包括虚拟栅极；去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；在所述第一沟槽和所述第二沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层、第一阻挡层和P型功函数金属层；采用光刻工艺去除所述第二沟槽中的所述P型功函数金属层，以露出所述第一阻挡层；在所述第一区域中的所述P型功函数金属层和所述第二区域中的所述第一阻挡层上形成第二阻挡层层；在所述第二阻挡层上依次形成N型功函数金属层和金属栅极层。
优选地，采用湿法刻蚀或者干法刻蚀去除第二区域中的P型功函数金属层，所述刻蚀工艺具有所述P型功函数金属层对于所述第一阻挡层的高蚀刻选择比。
优选地，所述第一阻挡层的材料为TaN、Ta或者TaAl，所述第一阻挡层的厚度为5埃至20埃，所述第二阻挡层的材料为TaN、Ta或者TaAl，所述第二阻挡层的厚度为5埃至20埃。
优选地，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。
优选地，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
优选地，采用CVD、ALD或者PVD工艺形成所述高K介电层、所述覆盖层、所述第一阻挡层、所述第二阻挡层、所述P型功函数金属层、所述N型功函数金属层、所述金属电极层。
本发明还提出了一种半导体器件，包括：具有第一区域和第二区域的半导体衬底；依次形成于所述半导体衬底的所述第一区域上的高K介电层、覆盖层、第一阻挡层、P型功函数金属层、第二阻挡层、N型功函数金属层和金属栅极层；依次形成于所述半导体衬底的所述第二区域上的高K介电层、覆盖层、第一阻挡层、N型功函数金属层和金属栅极层。
优选地，位于所述第二区域上的第一阻挡层和N型功函数金属层之间还形成有第二阻挡层。
优选地，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。
优选地，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
优选地，所述第一阻挡层的材料为TaN、Ta或者TaAl，所述第一阻挡层的厚度为5埃至20埃，所述第二阻挡层的材料为TaN、Ta或者TaAl，所述第二阻挡层的厚度为5埃至20埃。
综上所示，本发明的方法提出了在P型功函数金属层和N型功函数金属层中添加阻挡层，以阻止PMOS区域中的铝扩散到P型功函数金属层中，同时，阻止NMOS区域中的铝扩散到覆盖层中，最终使形成的半导体器件结构与传统工艺形成的半导体器件结构相比具有良好的间隙填充边缘和较低金属栅极电阻，以提高半导体器件的整体性能和半导体器件的良品率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A-1C为根据现有技术制作具有后HK/后MG结构的半导体器件的剖面结构示意图；
图2A-2C为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；
图3为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图；
图4A-4C为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；
图5为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面将结合图2A-2C对本发明所述半导体器件的制备方法进行详细描述。如图2A所示，提供半导体衬底200，半导体半导体衬底200可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底200可以包括外延层。半导体衬底200还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体。
半导体衬底200包括各种隔离结构，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件(STI)。半导体衬底200还包括阱。
半导体衬底200包括NMOS区域和PMOS区域，NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料优选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底200还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区。
在半导体衬底200和虚拟栅极上方形成层间介电层。实施化学机械研磨(CMP)工艺去除多余的层间介电层，使得露出虚拟栅极的虚拟栅极层。还可以采用其他的方式形成层间介电层以露出虚拟栅极的虚拟栅极层。
实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁，以在NMOS区域和PMOS区域中形成金属栅极沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底的表面形成金属栅极沟槽。
在层间介电层上、栅极间隙壁上、金属栅极沟槽的底部及层面上沉积形成界面层(IL)201和高K(HK)介电层202。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
在高K介电层202上形成覆盖层203，覆盖层203的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层203上形成阻挡层204，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层204上形成P型功函数金属层205，P型功函数金属层为PMOS功函数金属可调层，P型功函数金属层(PWF)的材料可以选择为但不限于TixN1-x,TaC,MoN,TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。在P型功函数金属层205上形成阻挡层206，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃，以形成沟槽207A和沟槽207B，
如图2B所示，在PMOS区域中的沟槽207A的底部以及侧壁上形成底部抗反射涂层和图案化的光刻胶层208，图案化的光刻胶层208露出NMOS区域覆盖PMOS区域。将底部抗反射涂层涂覆在光刻胶208的底部来减少底部光的反射。
根据图案化的光刻胶层208刻蚀去除NMOS区域中的PMOS功函数金属层204和覆盖层203，以露出高K介电层202。去除NMOS区域中的阻挡层206和PMOS功函数金属层205以露出阻挡层204的刻蚀工艺可以采用湿法刻蚀或者干法刻蚀，所述刻蚀工艺具有PMOS功函数金属层205对于阻挡层204的高刻蚀选择比。
在本发明的一具体实施例中，以所述被图形化的光刻胶层为掩膜，采用干法刻蚀工艺，在通入氯化硼和氯气的刻蚀条件下，对阻挡层206和PMOS功函数金属层205进行刻蚀，反应室内压力可为5～20毫托(mTorr)；功率：300-800W；时间：5-15s；所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
然后，去除底部抗反射涂层和图案化的光刻胶层208，以在NMOS区域中形成沟槽209，露出NMOS区域中的阻挡层204，露出PMOS区域中的阻挡层206。
如图2C所示，在NMOS区域和PMOS区域中沟槽207A和沟槽209的底部以及侧壁上依次沉积形成N型功函数金属层210和金属电极层211，相当于在阻挡层204和阻挡层206上依次沉积形成N型功函数金属层210和金属电极层211，NMOS功函数金属层210和金属电极层211覆盖半导体衬底。N型功函数金属层(NWF)为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底200中NMOS区域和PMOS区域中形成金属栅极结构叠层。
然后，执行化学机械研磨(CMP)工艺以平坦化NMOS器件和PMOS器件，以在NMOS区域中形成金属栅极、在PMOS区域中形成金属栅极。CMP工艺可以具有金属电极层211对层间介电层的高刻蚀选择比，采用CMP工艺去除多余的金属电极层、功函数金属层、阻挡层、覆盖层和高K介电层以露出层间介电层，并且使NMOS区域中的金属栅极层的顶部、PMOS区域中的金属栅极层的顶部、栅极间隙壁和层间介电层的顶部齐平。CMP工艺为金属栅极叠层以及层间介电层提供基本平坦的表面。
参照图3，其中示出了根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的的工艺流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供一半导体衬底，在半导体衬底上形成有层间介电层(ILD0)，NMOS区域中的虚拟栅极结构和PMOS区域中虚拟栅极结构。去除NMOS区域中的虚拟栅极结构和PMOS区域中的虚拟栅极结构，以形成金属栅极沟槽；
在步骤302中，在NMOS区域和PMOS区域中的金属栅极沟槽中依次沉积形成界面层、高K介电层、覆盖层、第一阻挡层、P型功函数金属层和第二阻挡层；
在步骤303中，采用光刻工艺去除NMOS区域中的第二阻挡层和P型功函数金属层；
在步骤304中，在半导体衬底上依次形成N型功函数金属层和金属电栅极层，执行CMP。
图4A-4C为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；下面将结合图4A-4C对本发明所述半导体器件的制备方法进行详细描述。如图4A所示，提供半导体衬底400，半导体半导体衬底400可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底400可以包括外延层。半导体衬底400还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体。
半导体衬底400包括各种隔离结构，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件(STI)。半导体衬底400还包括阱。
半导体衬底400包括NMOS区域和PMOS区域，NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料优选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底400还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区。
在半导体衬底400和虚拟栅极上方形成层间介电层。实施化学机械研磨(CMP)工艺去除多余的层间介电层，使得露出虚拟栅极的虚拟栅极层。还可以采用其他的方式形成层间介电层以露出虚拟栅极的虚拟栅极层。
实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁，以在NMOS区域和PMOS区域中形成金属栅极沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底的表面形成金属栅极沟槽。
在层间介电层上、栅极间隙壁上、金属栅极沟槽的底部及层面上沉积形成界面层(IL)401和高K(HK)介电层402。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
在高K介电层402上沉积形成覆盖层403，覆盖层403的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层403上形成阻挡层404，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层404上形成P型功函数金属层405，以形成沟槽406A和沟槽406B，P型功函数金属层为PMOS功函数金属可调层，P型功函数金属层(PWF)的材料可以选择为但不限于TixN1-x,TaC,MoN,TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。
如图4B所示，在PMOS区域中的沟槽406A的底部以及侧壁上形成底部抗反射涂层和图案化的光刻胶层407，图案化的光刻胶层407露出NMOS区域覆盖PMOS区域。将底部抗反射涂层涂覆在光刻胶407的底部来减少底部光的反射。
根据图案化的光刻胶层407刻蚀去除NMOS区域中的PMOS功函数金属层405以露出阻挡层404。去除NMOS区域中的PMOS功函数金属层405以露出阻挡层404的刻蚀工艺可以采用湿法刻蚀或者干法刻蚀，所述刻蚀工艺具有P型功函数金属层405对于阻挡层404的高刻蚀选择比。
在本发明的一具体实施例中，以所述被图形化的光刻胶层为掩膜，采用干法刻蚀工艺，在通入氯化硼和氯气的刻蚀条件下，对P型功函数金属层405进行刻蚀，反应室内压力可为5～20毫托(mTorr)；功率：300-800W；时间：5-15s；所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
然后，去除底部抗反射涂层和图案化的光刻胶层407，以在NMOS区域中形成沟槽408，露出NMOS区域中的阻挡层404，露出PMOS区域中的P型功函数金属层405。
如图4C所示，在PMOS区域中的沟槽406A和NMOS区域中的沟槽408的底部以及侧壁形成阻挡层409阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。
在NMOS区域和PMOS区域中的阻挡层409上依次沉积形成N型功函数金属层410和金属电极层411，NMOS功函数金属层410和金属电极层411覆盖半导体衬底。N型功函数金属层(NWF)为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底400中NMOS区域和PMOS区域中形成金属栅极结构叠层。
然后，执行化学机械研磨(CMP)工艺以平坦化NMOS器件和PMOS器件，以在NMOS区域中形成金属栅极、在PMOS区域中形成金属栅极。CMP工艺可以具有金属电极层411对层间介电层的高刻蚀选择比，采用CMP工艺去除多余的金属电极层、功函数金属层、阻挡层、覆盖层和高K介电层以露出层间介电层，并且使NMOS区域中的金属栅极层的顶部、PMOS区域中的金属栅极层的顶部、栅极间隙壁和层间介电层的顶部齐平。CMP工艺为金属栅极叠层以及层间介电层提供基本平坦的表面。
参照图5，其中示出了根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件的的工艺流程图，用于简要示出整个制造工艺的流程。
在步骤501中，提供一半导体衬底，在半导体衬底上形成有层间介电层(ILD0)，NMOS区域中的虚拟栅极结构和PMOS区域中虚拟栅极结构。去除NMOS区域中的虚拟栅极结构和PMOS区域中的虚拟栅极结构，以形成金属栅极沟槽；
在步骤502中，在NMOS区域和PMOS区域中的金属栅极沟槽中依次沉积形成界面层、高K介电层、覆盖层、第一阻挡层和P型功函数金属层；
在步骤503中，采用光刻工艺去除NMOS区域中的P型功函数金属层；
在步骤504中，在半导体衬底上形成第二阻挡层；
在步骤505中，在所述阻挡层上依次形成N型功函数金属层和金属电栅极层，执行CMP。
本发明还提出了一种半导体器件，包括：具有第一区域和第二区域的半导体衬底；依次位于所述半导体衬底上所述第一区域中的高K介电层、覆盖层、第一阻挡层、P型功函数金属层、第二阻挡层、N型功函数金属层和金属栅极层；依次位于所述半导体衬底上所述第二区域中的高K介电层、覆盖层、第一阻挡层、N型功函数金属层和金属栅极层。
优选地，位于所述第二区域上的第一阻挡层和N型功函数金属层之间还形成有第二阻挡层
优选地，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。
优选地，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
优选地，所述第一阻挡层的材料为TaN、Ta或者TaAl，所述第一阻挡层的厚度为5埃至20埃，所述第二阻挡层的材料为TaN、Ta或者TaAl，所述第二阻挡层的厚度为5埃至20埃。
本发明的方法提出了在P型功函数金属层和N型功函数金属层中添加阻挡层，以阻止PMOS区域中的铝扩散到P型功函数金属层中，同时，阻止NMOS区域中的铝扩散到覆盖层中，最终使形成的半导体器件结构与传统工艺形成的半导体器件结构具有良好的间隙填充边缘和较低金属栅极电阻，以提高半导体器件的整体性能，提高半导体的良品率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种半导体器件的制作方法，包括：
提供具有第一区域和第二区域的半导体衬底，所述第一区域包括虚拟栅极，所述第二区域包括虚拟栅极；
去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；
在所述第一沟槽和所述第二沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层、第一阻挡层和P型功函数金属层；
在所述P型功函数金属层上形成第二阻挡层；
采用光刻工艺去除所述第二沟槽中的所述第二阻挡层和所述P型功函数金属层，以露出所述第一阻挡层；
在所述第一区域中的所述第二阻挡层和所述第二区域中的所述第一阻挡层上依次形成N型功函数金属层和金属栅极层。
2.如权利要求1所述的方法，其特征在于，采用湿法刻蚀或者干法刻蚀去除第二区域中的P型功函数金属层和所述第二阻挡层，所述刻蚀工艺具有所述P型功函数金属层对于所述第一阻挡层的高蚀刻选择比。
3.一种半导体器件的制作方法，包括：
提供具有第一区域和第二区域的半导体衬底，所述第一区域包括虚拟栅极，所述第二区域包括虚拟栅极；
去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；
在所述第一沟槽和所述第二沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层、第一阻挡层和P型功函数金属层；
采用光刻工艺去除所述第二沟槽中的所述P型功函数金属层，以露出所述第一阻挡层；
在所述第一区域中的所述P型功函数金属层和所述第二区域中的所述第一阻挡层上形成第二阻挡层；
在所述第二阻挡层上依次形成N型功函数金属层和金属栅极层。
4.如权利要求3所述的方法，其特征在于，采用湿法刻蚀或者干法刻蚀去除第二区域中的P型功函数金属层，所述刻蚀工艺具有所述P型功函数金属层对于所述第一阻挡层的高蚀刻选择比。
5.如权利要求1或3所述的方法，其特征在于，所述第一阻挡层的材料为TaN、Ta或者TaAl，所述第一阻挡层的厚度为5埃至20埃，所述第二阻挡层的材料为TaN、Ta或者TaAl，所述第二阻挡层的厚度为5埃至20埃。
6.如权利要求1或3所述的方法，其特征在于，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。
7.如权利要求1或3所述的方法，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
8.如权利要求1或3所述的方法，其特征在于，采用CVD、ALD或者PVD工艺形成所述高K介电层、所述覆盖层、所述第一阻挡层、所述第二阻挡层、所述P型功函数金属层、所述N型功函数金属层、所述金属电极层。
9.一种半导体器件，包括：
具有第一区域和第二区域的半导体衬底；
依次形成于所述半导体衬底的所述第一区域上的高K介电层、覆盖层、第一阻挡层、P型功函数金属层、第二阻挡层、N型功函数金属层和金属栅极层；
依次形成于所述半导体衬底的所述第二区域上的高K介电层、覆盖层、第一阻挡层、N型功函数金属层和金属栅极层。
10.如权利要求9所述的器件，其特征在于，位于所述第二区域上的第一阻挡层和N型功函数金属层之间还形成有第二阻挡层。
11.如权利要求9所述的器件，其特征在于，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。
12.如权利要求9所述的器件，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
13.如权利要求9所述的器件，其特征在于，所述第一阻挡层的材料为TaN、Ta或者TaAl，所述第一阻挡层的厚度为5埃至20埃，所述第二阻挡层的材料为TaN、Ta或者TaAl，所述第二阻挡层的厚度为5埃至20埃。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449391B (zh) * 2015-08-12 2019-07-02 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN106601741B (zh) * 2015-10-16 2019-10-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN106601685B (zh) * 2015-10-16 2019-09-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN106847752B (zh) * 2015-12-07 2020-05-08 中芯国际集成电路制造(上海)有限公司 Cmos器件的形成方法
US10056303B1 (en) * 2017-04-21 2018-08-21 Globalfoundries Inc. Integration scheme for gate height control and void free RMG fill
CN108538837A (zh) * 2018-03-29 2018-09-14 上海华力集成电路制造有限公司 半导体器件及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101661957A (zh) * 2008-08-26 2010-03-03 台湾积体电路制造股份有限公司 具有掺杂导电金属氧化物作为栅电极的cmos器件结构和方法
CN103094208A (zh) * 2011-10-31 2013-05-08 中芯国际集成电路制造(上海)有限公司 晶体管的制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8673758B2 (en) * 2011-06-16 2014-03-18 United Microelectronics Corp. Structure of metal gate and fabrication method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101661957A (zh) * 2008-08-26 2010-03-03 台湾积体电路制造股份有限公司 具有掺杂导电金属氧化物作为栅电极的cmos器件结构和方法
CN103094208A (zh) * 2011-10-31 2013-05-08 中芯国际集成电路制造(上海)有限公司 晶体管的制造方法

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