CN105097689B - 一种制作半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种制作半导体器件的方法，包括提供具有第一区域和第二区域的半导体衬底；去除虚拟栅极以形成第一沟槽，第二沟槽；在第一沟槽和第二沟槽的底部及侧壁上形成高K介电层、覆盖层、阻挡层、P型功函数金属层和牺牲层；去除部分的牺牲层和P型功函数金属层；在露出的第一沟槽和第二沟槽的底部和侧壁上形成N型功函数金属层和金属电极层；去除位于第一沟槽和第二沟槽顶部附近的金属电极层、N型功函数金属层、P型功函数金属层、阻挡层、覆盖层、高K介电层和栅极间隙壁，以形成第三沟槽和第四沟槽；在所述半导体衬底上沉积形成硬掩膜层，以填充第三沟槽和第四沟槽。根据本发明的制作方法，提高了硬掩膜层的填充能力，进一步，提高了半导体器件的性能和良品率。

Description

一种制作半导体器件的方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种在后高K/金属栅极(high-k andmetal gate last)技术中制作半导体器件的方法。
背景技术
集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管(MOS)，随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极(high-k and metal gate last)技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。
随着半导体器件尺寸的缩小，栅极孔距尺寸也随之缩小。同时，接触孔到栅极边缘的距离很小，这将引起接触孔和栅极之间很容易连接起来。为了避免该问题的发生，采用金属栅极硬掩膜层来增大接触孔至栅极的距离，但是，该方法又引起另一个问题，在较小开口沟槽中硬掩膜层只能填充该沟槽的边缘。
因此，需要一种新的制作半导体器件的方法，以提高硬掩膜层的填充能力。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：提供具有第一区域和第二区域的半导体衬底，所述第一区域和所述第二区域均包括虚拟栅极以及位于所述虚拟栅极两侧的栅极间隙壁；去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；在所述第一沟槽和所述第二沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层、阻挡层和P型功函数金属层；在所述P型功函数金属层上形成牺牲层；回刻蚀去除部分的位于所述第一沟槽和所述第二沟槽顶部附近的所述牺牲层和所述P型功函数金属层，以露出部分所述阻挡层；去除位于第二沟槽中的所述牺牲层和所述P型功函数金属层以露出所述阻挡层；去除位于所述第一沟槽中的所述牺牲层，以露出所述P型功函数金属层；在露出的所述第一沟槽和第二沟槽的底部和侧壁上依次沉积形成N型功函数金属层和金属电极层；执行平坦化工艺，以露出所述栅极间隙壁；回刻蚀去除位于所述第一沟槽和所述第二沟槽顶部附近的所述金属电极层、所述N型功函数金属层、所述P型功函数金属层、所述阻挡层、所述覆盖层；回蚀刻去除位于所述第一沟槽和所述第二沟槽顶部附近的所述高K介电层和所述栅极间隙壁，以形成第三沟槽和第四沟槽；在所述半导体衬底上沉积形成硬掩膜层，以填充所述第三沟槽和所述第四沟槽。
本发明还提出了另一种制作半导体器件的方法，包括：提供具有第一区域和第二区域的半导体衬底，所述第一区域和所述第二区域均包括虚拟栅极以及位于所述虚拟栅极两侧的栅极间隙壁；去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；在所述第一沟槽和所述第二沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层、阻挡层和P型功函数金属层；在所述P型功函数金属层上形成第一牺牲层；回刻蚀去除部分的位于所述第一沟槽和所述第二沟槽顶部附近的所述第一牺牲层和所述P型功函数金属层，以露出部分所述阻挡层；去除位于第二沟槽中的所述第一牺牲层和所述P型功函数金属层以露出所述阻挡层；去除位于所述第一沟槽中的所述第一牺牲层，以露出所述P型功函数金属层；在露出的所述第一沟槽和第二沟槽的底部和侧壁上依次沉积形成N型功函数金属层和金属电极层；执行平坦化工艺，以露出所述栅极间隙壁；回刻蚀去除位于所述第一沟槽和所述第二沟槽顶部附近的所述金属电极层、所述N型功函数金属层、所述P型功函数金属层、所述阻挡层、所述覆盖层；在所述半导体衬底上形成第二牺牲层；回刻蚀去除部分的所述第二牺牲层，剩余的所述第二牺牲层低于所述栅极间隙壁的顶部；回刻蚀去除位于所述第一沟槽和所述第二沟槽顶部附近的所述高K介电层和所述栅极间隙壁，刻蚀后的所述高K介电层和所述栅极间隙壁的顶部与剩余的所述第二牺牲层的顶部齐平；去除剩余的所述第二牺牲层，以形成第三沟槽和第四沟槽；在所述半导体衬底上沉积形成硬掩膜层，以填充所述第三沟槽和所述第四沟槽。
示例性地，还包括在沉积形成所述硬掩膜层之后执行平坦化工艺的步骤。
示例性地，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
示例性地，所述硬掩膜层的材料为SiN、SiON、SiOCN或者SiOBN，采用CVD法形成所述硬掩膜层。
示例性地，所述牺牲层的材料为底部抗反射涂层。
示例性地，所述第一牺牲层的材料为底部抗反射涂层，所述第二牺牲层的材料为底部抗反射涂层。
示例性地，采用化学机械研磨或者回刻蚀执行所述平坦化步骤。
示例性地，采用干法刻蚀或者湿法刻蚀执行回刻蚀所述金属电极层、所述N型功函数金属层、所述P型功函数金属层、所述阻挡层、所述覆盖层的步骤。
示例性地，采用干法刻蚀或者湿法刻蚀或者干-湿混合刻蚀执行回刻蚀所述高K介电层和所述栅极间隙壁的步骤。
综上所述，根据本发明的制作方法，提高了硬掩膜层的填充能力，进一步，提高了半导体器件的性能和良品率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A-1H为一种制作具有后HK/后MG结构的半导体器件的剖面结构示意图；
图2A-2H为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；
图3为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图；
图4A-4K为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；
图5为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
图1A-1H，为一种制作具有后HK/后MG结构的半导体器件的剖面结构示意图。
如1A所示，采用刻蚀工艺去除位于半导体衬底100上NMOS区域和PMOS区域中的虚拟栅极和栅极介电层保留位于虚拟栅极结构两侧的间隙壁101，以形成金属栅极沟槽，在金属栅极沟槽中沉积形成高K介电层102、覆盖层103、阻挡层104和PMOS功函数金属层105，接着在PMOS功函数金属层105上形成底部抗反射涂层106和光刻胶层107。
如图1B所示，图案化所述光刻胶层107，以露出NMOS区域覆盖PMOS区域；根据图案化的光刻胶层107去除NMOS区域中的底部抗反射涂层106和PMOS的功函数金属层105以露出阻挡层104，接着去除图案化所述底部抗反射涂层106和光刻胶层107。
如图1C所示，在半导体衬底上形成底部抗反射涂层108和图案化的光刻胶层109，图案化的光刻胶层109露出PMOS区域覆盖NMOS区域，回刻蚀PMOS区域中沟槽内的底部抗反射涂层，同时去除了PMOS区域中沟槽顶部的PMOS功函数金属层105以露出阻挡层104，再去除底部抗反射涂层108和光刻胶层109。
如图1D所示，在半导体衬底上沉积形成NMOS功函数金属层110和金属电极层111。
如图1E所示，采用化学机械研磨或者回刻蚀工艺去除位于层间介电层上的高K介电层102、覆盖层103、阻挡层104、NMOS功函数金属层110和金属电极层111，以露出层间介电层，形成金属栅极112A、112B
如图1F所示，采用刻蚀工艺去除金属栅极112A、112B中部分的金属电极层和部分的金属栅极堆叠结构以形成沟槽113A、113B，部分的金属栅极堆叠结构包括PMOS功函数金属层、NMOS功函数金属层(N型功函数金属层)、阻挡层、覆盖层和高K介电层。
如图1G所示，在所述半导体衬底上形成硬掩膜层114，硬掩膜层114填充沟槽113A、113B。由于硬掩膜层在小尺寸沟槽中的填充能力，使得形成的硬掩膜层中具有空洞115。
如图1H所示，采用干法刻蚀或者化学机械研磨去除位于层间介电层上的硬掩膜层114，以形成金属栅极116A、116B。
实施例一
下面将结合图2A-2H对本发明所述半导体器件的制备方法进行详细描述。如图2A所示，提供半导体衬底200，半导体衬底200可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底200可以包括外延层。半导体衬底200还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体。
半导体衬底200包括各种隔离结构201，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件(STI)。半导体衬底200还包括阱。
半导体衬底200包括NMOS区域和PMOS区域，NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料可以选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。在一个示例中，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底200还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区。
在半导体衬底200上形成层间介电层202。实施化学机械研磨(CMP)工艺去除多余的层间介电层，露出PMOS区域和NMOS区域中的虚拟栅极。还可以采用其他的方式去除层间介电层以露出PMOS区域和NMOS区域中虚拟栅极。
实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁203，以在NMOS区域和PMOS区域中形成金属栅极沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底的表面在NMOS区域和PMOS区域中形成金属栅极沟槽。
在层间介电层202上、栅极间隙壁203上、金属栅极沟槽的底部及层面上沉积高K(HK)介电层204，高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
在高K介电层204上形成覆盖层205，覆盖层205的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层205上沉积形成阻挡层206，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层206上形成P型功函数金属层207，P型功函数金属层为PMOS功函数金属可调层，P型功函数金属层(PWF)的材料可以选择为但不限于TixN1-x,，TaC,MoN,TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。
接着，在P型功函数金属层207上沉积形成牺牲层208，所述牺牲层208的材料可以选底部抗反射涂层，形成的底部抗反射涂层填充完剩余的金属栅极沟槽，底部抗反射涂层208覆盖半导体衬底200。底部抗反射涂层有两种涂层材料：有机抗反射涂层(Organic)，在硅片表面旋涂，依靠有机层直接接收掉入射光线；无机抗反射涂层(Inorganic)，在硅片表面利用等离子增强化学气相沉积(PECVD)形成。一般材料为：TiN或SiN。通过特定波长相位相消而起作用，最重要的参数有：材料折射率、薄膜厚度等。
如图2B所示，执行回刻蚀工艺去除部分的位于NMOS区域和PMOS区域中的金属沟槽顶部附近的P型功函数金属层207和底部抗反射涂层208以露出部分的阻挡层206，以形成沟槽209。回刻蚀工艺可以采用湿法刻蚀或者干法刻蚀。所述刻蚀工艺具有P型功函数金属层207对低于阻挡层206的高刻蚀选择比。
在本发明的一具体实施例中，可以采用干法刻蚀执行回刻蚀工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O2-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气(O2-based)的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
如图2C所示，在阻挡层206，沟槽209的底部以及侧壁上形成底部抗反射涂层210和图案化的光刻胶层211，图案化的光刻胶层211露出NMOS区域覆盖PMOS区域。将底部抗反射涂层210涂覆在光刻胶211的底部来减少底部光的反射。
如图2D所示，根据图案化的光刻胶层211刻蚀去除NMOS区域中的底部抗反射涂层208、底部抗反射涂层210和PMOS功函数金属层207，以露出阻挡层206。去除NMOS区域中的PMOS功函数金属层207以露出阻挡层206的刻蚀工艺可以采用湿法刻蚀或者干法刻蚀，所述刻蚀工艺具有P型功函数金属层207对低于阻挡层206的高刻蚀选择比。
在本发明的一具体实施例中，以所述被图形化的光刻胶层为掩膜，采用干法刻蚀工艺，在通入氯化硼和氯气的刻蚀条件下，对底部抗反射涂层和PMOS功函数金属层进行刻蚀，反应室内压力可为5～20毫托(mTorr)；功率：300-800W；时间：5-15s；所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
然后，去除底部抗反射涂层和图案化的光刻胶层，具体的，去除半导体衬底200上的剩余的底部抗反射涂层208、底部抗反射涂层210和图案化的光刻胶层211，以露出NMOS区域中的阻挡层206，露出PMOS区域中的阻挡层206和P型功函数金属层207。
其中，在本发明的实施例中，底部抗反射涂层208具有良好的间隙填充能力并且可以采用干法刻蚀和湿法刻蚀工艺去除底部抗反射涂层208，这样很容易去除掉底部抗反射涂层208。
如图2E所示，在PMOS区域中的阻挡层206和P型功函数金属层207上，以及NMOS区域中的阻挡层206上依次沉积形成N型功函数金属层212和金属电极层213，NMOS功函数金属层212和金属电极层213覆盖半导体衬底。N型功函数金属层(NWF)为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层，金属电极层的材料可以选W。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底200中NMOS区域和PMOS区域中形成金属栅极结构叠层。
接着，如图2F所示，执行化学机械研磨(CMP)工艺或者回刻蚀工艺以平坦化NMOS器件和PMOS器件，去除位于层间介电层202上的高K介电层204、覆盖层205、阻挡层206、N型功函数金属层和金属电极层，在一个示例中，采用CMP工艺去除多余的高K介电层204、覆盖层205、阻挡层206、N型功函数金属层和金属电极层以露出层间介电层，并且使NMOS区域中的金属栅极层的顶部、PMOS区域中的金属电极层的顶部、栅极间隙壁和层间介电层的顶部齐平，以在NMOS区域中形成金属栅极214A，在PMOS区域中形成金属栅极214B。
之后，采用回刻蚀工艺去除部分NMOS区域和PMOS区域中的金属栅极214A、214B、高K介电层204以及栅极间隙壁203，以形成沟槽215A、215B。所述刻蚀金属栅极414A、414B工艺具有P型功函数金属层207、阻挡层206、覆盖层205对低于高K介电层204的高选择比，但是，所述工艺具有P型功函数金属层207，覆盖层205和阻挡层206三者之间的低选择比。在本发明一具体实施例中，采用干法刻蚀或者湿法刻蚀去除部分的金属栅极214A、214B，接着采用干法刻蚀或者湿法刻蚀或者干-湿混合的刻蚀方法刻蚀去除部分的高K介电层204和栅极间隙壁203，以形成沟槽215A、215B。其中，金属栅极214A包括阻挡层、覆盖层、P型功函数金属层、N型功函数金属层和金属电极层；金属栅极214B包括阻挡层、覆盖层、N型功函数金属层和金属电极层。
如图2G所示，在所述半导体衬底200上形成硬掩膜层216，所述硬掩膜层216填充沟槽215A、215B且覆盖层间介电层202。硬掩膜层216的材料可以选择为但不限于SiN、SiON、SiOBN、SiOCN或者其他适合的薄膜层。可以采用CVD等适合的工艺形成。
示例性地，由于在执行上述回刻蚀工艺之后形成的金属栅极沟槽215A、215B的关键尺寸增大，在金属栅极沟槽215A、215B中填充形成的硬掩膜层216中没有形成空洞。
如图2H所示，采用化学机械研磨工艺或者干法刻蚀去除位于层间介电层202上的硬掩膜层216，以露出层间介电层202，形成金属栅极217A、217B，其中剩余的硬掩膜层216和层间介电层202的顶部齐平。
参照图3，其中示出了根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供一半导体衬底，在半导体衬底上形成有层间介电层，NMOS区域中的虚拟栅极和PMOS区域中虚拟栅极，以及位于所述虚拟栅极两侧的栅极间隙壁。去除NMOS区域中的虚拟栅极和PMOS区域中的虚拟栅极，以形成金属栅极沟槽；
在步骤302中，在NMOS区域和PMOS区域中的金属栅极沟槽中依次沉积形成高K介电层、覆盖层、阻挡层和P型功函数金属层；
在步骤303中，在P型功函数金属层上形成牺牲层，牺牲层覆盖半导体衬底；
在步骤304中，执行回刻蚀工艺去除NMOS区域和PMOS区域中的位于金属栅极沟槽顶部附近的牺牲层和P型功函数金属层；
在步骤305中，去除NMOS区域中的P型功函数金属层和牺牲层露出阻挡层；
在步骤306中，去除PMOS区域中的牺牲层，以露出所述P型功函数金属层；
在步骤307中，在NMOS区域中和PMOS区域中填充N型功函数金属层和金属电极层；
在步骤308中，执行平坦化步骤以除露出层间介电层；
在步骤309中，回刻蚀去除部分NMOS区域中和PMOS区域中金属栅极沟槽顶部附近的栅极间隙壁、高K介电层、覆盖层、阻挡层、P型功函数金属层、N型功函数金属层和金属电极层，以分别形成沟槽；
在步骤310中，在所述沟槽中形成硬掩膜层，以在NMOS区域中和PMOS区域中分别形成金属栅极。
实施例二
图4A-4K为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；下面将结合图4A-4K对本发明所述半导体器件的制备方法进行详细描述。如图4A所示，提供半导体衬底400，半导体衬底400可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底400可以包括外延层。半导体衬底400还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体。
半导体衬底400包括各种隔离结构401，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件(STI)。半导体衬底400还包括阱。
半导体衬底400包括NMOS区域和PMOS区域，NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料可以选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。在一个示例中，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底400还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区。
在半导体衬底400上形成层间介电层402。实施化学机械研磨(CMP)工艺去除多余的层间介电层，露出PMOS区域和NMOS区域中的虚拟栅极。还可以采用其他的方式形成层间介电层以露出PMOS区域和NMOS区域中虚拟栅极。
实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁403，以在NMOS区域和PMOS区域中形成金属栅极沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底的表面在NMOS区域和PMOS区域中形成金属栅极沟槽。
在层间介电层402上、栅极间隙壁403上、金属栅极沟槽的底部及层面上沉积高K(HK)介电层404，高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
在高K介电层404上形成覆盖层405，覆盖层405的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层405上沉积形成阻挡层406，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层406上形成P型功函数金属层407，P型功函数金属层为PMOS功函数金属可调层，P型功函数金属层(PWF)的材料可以选择为但不限于TixN1-x,，TaC,MoN,TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。
接着，在P型功函数金属层407上沉积形成牺牲层408，所述牺牲层408的材料可以选底部抗反射涂层，形成的底部抗反射涂层填充完剩余的金属栅极沟槽，底部抗反射涂层408覆盖半导体衬底400。底部抗反射涂层有两种涂层材料：有机抗反射涂层(Organic)，在硅片表面旋涂，依靠有机层直接接收掉入射光线；无机抗反射涂层(Inorganic)，在硅片表面利用等离子增强化学气相沉积(PECVD)形成。一般材料为：TiN或SiN。通过特定波长相位相消而起作用，最重要的参数有：材料折射率、薄膜厚度等。
如图4B所示，执行回刻蚀工艺去除部分的位于NMOS区域和PMOS区域中的金属沟槽顶部附近的P型功函数金属407和底部抗反射涂层408以露出部分的阻挡层406，以形成沟槽409。回刻蚀工艺可以采用湿法刻蚀或者干法刻蚀。所述刻蚀工艺具有P型功函数金属层407对低于阻挡层406的高刻蚀选择比。
在本发明的一具体实施例中，可以采用干法刻蚀执行回刻蚀工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O2-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气(O2-based)的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
如图4C所示，在阻挡层406，沟槽409的底部以及侧壁上形成底部抗反射涂层410和图案化的光刻胶层411，图案化的光刻胶层411露出NMOS区域覆盖PMOS区域。将底部抗反射涂层410涂覆在光刻胶411的底部来减少底部光的反射。
如图4D所示，根据图案化的光刻胶层411刻蚀去除NMOS区域中的底部抗反射涂层408、底部抗反射涂层410和PMOS功函数金属层407，以露出阻挡层406。去除NMOS区域中的PMOS功函数金属层407以露出阻挡层406的刻蚀工艺可以采用湿法刻蚀或者干法刻蚀，所述刻蚀工艺具有P型功函数金属层407对低于阻挡层406的高刻蚀选择比。
在本发明的一具体实施例中，以所述被图形化的光刻胶层为掩膜，采用干法刻蚀工艺，在通入氯化硼和氯气的刻蚀条件下，对底部抗反射涂层和PMOS功函数金属层进行刻蚀，反应室内压力可为5～20毫托(mTorr)；功率：300-800W；时间：5-15s；所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
然后，去除底部抗反射涂层和图案化的光刻胶层，具体的，去除半导体衬底400上的剩余的底部抗反射涂层408、底部抗反射涂层410和图案化的光刻胶层411，以露出NMOS区域中的阻挡层406，露出PMOS区域中的阻挡层406和P型功函数金属层407。
其中，在本发明的实施例中，底部抗反射涂层408具有良好的间隙填充能力并且可以选采用干法刻蚀和湿法刻蚀工艺去除底部抗反射涂层408，这样很容易去除掉底部抗反射涂层208。
如图4E所示，在PMOS区域中的阻挡层406和P型功函数金属层407上，以及NMOS区域中的阻挡层406上依次沉积形成N型功函数金属层412和金属电极层413，NMOS功函数金属层412和金属电极层413覆盖半导体衬底。N型功函数金属层(NWF)为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层，金属电极层的材料可以选W。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底400中NMOS区域和PMOS区域中形成金属栅极结构叠层。
接着，如图4F所示，执行化学机械研磨(CMP)工艺或者回刻蚀工艺以平坦化NMOS器件和PMOS器件，去除位于层间介电层402上的高K介电层404、覆盖层405、阻挡层406、N型功函数金属层和金属电极层，在一个示例中，采用CMP工艺去除多余的高K介电层404、覆盖层405、阻挡层406、N型功函数金属层和金属电极层以露出层间介电层，并且使NMOS区域中的金属栅极层的顶部、PMOS区域中的金属电极层的顶部、栅极间隙壁和层间介电层的顶部齐平，以在NMOS区域中形成金属栅极414A，在PMOS区域中形成金属栅极414B。
之后，采用回刻蚀工艺去除部分NMOS区域和PMOS区域中的金属栅极414A、414B，具体的，刻蚀去除金属栅极414A、414B中的金属电极层和侧壁金属层露出高K介电层404，以形成沟槽415A、415B。所述工艺具有P型功函数金属层407、阻挡层406、覆盖层405对低于高K介电层404的高选择比，但是，所述工艺具有P型功函数金属层407，覆盖层405和阻挡层206三者之间的低选择比。在本发明一具体实施例中，采用干法刻蚀或者湿法刻蚀回刻蚀去除部分的金属栅极414A、414B中，以露出高K介电层404。其中，金属栅极414A包括阻挡层、覆盖层、P型功函数金属层、N型功函数金属层和金属电极层；金属栅极414B包括阻挡层、覆盖层、N型功函数金属层和金属电极层。
如图4G所示，在半导体衬底400上沉积形成牺牲层416，所述牺牲层416的材料可以选为底部抗反射涂层，牺牲层416填充沟槽415A、415B，且覆盖高K介电层404、栅极间隙壁403和层间介电层402。底部抗反射涂层有两种涂层材料：有机抗反射涂层(Organic)，在硅片表面旋涂，依靠有机层直接接收掉入射光线；无机抗反射涂层(Inorganic)，在硅片表面利用等离子增强化学气相沉积(PECVD)形成。一般材料为：TiN或SiN。通过特定波长相位相消而起作用，最重要的参数有：材料折射率、薄膜厚度等。
如图4H所示，回刻蚀去除位于层间介电层402上的牺牲层416，以露出层间介电层402，同时，回刻蚀去除大部分位于沟槽415A、415B中的牺牲层416，以在沟槽415A、415B中形成剩余的牺牲层416’。在本发明一具体实施例中，采用干法刻蚀工艺执行所述回刻蚀步骤。剩余的牺牲层416’的顶部低于层间介电层402、高K介电层404、栅极间隙壁403的顶部。
如图4I所示，接着，采用干法刻蚀或者湿法刻蚀或者干-湿混合的刻蚀方法刻蚀去除部分的高K介电层404和栅极间隙壁403，以使刻蚀后剩余的高K介电层404、栅极间隙壁403的顶部与剩余的牺牲层416’齐平。
接着采用干法刻蚀或者湿法刻蚀去除剩余的牺牲层416’，以形成沟槽417A、417B。
如图4J所示，在所述半导体衬底400上形成硬掩膜层418，所述硬掩膜层418填充沟槽417A、417B且覆盖层间介电层402。硬掩膜层418的材料可以选择为但不限于SiN、SiON、SiOBN、SiOCN或者其他适合的薄膜层。可以采用CVD等适合的工艺形成。
示例性地，由于在执行上述刻蚀工艺之后形成的金属栅极沟槽417A、417B的关键尺寸增大，在金属栅极沟槽417A、417B中填充形成的硬掩膜层418中没有形成空洞。
如图4K所示，采用化学机械研磨工艺或者干法刻蚀去除位于层间介电层402上的硬掩膜层418，以露出层间介电层402，形成金属栅极419A、419B，其中，剩余的硬掩膜层418和层间介电层402的顶部齐平。
参照图5，其中示出了根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图，用于简要示出整个制造工艺的流程。
在步骤501中，提供一半导体衬底，在半导体衬底上形成有层间介电层，NMOS区域中的虚拟栅极和PMOS区域中虚拟栅极，以及位于所述虚拟栅极两侧的栅极间隙壁。去除NMOS区域中的虚拟栅极和PMOS区域中的虚拟栅极，以形成金属栅极沟槽；
在步骤502中，在NMOS区域和PMOS区域中的金属栅极沟槽中依次沉积形成高K介电层、覆盖层、阻挡层、P型功函数金属层和第一牺牲层；
在步骤503中，执行回刻蚀工艺去除NMOS区域和PMOS区域中的位于金属栅极沟槽顶部附近的第一牺牲层和P型功函数金属层；
在步骤504中，去除NMOS区域中的P型功函数金属层和第一牺牲层露出阻挡层，去除PMOS区域中的第一牺牲层以露出所述P型功函数金属层；
在步骤505中，在NMOS区域中和PMOS区域中填充N型功函数金属层和金属电极层；
在步骤506中，执行平坦化步骤以露出层间介电层，回刻蚀去除部分NMOS区域中和PMOS区域中覆盖层、阻挡层、P型功函数金属层、N型功函数金属层和金属电极层；
在步骤507中，在所述半导体衬底上形成第二牺牲层，回刻蚀去除部分的第二牺牲层，以使剩余的第二牺牲层低于高K介电层；
在步骤508中，回刻蚀栅极间隙壁和高K介电层，再去除第二牺牲层，以形成沟槽；
在步骤509中，在所述沟槽中形成所述硬掩膜层，以在NMOS区域中和PMOS区域中分别形成金属栅极。
综上所述，根据本发明的制作方法，提高了硬掩膜层的填充能力，进一步，提高了半导体器件的性能和良品率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种制作半导体器件的方法，包括：
提供具有第一区域和第二区域的半导体衬底，所述第一区域和所述第二区域均包括虚拟栅极以及位于所述虚拟栅极两侧的栅极间隙壁；
去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；
在所述第一沟槽和所述第二沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层、阻挡层和P型功函数金属层；
在所述P型功函数金属层上形成牺牲层；
回刻蚀去除部分的位于所述第一沟槽和所述第二沟槽顶部附近的所述牺牲层和所述P型功函数金属层，以露出部分所述阻挡层；
去除位于所述第二沟槽中的所述牺牲层和所述P型功函数金属层以露出所述阻挡层；
去除位于所述第一沟槽中的所述牺牲层，以露出所述P型功函数金属层；
在露出的所述第一沟槽和第二沟槽的底部和侧壁上依次沉积形成N型功函数金属层和金属电极层；
执行平坦化工艺，以露出所述栅极间隙壁；
回刻蚀去除位于所述第一沟槽和所述第二沟槽顶部附近的所述金属电极层、所述N型功函数金属层、所述阻挡层、所述覆盖层；
回蚀刻去除位于所述第一沟槽和所述第二沟槽顶部附近的所述高K介电层和所述栅极间隙壁，以形成第三沟槽和第四沟槽；
在所述半导体衬底上沉积形成硬掩膜层，以填充所述第三沟槽和所述第四沟槽。
2.一种制作半导体器件的方法，包括：
提供具有第一区域和第二区域的半导体衬底，所述第一区域和所述第二区域均包括虚拟栅极以及位于所述虚拟栅极两侧的栅极间隙壁；
去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；
在所述第一沟槽和所述第二沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层、阻挡层和P型功函数金属层；
在所述P型功函数金属层上形成第一牺牲层；
回刻蚀去除部分的位于所述第一沟槽和所述第二沟槽顶部附近的所述第一牺牲层和所述P型功函数金属层，以露出部分所述阻挡层；
去除位于所述第二沟槽中的所述第一牺牲层和所述P型功函数金属层以露出所述阻挡层；
去除位于所述第一沟槽中的所述第一牺牲层，以露出所述P型功函数金属层；
在露出的所述第一沟槽和第二沟槽的底部和侧壁上依次沉积形成N型功函数金属层和金属电极层；
执行平坦化工艺，以露出所述栅极间隙壁；
回刻蚀去除位于所述第一沟槽和所述第二沟槽顶部附近的所述金属电极层、所述N型功函数金属层、所述阻挡层、所述覆盖层；
在所述半导体衬底上形成第二牺牲层；
回刻蚀去除部分的所述第二牺牲层，剩余的所述第二牺牲层低于所述栅极间隙壁的顶部；
回刻蚀去除位于所述第一沟槽和所述第二沟槽顶部附近的所述高K介电层和所述栅极间隙壁，刻蚀后的所述高K介电层和所述栅极间隙壁的顶部与剩余的所述第二牺牲层的顶部齐平；
去除剩余的所述第二牺牲层，以形成第三沟槽和第四沟槽；
在所述半导体衬底上沉积形成硬掩膜层，以填充所述第三沟槽和所述第四沟槽。
3.如权利要求1或2所述的方法，其特征在于，还包括在沉积形成所述硬掩膜层之后执行平坦化工艺的步骤。
4.如权利要求1或2所述的方法，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
5.如权利要求1或2所述的方法，其特征在于，所述硬掩膜层的材料为SiN、SiON、SiOCN或者SiOBN，采用CVD法形成所述硬掩膜层。
6.如权利要求1的方法，其特征在于，所述牺牲层的材料为底部抗反射涂层。
7.如权利要求2所述的方法，其特征在于，所述第一牺牲层的材料为底部抗反射涂层，所述第二牺牲层的材料为底部抗反射涂层。
8.如权利要求3所述的方法，其特征在于，采用化学机械研磨或者回刻蚀执行所述平坦化步骤。
9.如权利要求1或2所述的方法，其特征在于，采用干法刻蚀或者湿法刻蚀执行回刻蚀所述金属电极层、所述N型功函数金属层、所述P型功函数金属层、所述阻挡层、所述覆盖层的步骤。
10.如权利要求1或2所述的方法，其特征在于，采用干法刻蚀或者湿法刻蚀或者干-湿混合刻蚀执行回刻蚀所述高K介电层和所述栅极间隙壁的步骤。
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