CN104752425A

CN104752425A - 一种半导体器件及其制作方法

Info

Publication number: CN104752425A
Application number: CN201310728321.9A
Authority: CN
Inventors: 赵杰; 李勇; 宋伟基; 张帅
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-12-25
Filing date: 2013-12-25
Publication date: 2015-07-01

Abstract

本发明公开了一种半导体器件及其制作方法，根据本发明的方法在形成高K介电层之后采用牺牲层以实现在NMOS区域和PMOS区域中分别形成金属栅极结构，同时，在功函数金属层和铝金属电极层之间添加形成阻挡层，以避免发生铝扩散，提高半导体器件的整体性能和提高半导体器件的良品率。

Description

一种半导体器件及其制作方法

技术领域

本发明涉及半导体制造工艺，尤其涉及后高K/后金属栅极(high-K&gate last)技术，提出了一种新的在NMOS区域和PMOS区域中分别形成金属栅极结构的方法。

背景技术

集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管（MOS），随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极（high-k and metal gate last）技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。同时，需要缩小CMOS器件栅极介电层的等效氧化层厚度（EOT），例如缩小至约1.1nm。在后高K（high-k last，HK last process）技术中，为了到达较小的EOT的厚度，采用化学氧化物界面层（chemical oxide IL）代替热栅氧化物层（thermal gateoxide）。

在目前的后高K/后金属栅极(high-K&gate last)技术中，包括去除虚拟多晶硅栅极和栅极氧化层以形成栅极沟槽，在栅极沟槽中沉积形成界面氧化层和高K介电层，接着在栅极沟槽中高K介电层上沉积形成功函数金属层和金属电极层，然后采用化学机械研磨（CMP）去除多余的功函数金属层和金属电极层，以形成金属栅极。目前的后高K/后金属栅极技术的工艺步骤为，在步骤100中，去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层以形成金属栅极沟槽；在步骤101中，在NMOS区域和PMOS区域中的金属栅极沟槽中依次沉积形成界面层、高K介电层、覆盖层、阻挡层和P型功函数金属层；在步骤102中，采用光刻工艺在半导体衬底上形成图案化的光刻胶层和底部抗反射涂层，以覆盖PMOS区域露出NMOS区域；在步骤103中，去除NMOS区域中的P型功函数金属层，然后去除图案化的光刻胶层和底部抗反射涂层；在步骤104中，采用光刻工艺在半导体衬底上形成图案化的光刻胶层和底部抗反射涂层，以覆盖NMOS区域露出PMOS区域；在步骤105中，回刻蚀（recess）PMOS区域中的底部抗反射涂层和P型功函数金属层；在步骤106中，在PMOS区域中填充N型功函数金属层和电极层；在步骤107中，执行化学机械研磨。

如图1A-1E所示，为根据现有的技术制作后HK/后MG结构的半导体器件的横截面示意图，1A所示，采用刻蚀工艺去除位于半导体衬底100上NMOS区域和PMOS区域中的虚拟栅极和栅极介电层保留位于虚拟栅极结构两侧的间隙壁101，以形成金属栅极沟槽，在金属栅极沟槽中沉积形成高K介电层102、覆盖层103、阻挡层104和PMOS功函数金属层105，接着在PMOS功函数金属层105上形成底部抗反射涂层106和光刻胶层107。

如图1B所示，图案化所述底部抗反射涂层106和光刻胶层107，以露出NMOS区域覆盖PMOS区域；根据图案化的底部抗反射涂层106和光刻胶层107去除NMOS区域中的PMOS的功函数金属层以露出阻挡层104，接着去除图案化所述底部抗反射涂层106和光刻胶层107。

如图1C所示，在半导体衬底上形成底部抗反射涂层108和图案化的光刻胶层109，图案化的光刻胶层109露出PMOS区域覆盖NMOS区域，回刻蚀PMOS区域中沟槽内的底部抗反射涂层，同时去除了沟槽顶部附近的PMOS功函数金属层以露出阻挡层104，再去除底部抗反射涂层108和光刻胶层109。

如图1D所示，在半导体衬底上沉积形成NMOS功函数金属层110和金属电极层111。

如图1E所示，采用化学机械研磨工艺去除掉多余的金属层以露出层间介电层，最后形成金属栅极112。

然而，在目前的后高K介电层/后金属栅极技术中，为了避免在NMOS区域和PMOS区域的边界处形成高K介电层，同时在NMOS和PMOS区域中的形成栅极结构。同时，由于NMOS功函数金属层形成在PMOS功函数金属层上且NMOS功函数金属层的材料为TiAl，在功函数金属层和铝电极金属层之间没有扩散阻挡层，这将引起在NMOS区域中发生严重的铝扩散，也影响了金属栅极的填充。

因此，需要一种新的方法，在后高K介电层/后金属栅极工艺中分别在NMOS区域和PMOS区域形成金属栅极结构，以解决现有技术中的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，提供具有第一区域和第二区域的半导体衬底，所述第一区域包括虚拟栅极，所述第二区域包括虚拟栅极；去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；在所述半导体衬底上沉积形成高K介电层；在所述高K介电层上形成牺牲层，所述牺牲层填充所述第一沟槽和所述第二沟槽；去除位于所述层间介电层上的所述牺牲层；采用光刻工艺去除所述第一沟槽中的所述牺牲层；在所述半导体衬底上依次形成第一覆盖层、第一阻挡层、第一功函数金属层、第二阻挡层和第一金属电极层；去除位于所述层间介电层上的所述高Ｋ介电层、所述第一覆盖层、所述第一阻挡层、所述第一功函数金属层、所述第二阻挡层和所述金属电极层，以露出所述层间介电层；采用光刻工艺去除所述第二沟槽中的所述牺牲层；在所述半导体衬底上依次形成第二覆盖层、第三阻挡层、第二功函数金属层、第四阻挡层和第二金属电极层；去除位于所述层间介电层上的所述第二覆盖层、所述第三阻挡层、所述第二功函数金属层、所述第四阻挡层和所述第二金属电极层，以露出所述层间介电层。

优选地，所述第一功函数金属层为P型功函数金属层，所述第二功函数金属层为N型函数金属层；或所述第一功函数金属层为N型功函数金属层，所述第二功函数金属层为P型功函数金属层。

优选地，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。

优选地，所述第一区域为PMOS区域，所述第二区域为NMOS区域；或所述第一区域为NMOS区域，所述第二区域为PMOS区域。

优选地，所述牺牲层的材料为非晶硅或者非晶硅化物，采用ALD或者CVD形成所述牺牲层。

优选地，采用平坦化工艺或者回刻蚀工艺去除位于所述层间介电层上的所述牺牲层。

优选地，采用平坦化工艺或者回刻蚀工艺去除位于所述层间介电层上的所述高Ｋ介电层、所述第一覆盖层、所述第一阻挡层、所述第一功函数金属层、所述第二阻挡层和所述第二金属电极层；采用平坦化工艺或者回刻蚀工艺去除位于所述层间介电层上的所述第二覆盖层、所述第三阻挡层、所述第二功函数金属层、所述第四阻挡层和所述第二金属电极层。

优选地，所述半导体衬底中形成有鳍片结构。

本发明还提出了一种半导体器件，包括：具有第一区域和第二区域的半导体衬底；依次形成于所述半导体衬底的所述第一区域上的高K介电层、覆盖层、第一阻挡层、P型功函数金属层、第二阻挡层和金属栅极层；依次形成于所述半导体衬底的所述第二区域上的高K介电层、覆盖层、第一阻挡层、N型功函数金属层、第二阻挡层和金属栅极层。

优选地，所述第一区域为PMOS区域，所述第二区域为NMOS区域。

优选地，所述半导体衬底中形成有鳍片结构。

综上所示，本发明的方法在形成高K介电层之后采用牺牲层以实现在NMOS区域和PMOS区域中分别形成金属栅极结构，同时，在功函数金属层和铝金属电极层之间添加形成阻挡层，以避免发生铝扩散，提高半导体器件的整体性能，提高半导体器件的良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1E为根据现有技术制作具有后HK/后MG结构的半导体器件的剖面结构示意图；

图2A-2F为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；

图3为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图；

图4A-4F为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；

图5为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

下面将结合图2A-2F对本发明所述半导体器件的制备方法进行详细描述。如图2A所示，提供半导体衬底200，半导体衬底200可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底300可以包括外延层。半导体衬底200还可以包括有机半导体或者如Si/SiGe、绝缘体上硅（SOI）、或者绝缘体上SiGe（SGOI）的分层半导体，所述半导体器件可以为平面器件也可以是鳍片型器件，对于鳍片型器件所述半导体衬底中形成有鳍片。

半导体衬底200包括各种隔离结构201，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件（STI）。半导体衬底200还包括阱。

半导体衬底200包括NMOS区域和PMOS区域，NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料优选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底300还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区。

在半导体衬底200和虚拟栅极上方形成层间介电层202。实施化学机械研磨（CMP）工艺去除多余的层间介电层，使得露出虚拟栅极的虚拟栅极层。还可以采用其他的方式形成层间介电层以露出虚拟栅极的虚拟栅极层。

实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁203，以在NMOS区域和PMOS区域中形成金属栅极沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底的表面形成金属栅极沟槽。

在层间介电层202上、栅极间隙壁203上、金属栅极沟槽的底部及层面上沉积形成界面层（IL）和高K（HK）介电层204。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba，Sr）TiO₃（BST）、Al₂O₃、Si₃N₄、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。

接着，在高K介电层204上沉积形成牺牲层205，所述牺牲层205的材料可以选择为但不限于非晶硅、非晶碳化物、或者其他适合的材料，所述牺牲层205在金属、氧化物、SiN、SiON、SiOBN、SiOCN等材料中具有高选择比。可以采用CVD、ALD等适合的工艺形成牺牲层。形成所述牺牲层205的工艺中，为了避免增加额外的热预算，形成所述牺牲层205的反应温度小于400℃。所述牺牲层205具有良好的间隙填充能力。

如图2B所示，采用平坦化工艺或者回刻蚀工艺去除位于层间介电层202上的牺牲层，以露出层间介电层202或者高K介电层204的表面。优选地，采用化学机械研磨工艺执行所述平坦化，所述回刻蚀可以采用湿法刻蚀或者干法刻蚀。

在牺牲层205的表面上形成图案化的光刻胶层206，所述图案化的光刻胶层206覆盖NMOS区域露出POMS区域。根据图案化的光刻胶层206去除PMOS区域中的牺牲层，以露出高K介电层。可以采用湿法刻蚀或者干法刻蚀去除PMOS区域中的牺牲层。

在本发明的一具体实施例中，可以采用干法刻蚀去除PMOS区域中的牺牲层，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气（O₂-based）的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气（O₂-based）的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。

然后，去除图案化的光刻胶层206，以露出NMOS区域中的牺牲层205’以及PMOS区域中的高K介电层，在PMOS区域中形成沟槽207。

如图2C所示，在半导体衬底200上形成覆盖层208，具体的，在沟槽207的底部以及侧壁，高K介电层204和NMOS区域的牺牲层205’上形成覆盖层208，覆盖层208的材料可以为La₂O₃、AL₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、Ti_xN_1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层208上沉积形成阻挡层209，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层209上形成P型功函数金属层210，P型功函数金属层为PMOS功函数金属可调层，P型功函数金属层（PWF）的材料可以选择为但不限于Ti_xN_1-x,TaC,MoN,TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。在P型功函数金属层210上形成阻挡层211，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层211上形成金属电极层212，金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底200中PMOS区域中形成金属栅极结构叠层。

如图2D所示，执行化学机械研磨（CMP）工艺以平坦化NMOS区域和PMOS区域，以在PMOS区域中形成金属栅极213。CMP工艺可以具有金属电极层对层间介电层的高刻蚀选择比。采用CMP工艺去除位于层间介电层202上的金属电极层、功函数金属层、阻挡层、覆盖层和高K介电层，以露出层间介电层，并且使PMOS区域中的金属栅极层的顶部、NMOS区域中的牺牲层的顶部、栅极间隙壁和层间介电层的顶部齐平。CMP工艺为金属栅极叠层213、牺牲层，以及层间介电层提供基本平坦的表面。还可以采用回刻蚀工艺去除多余的金属栅极薄膜以及高K介电层以露出层间介电层，以形成金属栅极213。

接着，刻蚀去除NMOS区域中的牺牲层205’，以露出高K介电层，形成沟槽214。可以采用干法刻蚀或者湿法刻蚀去除NMOS区域中的牺牲层。

如图2E所示，在半导体衬底200上沉积形成覆盖层215，具体的，在层间介电层202、金属栅极213、NMOS区域中的沟槽214的底部以及侧壁上形成覆盖层层215，覆盖层215的材料可以为La₂O₃、AL₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、Ti_xN_1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层215上沉积形成阻挡层216，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层216上沉积形成N型功函数金属层217，N型功函数金属层（NWF）为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、Ti_xAl_1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。在N型功函数金属层217上形成阻挡层218，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层218上形成金属电极层219，金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底200中NMOS区域中形成金属栅极结构叠层。

如图2F所示，执行化学机械研磨（CMP）工艺以平坦化NMOS区域和PMOS区域，以在NMOS区域中形成金属栅极220。CMP工艺可以具有金属电极层对层间介电层的高刻蚀选择比。采用CMP工艺去除多余的金属电极层、功函数金属层、阻挡层、覆盖层和高K介电层以露出层间介电层，并且使PMOS区域中的金属栅极213的顶部、NMOS区域中的金属栅极220的顶部、栅极间隙壁和层间介电层的顶部齐平。CMP工艺为金属栅极213、金属栅极220，以及层间介电层提供基本平坦的表面。还可以采用回刻蚀工艺去除多余的金属栅极薄膜以及高K介电层以露出层间介电层，以形成金属栅极220。

参照图3，其中示出了根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的的工艺流程图，用于简要示出整个制造工艺的流程。

在步骤301中，提供一半导体衬底，在半导体衬底上形成有层间介电层（ILD0），PMOS区域中的虚拟栅极结构和NMOS区域中虚拟栅极结构。去除PMOS区域中的虚拟栅极结构和NMOS区域中的虚拟栅极结构，以形成第一金属栅极沟槽和第二金属栅极沟槽；

在步骤302中，所述半导体衬底上依次沉积形成界面层、高K介电层，在高K介电层上形成牺牲层以填充第一金属栅极沟槽和第二金属栅极沟槽；

在步骤303中，去除位于层间介电层上的牺牲层，采用光刻工艺去除PMOS区域中的牺牲层以露出第一金属栅极沟槽；

在步骤304中，在所述半导体衬底上依次形成覆盖层、第一阻挡层、P型功函数金属层、第二阻挡层和金属电极层以填充第一金属栅极沟槽，执行平坦化或者回刻蚀工艺以在PMOS区域中形成第一金属栅极结构，露出层间介电层；

在步骤305中，去除NMOS区域中的牺牲层以露出第二金属栅极沟槽，在所述半导体衬底上依次形成覆盖层、第三阻挡层、N型功函数金属层、第四阻挡层和金属电极层以填充第二金属栅极沟槽；

在步骤306中，执行平坦化或者回刻蚀工艺以在NMOS区域中形成第二金属栅极结构，露出层间介电层。

图4A-4F为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；下面将结合图4A-4F对本发明所述半导体器件的制备方法进行详细描述。如图4A所示，提供半导体衬底400，半导体衬底400可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底400可以包括外延层。半导体衬底400还可以包括有机半导体或者如Si/SiGe、绝缘体上硅（SOI）、或者绝缘体上SiGe（SGOI）的分层半导体。

半导体衬底400包括各种隔离结构401，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件（STI）。半导体衬底400还包括阱。

半导体衬底400包括NMOS区域和PMOS区域，NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料优选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底400还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区。

在半导体衬底400和虚拟栅极上方形成层间介电层402。实施化学机械研磨（CMP）工艺去除多余的层间介电层，使得露出虚拟栅极的虚拟栅极层。还可以采用其他的方式形成层间介电层以露出虚拟栅极的虚拟栅极层。

实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁403，以在NMOS区域和PMOS区域中形成金属栅极沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底的表面形成金属栅极沟槽。

在层间介电层402上、栅极间隙壁403上、金属栅极沟槽的底部及层面上沉积形成界面层（IL）和高K（HK）介电层404。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba，Sr）TiO₃（BST）、Al₂O₃、Si₃N₄、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。

接着，在高K介电层404上沉积形成牺牲层405，所述牺牲层405的材料可以选择为但不限于非晶硅、非晶碳化物、或者其他适合的材料，所述牺牲层405在金属、氧化物、SiN、SiON、SiOBN、SiOCN等材料中具有高选择比。可以采用CVD、ALD等适合的工艺形成牺牲层。形成所述牺牲层405的工艺中，为了避免增加额外的热预算，形成所述牺牲层405的反应温度小于400℃。所述牺牲层405具有良好的间隙填充能力。

如图4B所示，采用平坦化工艺或者回刻蚀工艺去除位于层间介电层402上的牺牲层，以露出层间介电层402或者高K介电层404的表面。优选地，采用化学机械研磨工艺执行所述平坦化，所述回刻蚀可以采用湿法刻蚀或者干法刻蚀。

在牺牲层405的表面上形成图案化的光刻胶层406，所述图案化的光刻胶层406覆盖PMOS区域露出NOMS区域。根据图案化的光刻胶层406去除NMOS区域中的牺牲层，以露出高K介电层。可以采用湿法刻蚀或者干法刻蚀去除PMOS区域中的牺牲层。

在本发明的一具体实施例中，可以采用干法刻蚀去除NMOS区域中的牺牲层，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气（O₂-based）的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气（O₂-based）的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。

然后，去除图案化的光刻胶层406，以露出PMOS区域中的牺牲层405’以及NMOS区域中的高K介电层，在NMOS区域中形成沟槽407。

如图4C所示，在半导体衬底400上形成覆盖层408，具体的，在沟槽407的底部以及侧壁，高K介电层404和NMOS区域的牺牲层405’上形成覆盖层408，覆盖层408的材料可以为La₂O₃、AL₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、Ti_xN_1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层408上沉积形成阻挡层409，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层409上形成N型功函数金属层410，N型功函数金属层（NWF）为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、Ti_xAl_1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。在N型功函数金属层410上形成阻挡层411，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层411上形成金属电极层412，金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底400中NMOS区域中形成金属栅极结构叠层。

如图4D所示，执行化学机械研磨（CMP）工艺以平坦化NMOS区域和PMOS区域，以在NMOS区域中形成金属栅极413。CMP工艺可以具有金属电极层对层间介电层的高刻蚀选择比。采用CMP工艺去除位于层间介电层402上的金属电极层、功函数金属层、阻挡层、覆盖层和高K介电层，以露出层间介电层，并且使NMOS区域中的金属栅极层的顶部、PMOS区域中的牺牲层的顶部、栅极间隙壁和层间介电层的顶部齐平。CMP工艺为金属栅极413、牺牲层，以及层间介电层提供基本平坦的表面。还可以采用回刻蚀工艺去除多余的金属栅极薄膜以及高K介电层以露出层间介电层，以形成金属栅极413。

接着，刻蚀去除PMOS区域中的牺牲层405’，以露出高K介电层，形成沟槽414。可以采用干法刻蚀或者湿法刻蚀去除NMOS区域中的牺牲层。

如图4E所示，在半导体衬底400上沉积形成覆盖层415，具体的，在层间介电层402、金属栅极413、PMOS区域中的沟槽414的底部以及侧壁上形成覆盖层层415，覆盖层415的材料可以为La₂O₃、AL₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、Ti_xN_1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层415上沉积形成阻挡层416，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层416上沉积形成P型功函数金属层417，P型功函数金属层为PMOS功函数金属可调层，P型功函数金属层（PWF）的材料可以选择为但不限于Ti_xN_1-x,TaC,MoN,TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。在P型功函数金属层417上形成阻挡层418，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层418上形成金属电极层419，金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底400中PMOS区域中形成金属栅极结构叠层。

如图4F所示，执行化学机械研磨（CMP）工艺以平坦化NMOS区域和PMOS区域，以在PMOS区域中形成金属栅极420。CMP工艺可以具有金属电极层对层间介电层的高刻蚀选择比。采用CMP工艺去除多余的金属电极层、功函数金属层、阻挡层、覆盖层和高K介电层以露出层间介电层，并且使NMOS区域中的金属栅极413的顶部、PMOS区域中的金属栅极420的顶部、栅极间隙壁和层间介电层的顶部齐平。CMP工艺为金属栅极413、金属栅极420，以及层间介电层提供基本平坦的表面。还可以采用回刻蚀工艺去除多余的金属栅极薄膜以及高K介电层以露出层间介电层，以形成金属栅极420。

参照图5，其中示出了根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件的的工艺流程图，用于简要示出整个制造工艺的流程。

在步骤501中，提供一半导体衬底，在半导体衬底上形成有层间介电层（ILD0），NMOS区域中的虚拟栅极结构和PMOS区域中虚拟栅极结构。去除NMOS区域中的虚拟栅极结构和PMOS区域中的虚拟栅极结构，以形成第一金属栅极沟槽和第二金属栅极沟槽；

在步骤502中，所述半导体衬底上依次沉积形成界面层、高K介电层，在高K介电层上形成牺牲层以填充第一金属栅极沟槽和第二金属栅极沟槽；

在步骤503中，去除位于层间介电层上的牺牲层，采用光刻工艺去除NMOS区域中的牺牲层以露出第一金属栅极沟槽；

在步骤504中，在所述半导体衬底上依次形成覆盖层、第一阻挡层、N型功函数金属层、第二阻挡层和金属电极层以填充第一金属栅极沟槽，执行平坦化或者回刻蚀工艺以在NMOS区域中形成第一金属栅极结构，露出层间介电层；

在步骤505中，去除PMOS区域中的牺牲层以露出第二金属栅极沟槽，在所述半导体衬底上依次形成覆盖层、第三阻挡层、P型功函数金属层、第四阻挡层和金属电极层以填充第二金属栅极沟槽；

在步骤506中，执行平坦化或者回刻蚀工艺以在PMOS区域中形成第二金属栅极结构，露出层间介电层。

优选地，所述半导体衬底中形成有鳍片结构。

综上所示，根据本发明的方法在形成高K介电层之后，采用牺牲层以实现在NMOS区域和PMOS区域中分别形成金属栅极结构，同时，在功函数金属层和铝金属电极层之间添加形成阻挡层，以避免发生铝扩散，提高半导体器件的整体性能，提高半导体的良品率。本发明制作金属栅极结构的方法适用于平面场效应晶体管半导体技术和FinFET（鳍片场效应晶体管）半导体技术。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制作方法，包括：

提供具有第一区域和第二区域的半导体衬底，所述第一区域包括虚拟栅极，所述第二区域包括虚拟栅极；

去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；

在所述半导体衬底上沉积形成高K介电层；

在所述高K介电层上形成牺牲层，所述牺牲层填充所述第一沟槽和所述第二沟槽；

去除位于所述层间介电层上的所述牺牲层；

采用光刻工艺去除所述第一沟槽中的所述牺牲层；

在所述半导体衬底上依次形成第一覆盖层、第一阻挡层、第一功函数金属层、第二阻挡层和第一金属电极层；

去除位于所述层间介电层上的所述高Ｋ介电层、所述第一覆盖层、所述第一阻挡层、所述第一功函数金属层、所述第二阻挡层和所述金属电极层，以露出所述层间介电层；

采用光刻工艺去除所述第二沟槽中的所述牺牲层；

在所述半导体衬底上依次形成第二覆盖层、第三阻挡层、第二功函数金属层、第四阻挡层和第二金属电极层；

去除位于所述层间介电层上的所述第二覆盖层、所述第三阻挡层、所述第二功函数金属层、所述第四阻挡层和所述第二金属电极层，以露出所述层间介电层。

2.如权利要求1所述的方法，其特征在于，所述第一功函数金属层为P型功函数金属层，所述第二功函数金属层为N型函数金属层；或所述第一功函数金属层为N型功函数金属层，所述第二功函数金属层为P型功函数金属层。

3.如权利要求1所述的方法，其特征在于，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。

4.如权利要求1所述的方法，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域；或所述第一区域为NMOS区域，所述第二区域为PMOS区域。

5.如权利要求1所述的方法，其特征在于，所述牺牲层的材料为非晶硅或者非晶硅化物，采用ALD或者CVD形成所述牺牲层。

6.如权利要求1所述的方法，其特征在于，采用平坦化工艺或者回刻蚀工艺去除位于所述层间介电层上的所述牺牲层。

7.如权利要求1所述的方法，其特征在于，采用平坦化工艺或者回刻蚀工艺去除位于所述层间介电层上的所述高Ｋ介电层、所述第一覆盖层、所述第一阻挡层、所述第一功函数金属层、所述第二阻挡层和所述第二金属电极层；采用平坦化工艺或者回刻蚀工艺去除位于所述层间介电层上的所述第二覆盖层、所述第三阻挡层、所述第二功函数金属层、所述第四阻挡层和所述第二金属电极层。

8.如权利要求1所述的方法，其特征在于，所述半导体衬底中形成有鳍片结构。

9.一种半导体器件，包括：

具有第一区域和第二区域的半导体衬底；

依次形成于所述半导体衬底的所述第一区域上的高K介电层、覆盖层、第一阻挡层、P型功函数金属层、第二阻挡层和金属栅极层；

依次形成于所述半导体衬底的所述第二区域上的高K介电层、覆盖层、第一阻挡层、N型功函数金属层、第二阻挡层和金属栅极层。

10.如权利要求9所述的器件，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域。

11.如权利要求9所述的器件，其特征在于，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。

12.如权利要求9所述的器件，其特征在于，所述半导体衬底中形成有鳍片结构。