CN107123675A - n‑型FinFET、半导体器件和FinFET的制造方法 - Google Patents

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Abstract

本发明的实施例提供了鳍式场效应晶体管(FinFET)。FinFET包括衬底、栅极堆叠件和应变层。该衬底具有半导体鳍。栅极堆叠件设置为横跨半导体鳍。栅极堆叠件包括栅极介电层、功函层和金属填充层。栅极介电层设置在半导体鳍上。功函层设置在栅极介电层上。金属填充层位于功函层上方。过滤层设置在功函层和金属填充层之间以防止或减少扩散原子的穿透。应变层位于栅极堆叠件旁边。过滤层的材料与功函层的材料和金属填充层的材料不同。本发明的实施例还涉及n‑型FinFET、半导体器件和FinFET的制造方法。

Description

n-型FinFET、半导体器件和FinFET的制造方法
技术领域
本发明的实施例涉及n-型FinFET、半导体器件和FinFET的制造方法。
背景技术
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小已经增加了处理和制造IC的复杂性，为了实现这些进步，需要IC处理和制造中的类似发展。例如，已经引进诸如鳍式场效应晶体管(FinFET)的三维晶体管来代替平面晶体管。虽然现有的FinFET器件和形成FinFET器件的方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
发明内容
本发明的实施例提供了一种n-型FinFET，包括：衬底，具有半导体鳍；栅极堆叠件，横跨所述半导体鳍，所述栅极堆叠件包括：栅极介电层，位于所述半导体鳍上；功函层，位于所述栅极介电层上；金属填充层，位于所述功函层上方；和过滤层，位于所述功函层和所述金属填充层之间以防止或减少扩散原子的穿透，其中，所述过滤层的材料与所述功函层的材料和所述金属填充层的材料不同；以及应变层，位于所述栅极堆叠件旁边。
本发明的另一实施例提供了一种半导体器件，包括：衬底，具有位于所述衬底的第一区域中的第一半导体鳍和位于所述衬底的第二区域中的第二半导体鳍；p-型FinFET，位于所述第一区域中，包括：第一栅极堆叠件，横跨所述第一半导体鳍，包括位于第一功函层和第一金属填充层之间的第一过滤层以防止或减少所述p-型FinFET中的扩散原子的穿透；和第一应变层，位于所述第一栅极堆叠件旁边；以及n-型FinFET，位于所述第二区域中，包括：第二栅极堆叠件，横跨所述第二半导体鳍，包括位于第二功函层和第二金属填充层之间的第二过滤层以防止或减少所述n-型FinFET中的扩散原子的穿透；和第二应变层，位于所述第二栅极堆叠件旁边。
本发明的又一实施例提供了一种制造FinFET的方法，包括：提供具有半导体鳍的衬底；形成横跨所述半导体鳍的栅极堆叠件，包括：在所述半导体鳍上形成栅极介电层；在所述栅极介电层上形成功函层；在所述功函层上形成过滤层以防止或减少扩散原子的穿透；在所述过滤层上形成金属填充层，其中，所述过滤层的材料与所述金属填充层的材料不同；和在所述栅极堆叠件旁边形成应变层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的示出用于制造半导体器件的流程图。
图2A至图2H是根据一些实施例的用于制造半导体器件的方法的截面图。
图3A至图3B是根据可选实施例的用于制造半导体器件的方法的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
图1是根据一些实施例的示出用于制造半导体器件的方法的流程图。图2A至图2H是根据一些实施例的用于制造半导体器件的方法的截面图。
在图1中的步骤S10中并且如图2A所示，提供衬底100。衬底100分成区域R1、区域R2、区域R3和区域R4。例如，区域R1和区域R2用于具有不同阈值电压的p-型FinFET，并且区域R3和区域R4用于具有不同阈值电压的n-型FinFET。在一些实施例中，区域R1用于超低阈值电压(uLVT)p-型FinFET，区域R2用于标准阈值电压(SVT)p-型FinFET，区域R3用于SVT n-型FinFET并且区域R4用于uLVT n-型FinFET。例如，衬底100包括块状衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。在一个实施例中，衬底100包括晶体硅衬底(例如，晶圆)。根据设计需求(例如，p-型衬底或n-型衬底)，衬底100可以包括各个掺杂区域(诸如阱区域)。掺杂区域可以用p-型或n-型掺杂剂掺杂。例如，掺杂区域可以用p-型掺杂剂(诸如硼或BF2 +)、n-型掺杂剂(诸如磷或砷)和/或它们的组合掺杂。在一些实施例中，可以在区域R1和区域R2中形成n-型掺杂区域，并且可以在区域R3和区域R4中形成p-型掺杂区域。在一些可选实施例中，衬底100可以由一些其它合适的元素半导体(诸如金刚石或锗)、合适的化合物半导体(诸如砷化镓、碳化硅、砷化铟或磷化铟)或合适的合金半导体(诸如碳化硅锗、磷砷化镓或磷化镓铟)制成。同样，在一些实施例中，该衬底可以包括其它导电层或其它半导体元件(诸如晶体管、二极管等)。
在图1中的步骤S10中并且如图2A所示，衬底100具有半导体鳍101a、101b、101c和101d和隔离结构200。半导体鳍101a、101b、101c和101d由与衬底100的材料相同或不同的材料形成。在一些实施例中，半导体鳍101a、101b、101c和101d的深度D1在从40nm至55nm的范围。例如，隔离结构200包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料或它们的组合并且通过实施高密度等离子体化学汽相沉积(HDP-CVD)工艺、次大气压CVD(SACVD)工艺或旋涂工艺形成。
如图2A所示，在一些实施例中，通过形成沟槽、在沟槽中形成浅沟槽隔离(STI)区域并且通过实施蚀刻工艺将STI区域的顶面降低至低于衬底100的初始顶面的水平来形成半导体鳍101a、101b、101c和101d。STI区域的剩余部分变成隔离结构200，并且因此位于隔离结构200之间的衬底100的剩余部分变成半导体鳍101a、101b、101c和101d。隔离结构200的顶面低于半导体鳍101a、101b、101c和101d的顶面。换句话说，半导体鳍101a、101b、101c和101d的顶部110突出于隔离结构200的顶面200a。
在一些其它实施例中，半导体鳍101a、101b、101c和101d由与衬底100的材料不同的材料形成。可以通过降低位于邻近的隔离结构200之间的衬底100的顶部形成凹槽，并且在凹槽中再生长与衬底100的材料不同的半导体材料来形成半导体鳍101a、101b、101c和101d。之后，可以通过实施化学机械抛光工艺和蚀刻工艺去除STI区域的顶部，而没有去除STI区域的底部。因此，STI区域的剩余部分变成隔离结构200，并且位于邻近的隔离结构200之间的再生长的半导体材料的顶部变成半导体鳍101a、101b、101c和101d。
在图1中的步骤S12中并且如图2A所示，实施离子注入工艺以在半导体鳍的表面中形成掺杂区域，以调整或设置将形成的uLVT p-型FinFET、SVT p-型FinFET、SVT n-型FinFET或/和uLVT n-型FinFET的阈值电压值。在一些实施例中，离子注入工艺包括第一注入工艺和第二注入工艺。实施第一注入工艺以在半导体鳍101c的表面中形成掺杂区域103c，并且实施第二注入工艺以在半导体鳍101b的表面中形成掺杂区域103b。在一些实施例中，掺杂区域103c用n-型掺杂剂(诸如磷或砷)掺杂，并且掺杂区域103b用p-型掺杂剂(诸如硼或BF2 +)掺杂。
换句话说，首先通过实施第一注入工艺调整将在区域R3中形成的SVTn-型FinFET的阈值电压值，并且首先也通过实施第二注入工艺调整将在区域R2中形成的SVT p-型FinFET的阈值电压值。可以通过后续工艺进一步调整uLVT p-型FinFET、SVT p-型FinFET、SVT n-型FinFET和uLVT n-型FinFET的阈值电压值。
在图1中的步骤S14中并且如图2B所示，分别形成横跨半导体鳍101a、101b、101c和101d的栅极堆叠件104a、104b、104c和104d。在一个实施例中，例如，栅极堆叠件104a、104b、104c和104d的延伸方向X垂直于半导体鳍101a、101b、101c和101d的延伸方向Y，以覆盖半导体鳍101a、101b、101c和101d的中部。在一些实施例中，栅极堆叠件104a包括栅极介电层102a和栅电极108a。类似地，栅极堆叠件104b包括栅极介电层102b和栅电极108b，栅极堆叠件104c包括栅极介电层102c和栅电极108c并且栅极堆叠件104d包括栅极介电层102d和栅电极108d。在可选实施例中，栅极堆叠件104a、104b、104c和104d还包括相应的间隔件112a、112b、112c和112d。
在可选实施例中，栅极堆叠件104a、104b、104c和104d还可以包括位于半导体鳍101a、101b、101c和101d上的界面层(IL)。换句话说，在IL和栅电极108a、108b、108c或108d之间分别形成栅极介电层102a、102b、102c或102d。在一些实施例中，IL包括介电材料(诸如氧化硅或氮氧化硅)。通过实施热氧化工艺、化学汽相沉积(CVD)工艺或原子层沉积(ALD)工艺形成IL。应该注意，以下参照栅极堆叠件104a的元件描述的细节也可以适用于栅极堆叠件104b、104c和104d的元件，并且因此省略了栅极堆叠件104b、104c和104d中的元件的描述。
形成栅极介电层102a以覆盖部分半导体鳍101a。在一些实施例中，栅极介电层102a包括氧化硅、氮化硅、氮氧化硅、高k介电材料或它们的组合。高k介电材料通常是介电常数大于4的介电材料。高k介电材料包括金属氧化物。在一些实施例中，用作高k介电材料的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物或它们的组合。通过实施热氧化工艺、CVD工艺、ALD工艺或它们的组合形成栅极介电层102a。
在栅极介电层102a上形成栅电极108a。在一些实施例中，栅电极108a充当伪栅电极，并且栅电极108a由多晶硅制成。金属栅极(也称为“置换栅极”)可以在随后的步骤中替换伪栅电极。替换步骤将在随后的段落中更详细地讨论。
在半导体鳍101a、101b、101c和101d中形成轻掺杂的源极和漏极(LDD)区域(未示出)。例如，通过实施离子注入工艺形成LDD区域。在一些实施例中，位于区域R1和区域R2中的半导体鳍101a和101b用p-型掺杂剂掺杂，并且位于区域R3和区域R4中的半导体鳍101c和101d用n-型掺杂剂掺杂。
如图2B所示，在栅电极108a的侧壁上方形成间隔件112a。间隔件112a由氧化硅、氮化硅、氮氧化硅、碳化硅、SiCN、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料(诸如SiCON)或它们的组合形成。应该注意，低k介电材料通常是介电常数低于3.9的介电材料。间隔件112a可以具有多层结构(包括一个或多个衬垫层)。衬垫层包括诸如氧化硅、氮化硅和/或其它合适的材料的介电材料。可以通过沉积合适的介电材料和各向异性蚀刻掉介电材料实现间隔件112a的形成。
如图2B所示，在期望用于源极和漏极区域的位置处通过去除部分半导体鳍101a、101b、101c和101d在栅极堆叠件104a、104b、104c和104d旁边的半导体鳍101a、101b、101c和101d内形成凹槽128a、128b、128c和128d。在一些实施例中，凹槽128a、128b、128c和128d的形成包括实施第一蚀刻工艺和第二蚀刻工艺。此处，第一蚀刻工艺称为沟槽蚀刻工艺(诸如各向异性蚀刻工艺)，并且第二蚀刻工艺称为横向蚀刻工艺(诸如各向同性刻蚀工艺)。
在图1中的步骤S16中并且如图2B所示，分别在区域R1和区域R2中的半导体鳍101a和101b的凹槽128a和128b中形成应变层130a和130b。分别在栅极堆叠件104a和104b的侧处形成应变层130a和130b。应变层130a和130b的晶格常数与衬底100的晶格常数不同，并且由栅极堆叠件104a和104b覆盖的部分半导体鳍101a和101b是应变的或受到应力的以增强FinFET的载流子迁移率和性能。在一个实施例中，应变层130a和130b(诸如SiGe)用于将分别在区域R1和区域R2中形成的uLVT p-型FinFET和SVT p-型FinFET的电子迁移率增强。
此外，在区域R3和区域R4中的半导体鳍101c和101d中形成应变层130c和130d。应变层130c和130d的晶格常数与衬底100的晶格常数不同，并且由栅极堆叠件104c和104d覆盖的部分半导体鳍101c和101d是应变的或受到应力的以增强FinFET的载流子迁移率和性能。在一个实施例中，应变层130c和130d(诸如SiC or SiP)用于将分别在区域R3和区域R4中形成的SVT n-型FinFET和uLVT n-型FinFET的电子迁移率增强。
在一些实施例中，通过外延生长形成应变层130a、130b、130c和130d。在一些实施例中，外延生长技术包括实施低压CVD(LPCVD)工艺、原子层CVD(ALCVD)工艺、超高真空CVD(UHVCVD)工艺、减压CVD(RPCVD)工艺、分子束外延(MBE)工艺、金属有机汽相外延(MOVPE)工艺或它们的组合。可选地，外延生长技术利用循环沉积蚀刻(CDE)外延工艺或选择性外延生长(SEG)工艺以形成高晶体质量的应变材料。在一些实施例中，应变层130a和130b的材料包括其中掺杂的p-型掺杂剂(诸如硼或BF2 +)(通过实施原位掺杂的选择性外延生长形成)，并且应变层130c和130d的材料包括其中掺杂的n-型掺杂剂(诸如磷或砷)(通过实施原位掺杂的选择性外延生长形成)。
在图1中的步骤S18中并且如图2C所示，在衬底100上方形成蚀刻停止层114。在一些实施例中，蚀刻停止层114可以称为接触蚀刻停止层(CESL)。蚀刻停止层114包括氮化硅、碳掺杂的氮化硅或它们的组合。在一些实施例中，通过实施CVD工艺、高密度等离子体(HDP)CVD工艺、次大气压CVD(SACVD)工艺、分子层沉积(MLD)工艺或其它合适的工艺沉积蚀刻停止层114。在一些实施例中，在形成蚀刻停止层114之前，可以在衬底100上方形成缓冲层(未示出)。在实施例中，缓冲层是诸如氧化硅的氧化物。然而，其它组成是可能的。在一些实施例中，通过实施CVD工艺、HDPCVD工艺、SACVD工艺、MLD工艺或其它合适的工艺沉积缓冲层。
在图1中的步骤S20中并且如图2C所示，在蚀刻停止层114上方形成介电层116。在一些实施例中，介电层116可以称为层间介电层(ILD)。介电层116包括氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、旋涂玻璃(SOG)、氟硅酸盐玻璃(FSG)、碳掺杂的氧化硅(例如，SiCOH)、聚酰亚胺和/或它们的组合。在一些其它实施例中，介电层116包括低k介电材料。应该注意，低k介电材料通常是介电常数低于3.9的介电材料。低k介电材料的实例包括BLACK(加州圣克拉拉的应用材料)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、(陶氏化学，米德兰，密歇根州)、氢倍半硅氧烷(HSQ)或氟化的氧化硅(SiOF)和/或它们的组合。应该明白，介电层116可以包括一种或多种介电材料和/或一个或多个介电层。在一些实施例中，通过实施可流动CVD(FCVD)工艺、CVD工艺、HDPCVD工艺、SACVD工艺、旋涂工艺、溅射工艺或其它合适的工艺形成具有合适的厚度的介电层116。
在图1中的步骤S22中并且如图2D所示，部分地去除介电层116和蚀刻停止层114，从而使得栅极堆叠件104a、104b、104c和104d的顶面暴露，并且形成介电层116a和蚀刻停止层114a。通过化学机械抛光(CMP)工艺、蚀刻工艺或其它合适的工艺实现去除部分介电层116和部分蚀刻停止层114的工艺。
在图1中的步骤S24中并且如图2D和图2E所示，实施金属置换工艺。在一些实施例中，栅电极108a、108b、108c和108d是伪栅电极，并且分别由栅电极120a、120b、120c和120d替换。具体地，栅电极108a、108b、108c和108d的材料是多晶硅并且栅电极120a、120b、120c和120d的材料是含金属导电层。至少一个含金属导电层包括势垒、功函层、晶种层、粘合层、阻挡层、过滤层、金属填充层或它们的组合。例如，含金属导电层包括Al、Cu、W、Ti、Ta、Ag、Ru、Mn、Zr、TiAl、TiN、TaN、WN、TiAlN、TaN、TaC、TaCN、TaSiN、NiSi、CoSi或它们的组合。通过形成含金属导电材料层以及化学机械抛光工艺、蚀刻工艺或其它合适的工艺来形成含金属导电层。
在一些实施例中，对于uLVT p-型FinFET，栅电极120a包括功函层122a、过滤层124a和金属填充层126a，并且对于SVT p-型FinFET，栅电极120b包括功函层122b、过滤层124b和金属填充层126b。类似地，对于SVT n-型FinFET，栅电极120c包括功函层122c、过滤层124c和金属填充层126c，并且对于uLVT n-型FinFET，栅电极120d包括功函层122d、过滤层124d和金属填充层126d。
在一些实施例中，功函层122a和122b的材料相同，并且包括TiN、WN、TaN、Ru或它们的组合。功函层122c和122d的材料相同，并且包括Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Zr或它们的组合。可以通过实施合适的工艺(诸如ALD工艺、CVD工艺、PVD工艺、镀工艺或它们的组合)形成功函层122a、122b、122c和122d。功函层122a、122b、122c和122d的厚度在从30埃至50埃的范围内。金属填充层126a、126b、126c和126d的材料包括钨(W)。可以通过实施合适的工艺(诸如ALD工艺、CVD工艺、PVD工艺、镀工艺或它们的组合)形成金属填充层126a、126b、126c和126d。
在金属填充层126a和功函层122a之间形成过滤层124a。在一些实施例中，过滤层124a形成为避免或减少扩散原子(诸如W、F或O)从功函层122a穿透至金属填充层126a，或从金属填充层126a穿透至功函层122a。扩散原子包括来源于金属填充层126a并且扩散至功函层122a的金属原子(诸如W)，或来源于金属填充层126a或功函层122a(被氧化的)的前体的残留物(诸如F或O)。因此，可以防止或减少阈值电压偏移的问题产生。类似地，过滤层124b设置在金属填充层126b和功函层122b之间，过滤层124c设置在金属填充层126c和功函层122c之间，并且过滤层124d设置在金属填充层126d和功函层122d之间。过滤层124b、124c和124d也形成为防止或减少扩散原子的扩散。
在一些实施例中，过滤层124a的材料与过滤层124b的材料相同，并且过滤层124c的材料与过滤层124d的材料相同。此外，在可选实施例中，过滤层124a、124b、124c和124d的材料相同。在可选实施例中，过滤层124a、124b、124c和124d的材料相同，并且功函层122a和122b的材料与过滤层124a、124b、124c和124d的材料相同，然而，功函层122c和122d的材料与过滤层124a、124b、124c和124d的材料不同。
在一些实施例中，过滤层124a、124b、124c和124d的材料相同，并且功函层122a和122b的材料与过滤层124a、124b、124c和124d的材料相同，然而，功函层122c和122d的材料与过滤层124a、124b、124c和124d的材料不同。此外，过滤层124a、124b、124c和124d的材料选自：当过滤层124a、124b、124c和124d的厚度增加/减小时，几乎不引起uLVT p-型FinFET和SVT p-型FinFET的阈值电压的变化，但是引起SVT n-型FinFET和uLVT n-型FinFET的阈值电压的减小/增加的材料。换句话说，过滤层124a、124b、124c和124d的材料选自：当过滤层124a、124b、124c和124d的厚度增加/减小时，使得SVT n-型FinFET和uLVT n-型FinFET的阈值电压减小的程度多于uLVT p-型FinFET和SVT p-型FinFET的阈值电压值减小/增加的程度的材料。
在可选实施例中，过滤层124a、124b、124c和124d的材料相同，并且功函层122a和122b的材料与过滤层124a、124b、124c和124d的材料相同，然而，功函层122c和122d的材料与过滤层124a、124b、124c和124d的材料不同。过滤层124a、124b、124c和124d的材料选自：当在过滤层124a、124b、124c和124d的形成之后实施的热工艺的温度增加/减小时，使得SVTn-型FinFET和uLVT n-型FinFET的阈值电压值减小/增加并且uLVT p-型FinFET和SVT p-型FinFET的阈值电压值增加/减小的材料。例如，热工艺的温度在从600℃至650℃的范围内。该热工艺可以是在过滤层124a、124b、124c和124d的形成之后实施的任何热工艺。在一些实施例中，热工艺可以是自对准硅化物工艺的步骤或自对准锗化物工艺的步骤。可选地，在自对准硅化物工艺和自对准锗化物工艺之后实施热工艺。
在一些实施例中，过滤层124a、124b、124c和124d的材料包括金属氮化物(诸如TiN)或含金属氮化物的组合物(诸如TiN-Si3N4组合物，TSN)。可以通过实施合适的工艺(诸如ALD工艺、CVD工艺、PVD工艺、镀工艺或它们的组合)形成过滤层124a、124b、124c和124d。过滤层124a、124b、124c和124d的厚度可以在从10埃至30埃的范围内。
在图1中的步骤S26中并且如图2F所示，通过实施蚀刻工艺部分地去除栅电极120a、120b、120c和120d以形成凹槽(未示出)。之后，在凹槽中填充盖132a、132b、132c和132d。在一些实施例中，盖132a、132b、132c和132d包括氮化硅、碳掺杂的氮化硅或它们的组合。在一些实施例中，通过实施沉积工艺(使用CVD、高密度等离子体(HDP)CVD、次大气压CVD(SACVD)、分子层沉积(MLD)或其它合适的方法)以及实施CMP工艺形成盖132a、132b、132c和132d。
如图2F所示，因此，分别形成横跨半导体鳍101a、101b、101c和101d的栅极堆叠件140a、140b、140c和140d。栅极堆叠件140a包括栅极介电层102a、栅电极120a、盖132a和间隔件112a。栅电极120a包括功函层122a、过滤层124a和金属填充层126a。应该注意，以下参照栅极堆叠件140a的元件描述的细节也可以适用于栅极堆叠件140b、140c和140d的元件，并且因此省略了栅极堆叠件140b、140c和140d中的元件的描述。
在图1中的步骤S28和S30中并且如图2G所示，在衬底100上方形成另一介电层134。在介电层134、介电层116a和蚀刻停止层114a中形成接触孔135。在一些实施例中，通过实施光刻工艺和蚀刻工艺形成接触孔135。在一些实施例中，介电层134、116a可以包括相同的材料并且通过相同的形成工艺形成，但是本发明不限于此。在上述段落中已经描述了材料和形成工艺，并且不在此处重复细节。
在图1中的步骤S32中并且如图2G所示，可以可选地通过自对准硅化物(自对准多晶硅化物)工艺在由接触孔135暴露的应变层130c上形成硅化物区域136。硅化物区域136包括硅化钛、硅化钴、硅化镍、硅化铂、硅化铒或硅化钯。在一些实施例中，如果衬底100包括Ge，可以可选地通过自对准锗化物工艺在应变层130c上形成锗化物区域。在一些实施例中，锗化物区域包括NiGe、PtGe、TiGe2、CoGe2或PdGe。在一些实施例中，自对准硅化物(自对准多晶硅化物)工艺和自对准锗化物工艺包括形成金属层，实施第一热工艺和去除剩余的金属层。在可选实施例中，自对准硅化物(自对准多晶硅化物)工艺和自对准锗化物工艺还包括在去除剩余的金属层的步骤之后实施第二热工艺。在一些实施例中，可以选择或控制第一热工艺或/和第二热工艺的温度以调整区域R1中的uLVT p-型FinFET、区域R2中的SVT p-型FinFET、区域R3中的SVT n-型FinFET和区域R4中的uLVT n-型FinFET的阈值电压值。
在图1中的步骤S34中并且如图2H所示，可以形成填充在接触孔135中的导电材料(未示出)，以形成接触件138。例如，导电材料可以包括金属材料或合金。在一些实施例中，金属材料包括铜、铜合金、铝、铝合金、钨或它们的组合。在其它实施例中，接触件138可以包括衬垫层、晶种层、粘合层、阻挡层等。之后，通过实施CMP工艺去除部分导电材料以暴露介电层134的顶面。在一些实施例中，接触件138的顶面与介电层134的顶面共面。
在以上实施例中，可以通过控制或调整过滤层124a和124d的厚度或/和在过滤层124a和124d的形成之后实施的热工艺的温度设置在区域R1中形成的uLVT p-型FinFET的阈值电压值和在区域R4中形成的uLVT n-型FinFET的阈值电压值。通过第二注入工艺首先调整在区域R2中形成的SVT p-型FinFET的阈值电压值，并且通过控制过滤层124b的厚度或/和在过滤层124b的形成之后实施的热工艺的温度进一步调整。通过第一注入工艺首先调整在区域R3中形成的SVT n-型FinFET的阈值电压值，并且通过控制过滤层124c的厚度或/和在过滤层124c的形成之后实施的热工艺的温度进一步调整。
图3A至图3B是根据可选实施例的用于制造半导体器件的方法的截面图。
在图1中的步骤S12中并且如图2A所示，在以上实施例中，用于阈值电压值调整的离子注入工艺包括第一注入工艺和第二注入工艺。然而，如图3A所示，在可选实施例中，离子注入工艺包括第一注入工艺、第二注入工艺和第三注入工艺。实施第三注入工艺以在半导体鳍101a的表面中形成掺杂区域103a。在一些实施例中，掺杂区域103a用p-型掺杂剂(诸如硼或BF2 +)掺杂。换句话说，首先通过第三注入工艺调整将在区域R1中形成的uLVT p-型FinFET的阈值电压值，首先通过第二注入工艺调整将在区域R2中形成的SVT p-型FinFET的阈值电压值，并且也首先通过第一注入工艺调整将在区域R3中形成的SVT n-型FinFET的阈值电压值。
如图3B所示，类似地，通过控制过滤层124a、124b、124c和124d的厚度或/和在过滤层124a、124b、124c和124d的形成之后实施的热工艺的温度调整uLVT p-型FinFET、SVT p-型FinFET、SVT n-型FinFET和uLVT n-型FinFET的阈值电压值。
换句话说，在实施例中，区域R1中的uLVT p-型FinFET的阈值电压值首先通过第三注入工艺调整，并且通过然后控制或调整过滤层124a的厚度或/和在过滤层124a的形成之后实施的热工艺的温度调整。区域R2中的SVT p-型FinFET的阈值电压值首先通过第二注入工艺调整，并且然后通过控制过滤层124b的厚度或/和在过滤层124b的形成之后实施的热工艺的温度调整。区域R3中的SVT n-型FinFET的阈值电压值首先通过第一注入工艺调整，并且然后通过控制过滤层124c的厚度或/和在过滤层124c的形成之后实施的热工艺的温度调整。通过控制或调整过滤层124d的厚度或/和在过滤层124d的形成之后实施的热工艺的温度设置在区域R4中形成的uLVT n-型FinFET的阈值电压值。
在本发明的实施例中，过滤层形成在功函层和金属填充层之间，并且用于避免或减少扩散原子(诸如W、F或O)从功函层穿透至金属填充层，或从金属填充层穿透至功函层。因此，可以防止或减少阈值电压偏移的问题产生。此外，在一些实施例中，通过实施离子注入工艺并且控制过滤层的厚度或/和在过滤层的形成之后实施的热工艺的温度调整FinFET的阈值电压值。在可选实施例中，通过控制过滤层的厚度或/和在过滤层的形成之后实施的热工艺的温度调整FinFET的阈值电压值。换句话说，可以通过描述的方法而没有施加传统的离子注入工艺调整FinFET的阈值电压值。
根据本发明的一些实施例，提供了鳍式场效应晶体管(FinFET)。FinFET包括衬底、栅极堆叠件和应变层。该衬底具有半导体鳍。栅极堆叠件设置为横跨半导体鳍。栅极堆叠件包括栅极介电层、功函层和金属填充层。栅极介电层设置在半导体鳍上。功函层设置在栅极介电层上。金属填充层位于功函层上方。过滤层设置在功函层和金属填充层之间以防止或减少扩散原子的穿透。应变层位于栅极堆叠件旁边。过滤层的材料与功函层的材料和金属填充层的材料不同。
在上述FinFET中，其中，所述过滤层的材料包括金属氮化物或含金属氮化物的组合物。
在上述FinFET中，其中，所述过滤层的材料包括金属氮化物或含金属氮化物的组合物，所述金属氮化物包括TiN，并且所述含金属氮化物的组合物包括TiN-Si3N4组合物(TSN)。
在上述FinFET中，其中，所述过滤层的材料选自：当所述过滤层的厚度增加时，使得所述n-型FinFET的阈值电压值减小的材料。
在上述FinFET中，其中，所述过滤层的材料选自：当对所述过滤层实施的热工艺的温度增加时，使得所述n-型FinFET的阈值电压值减小的材料。
根据本发明的可选实施例，提供了鳍式场效应晶体管(FinFET)。FinFET包括衬底、p-型FinFET和n-型FinFET。该衬底具有位于衬底的第一区域中的第一半导体鳍和位于衬底的第二区域中的第二半导体鳍。p-型FinFET位于第一区域中并且包括第一栅极堆叠件和第一应变层。第一栅极堆叠件横跨第一半导体鳍并且包括位于第一功函层和第一金属填充层之间的第一过滤层以防止或减少p-型FinFET中的扩散原子的穿透。第一应变层位于第一栅极堆叠件旁边。n-型FinFET位于第二区域中并且包括第二栅极堆叠件和第二应变层。第二栅极堆叠件横跨第二半导体鳍并且包括位于第二功函层和第二金属填充层之间的第二过滤层以防止或减少n-型FinFET中的扩散原子的穿透。第二应变层位于第二栅极堆叠件旁边。
在上述FinFET中，其中，所述第一过滤层的材料与所述第二过滤层的材料相同。
在上述FinFET中，其中，所述第一过滤层的材料与所述第二过滤层的材料相同，所述第一过滤层的材料和所述第二过滤层的材料与所述第一功函层的材料相同，但是与所述第二功函层的材料不同。
在上述FinFET中，其中，所述第一过滤层的材料与所述第二过滤层的材料相同，所述第一过滤层的材料和所述第二过滤层的材料与所述第一功函层的材料相同，但是与所述第二功函层的材料不同，所述第一过滤层的材料和所述第二过滤层的材料选自：当所述第一过滤层的厚度和所述第二过滤层的厚度增加时，使得所述n-型FinFET的阈值电压值减小的程度多于所述p-型FinFET的阈值电压值减小的程度的材料。
在上述FinFET中，其中，所述第一过滤层的材料与所述第二过滤层的材料相同，所述第一过滤层的材料和所述第二过滤层的材料与所述第一功函层的材料相同，但是与所述第二功函层的材料不同，所述第一过滤层的材料和所述第二过滤层的材料选自：当所述第一过滤层的厚度和所述第二过滤层的厚度减小时，使得所述n-型FinFET的阈值电压值增加的程度多于所述p-型FinFET的阈值电压值增加的程度的材料。
在上述FinFET中，其中，所述第一过滤层的材料与所述第二过滤层的材料相同，所述第一过滤层的材料和所述第二过滤层的材料与所述第一功函层的材料相同，但是与所述第二功函层的材料不同，所述第一过滤层的材料和所述第二过滤层的材料选自：当对所述第一过滤层和所述第二过滤层实施的热工艺的温度增加时，使得所述n-型FinFET的阈值电压值减小并且所述p-型FinFET的阈值电压值增加的材料。
在上述FinFET中，其中，所述第一过滤层的材料和所述第二过滤层的材料包括金属氮化物或含金属氮化物的组合物。
在上述FinFET中，其中，所述第一过滤层的材料和所述第二过滤层的材料包括金属氮化物或含金属氮化物的组合物，所述金属氮化物包括TiN，并且所述含金属氮化物的组合物包括TiN-Si3N4组合物(TSN)。
根据本发明的又一可选实施例，提供了用于制造鳍式场效应晶体管(FinFET)的方法。该方法包括以下步骤。提供具有半导体鳍的衬底。形成横跨半导体鳍的栅极堆叠件。在栅极堆叠件旁边形成应变层。栅极堆叠件的形成包括以下步骤。在半导体鳍上形成栅极介电层。在栅极介电层上形成功函层。在功函层上形成过滤层以防止或减少扩散原子的穿透。在过滤层上形成金属填充层。此外，过滤层的材料与金属填充层的材料不同。
在上述方法中，还包括调整所述过滤层的厚度以控制所述FinFET的阈值电压值。
在上述方法中，还包括调整所述过滤层的厚度以控制所述FinFET的阈值电压值，还包括当所述FinFET是n-型FinFET时，减小所述过滤层的厚度以增加所述FinFET的阈值电压值。
在上述方法中，还包括调整所述过滤层的厚度以控制所述FinFET的阈值电压值，还包括当所述FinFET是n-型FinFET时，增加所述过滤层的厚度以减小所述FinFET的阈值电压值。
在上述方法中，还包括在形成所述过滤层之后，实施热工艺，并且调整所述热工艺的温度以改变所述FinFET的阈值电压值。
在上述方法中，还包括在形成所述过滤层之后，实施热工艺，并且调整所述热工艺的温度以改变所述FinFET的阈值电压值，还包括当所述FinFET是n-型FinFET时，增加所述热工艺的温度以减小所述FinFET的阈值电压值，或当所述FinFET是p-型FinFET时，以增加所述FinFET的阈值电压值。
在上述方法中，还包括在形成所述过滤层之后，实施热工艺，并且调整所述热工艺的温度以改变所述FinFET的阈值电压值，还包括当所述FinFET是n-型FinFET时，减小所述热工艺的温度以增加所述FinFET的阈值电压值，或当所述FinFET是p-型FinFET时，以减小所述FinFET的阈值电压值。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (1)

1.一种n-型FinFET，包括：
衬底，具有半导体鳍；
栅极堆叠件，横跨所述半导体鳍，所述栅极堆叠件包括：
栅极介电层，位于所述半导体鳍上；
功函层，位于所述栅极介电层上；
金属填充层，位于所述功函层上方；和
过滤层，位于所述功函层和所述金属填充层之间以防止或减少扩散原子的穿透，其中，所述过滤层的材料与所述功函层的材料和所述金属填充层的材料不同；以及
应变层，位于所述栅极堆叠件旁边。
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