CN110164964A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中方法包括：提供基底，基底包括第一区以及与第一区邻接的第二区；在部分基底内形成自第一区延伸至第二区的第一掺杂区，且第一掺杂区顶部到基底表面具有第一距离，第一掺杂区内具有第一掺杂离子；在第二区基底表面形成栅极结构，且部分栅极结构延伸至第一区内；以栅极结构为掩膜，在第一区基底内注入第二掺杂离子形成初始第二掺杂区，初始第二掺杂区底部到基底表面具有第二距离，第二距离大于第一距离，第二掺杂离子的导电类型与第一掺杂离子相同；进行退火处理，使初始第二掺杂区内的第二掺杂离子扩散以形成第二掺杂区，第二掺杂区底部与第一掺杂区顶部相接。所述方法形成的半导体器件的性能较好。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
横向双扩散金属氧化物半导体晶体管(lateral double diffusion MOS，LDMOS)，由于具备高压击穿电压，与互补金属氧化物半导体(CMOS)工艺兼容的特性，被广泛应用于功率器件中。与传统MOS晶体管相比，传统MOS器件中的源极区域和漏极区域相对于栅极对称；而横向双扩散金属氧化物半导体晶体管中的漏极区域比源极更远离栅极，在漏极区域与栅极之间有一个较长的轻掺杂区域，被称为漂移区。横向双扩散金属氧化物半导体晶体管在源漏接高压时，通过漂移区来承受较高的电压降，获得高击穿电压的目的。横向双扩散金属氧化物半导体晶体管除了需要耐高压外，还需要低的开态电阻和高安全工作范围。
然而，现有技术形成的横向双扩散金属氧化物半导体晶体难以同时满足上述性能要求。
发明内容
本发明解决的技术问题是一种半导体结构及其形成方法，以同时满足横向双扩散金属氧化物半导体晶体管耐高压、低开态电阻和高安全工作范围的性能要求。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区以及与第一区邻接的第二区；在部分所述基底内形成自第一区延伸至第二区的第一掺杂区，且第一掺杂区顶部到基底表面具有第一距离，所述第一掺杂区内具有第一掺杂离子；在所述第二区基底表面形成栅极结构，且部分栅极结构延伸至第一区内；以所述栅极结构为掩膜，在所述第一区基底内注入第二掺杂离子形成初始第二掺杂区，所述初始第二掺杂区底部到基底表面具有第二距离，所述第二距离大于第一距离，所述第二掺杂离子的导电类型与第一掺杂离子相同；进行退火处理，使所述初始第二掺杂区内的第二掺杂离子扩散以形成第二掺杂区，第二掺杂区底部与第一掺杂区顶部相接。
可选的，所述栅极结构用于形成N型横向双扩散金属氧化物半导体晶体管时，所述第一掺杂离子为P型离子。
可选的，所述栅极结构用于形成P型横向双扩散金属氧化物半导体晶体管时，所述第一掺杂离子为N型离子。
可选的，所述第一掺杂区的形成工艺包括：第一离子注入工艺。
可选的，所述初始第二掺杂区的形成步骤包括：在部分所述栅极结构的顶部和侧壁、以及基底表面形成第一光刻胶，所述第一光刻胶暴露出第一区基底；以所述第一光刻胶和栅极结构为掩膜，在部分第一区基底内形成初始第二掺杂区。
可选的，以所述第一光刻胶和栅极结构为掩膜，在部分第一区基底内形成初始第二掺杂区的工艺包括第二离子工艺。
可选的，形成初始第二掺杂区之后，形成所述第二掺杂区之前，所述形成方法还包括：以栅极结构为掩膜，在部分栅极结构底部的第一区基底内形成第三掺杂区，所述第三掺杂区内具有第三掺杂离子，所述第三掺杂离子的导电类型与第一掺杂离子的导电类型相同；所述第三掺杂区的形成工艺包括：第三离子注入工艺；所述第三离子注入工艺的参数包括：所述注入方向与基底法线方向的夹角为：10度～30度。
可选的，所述形成方法还包括：在所述第二区基底内形成漂移区，部分所述漂移区覆盖部分栅极结构的底部，且所述漂移区内具有第三掺杂离子，所述第三掺杂离子与第一掺杂离子和第二掺杂离子的导电类型相反。
可选的，形成所述第二掺杂区融合和漂移区之后，所述形成方法还包括：在所述栅极结构一侧的第二掺杂区内形成源区；在所述栅极结构另一侧的漂移区内形成漏区。
可选的，所述源区的形成步骤包括：在所述栅极结构和漂移区表面形成第二光刻胶，所述第二光刻胶暴露出第二掺杂区的部分表面；以所述第二光刻胶为掩膜，在所述栅极结构一侧的第二掺杂区内掺入第一源漏离子，形成源区，所述第一源漏离子的导电类型与第二掺杂离子的导电类型相反；形成所述源区之后，形成漏区之前，所述形成方法还包括：去除第二光刻胶；去除第二光刻胶之后，在栅极结构的部分顶部和侧壁、以及部分漂移区表面形成绝缘层；所述漏区的形成步骤包括：在所述绝缘层、漏区和第二掺杂区的表面、以及栅极结构的部分顶部表面和侧壁形成第三光刻胶；以所述第三光刻胶为掩膜，刻蚀所述漂移区，在所述漂移区内形成掺入第二源漏离子，形成漏区，所述第二源漏离子的导电类型与第一源漏离子的导电类型相同。
本发明还提供一种半导体结构，包括：基底，所述基底包括第一区以及与第一区邻接的第二区；位于部分基底内的自第一区延伸至第二区的第一掺杂区，，且第一掺杂区顶部到基底表面具有第一距离，所述第一掺杂区内具有第一掺杂离子；位于第二区基底表面的栅极结构，且部分栅极结构延伸至第一区内；位于所述栅极结构一侧第一区基底内的第二掺杂区，所述第二掺杂区底部与第一掺杂区顶部相接。
可选的，所述栅极结构用于形成N型横向双扩散金属氧化物半导体晶体管时，所述第一离子为P型离子。
可选的，所述栅极结构用于形成P型横向双扩散金属氧化物半导体晶体管时，所述第一离子为N型离子。
可选的，所述半导体结构还包括：位于所述栅极结构底部第一区内的第三掺杂区，所述第三掺杂区内具有第三掺杂离子，所述第三掺杂离子的导电类型与第一掺杂离子的导电类型相同；位于第二区基底内的漂移区，部分漂移区覆盖部分栅极结构的底部；位于所述栅极结构一侧部分第二掺杂区内的源区，所述源区内具有第一源漏离子，所述第一源漏离子的导电类型与第二掺杂离子的导电类型相反；位于所述栅极结构另一侧部分漂移区内的漏区，所述漏区内具有第二源漏离子，所述第二源漏离子的导电类型与第二掺杂离子的导电类型相反。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，所述初始第二掺杂区底部到基底表面的第二距离大于第一掺杂区顶部到基底表面的第一距离，使得形成初始第二掺杂区所需的能量较低。在形成所述初始第二掺杂区的过程中，较低的能量难以穿透栅极结构，因此，所述栅极结构用于作为形成初始第二掺杂区的掩膜，有利于提高器件的可控性较强，半导体器件性能的一致性较好。
附图说明
图1是一种横向双扩散金属氧化物半导体晶体管的结构示意图；
图2至图8是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，横向双扩散金属氧化物半导体晶体管的性能较差。
图1是一种横向双扩散金属氧化物半导体晶体管的结构示意图。
请参考图1，提供基底100，所述基底100包括第一区Ⅰ以及与第一区Ⅰ邻接的第二区Ⅱ；在部分所述第二区Ⅱ和第一区Ⅰ基底表面形成栅极结构101；在漂移区101和部分栅极结构102的顶部表面形成光刻胶102；以所述光刻胶102为掩膜，在所述第一区Ⅰ和部分栅极结构101底部基底100内形成掺杂区103。
上述方法中，在形成掺杂区103的过程中，为了防止在栅极结构101底部的基底100也形成掺杂区103，形成所述掺杂区103之前，在所述栅极结构101的顶部形成光刻胶102。所述光刻胶102作为形成掺杂区103的掩膜。
然而，受实际工艺制程中的限制，难以保证覆盖于栅极结构101顶部表面的光刻胶102的厚度完全相同。在厚度较薄的光刻胶102处，用于形成掺杂区103的高能量离子易穿过光刻胶102和栅极结构101，在栅极结构101底部也形成掺杂区103。而光刻胶102的厚度分布情况难以预料，使得所述掺杂区103区域难以预料，因此，横向双扩散金属氧化物半导体晶体管的性能可控性较差。即：横向双扩散金属氧化物半导体晶体管的性能受光刻胶102的形貌影响较大，横向双扩散金属氧化物半导体晶体管性能的一致性较差。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在部分所述基底内形成自第一区延伸至第二区的第一掺杂区，且第一掺杂区顶部到基底表面具有第一距离，所述第一掺杂区内具有第一掺杂离子；形成栅极结构；以所述栅极结构为掩膜，在所述第一区基底内注入第二掺杂离子，形成初始第二掺杂区，，所述初始第二掺杂区底部到基底表面具有第二距离，所述第二距离大于第一距离，所述初始第二掺杂区内具有所述第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相同。所述方法形成的半导体器件性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图2，提供基底200，所述基底200包括第一区A以及与第一区A邻接的第二区B；在部分所述基底200内形成自第一区A延伸至第二区B的第一掺杂区201，且第一掺杂区201顶部到基底200表面具有第一距离h1，所述第一掺杂区201内具有第一掺杂离子。
在本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料包括：硅锗或者绝缘体上硅。
在本实施例中，所述基底200用于后续形成N型LDMOS晶体管，因此，所述第一掺杂区201内的第一掺杂离子为P型离子。在其他实施例中，所述基底用于后续形成P型LDMOS晶体管，因此，所述第一掺杂区内的第一掺杂离子为N型离子。
在本实施例中，所述第一掺杂离子包括：硼离子或者BF2 +离子。所述第一掺杂区201内掺入第一掺杂离子的形成工艺包括：第一离子注入工艺。
所述第一掺杂区201的顶部用于与后续形成第二掺杂区底部相接，形成掺杂结构。
所述第一区A用于形成部分第一掺杂区201、以及后续的初始第二掺杂区和源区，所述第二区B用于形成部分第一掺杂区201、以及后续的漂移区和漏区。
请参考图3，形成所述第一掺杂区201之后，在所述第二区B基底200内形成漂移区202，部分所述漂移区202覆盖部分栅极结构201的底部，且所述漂移区202内具有第四掺杂离子，所述第四掺杂离子与第一掺杂离子的导电类型相反。
所述漂移区202的形成步骤包括：在所述第一区A基底200表面形成第四光刻胶203；以所述第四光刻胶203为掩膜，在所述第二区B基底200内形成所述漂移区202。
所述第四光刻胶203用于保护第一区A基底200，防止第一区A基底200内掺入第四掺杂离子。
所述第四掺杂离子的导电类型与待形成的LDMOS晶体管的沟道导电类型相同。
在本实施例中，晶体管为N型LDMOS晶体管，则所述第四掺杂离子为N型离子，所述N型离子包括：磷离子或者砷离子。在其他实施例中，晶体管为P型LDMOS晶体管，则所述第四掺杂离子为P型离子，所述P型离子包括：硼离子或者BF2 +离子。
需要说明的是，在LDMOS中为了使漂移区202形成高阻区，能够承受更高的电压，漂移区202一般采用较低浓度离子掺杂，掺杂浓度为：1e18原子数/立方厘米～1e20原子数/立方厘米。
请参考图4，在所述漂移区202表面形成栅极结构204，且部分栅极结构204延伸至第一区Ⅰ内。
形成所述漂移区202之后，形成所述栅极结构204之前，所述形成方法还包括：去除所述第四光刻胶203。
去除所述第四光刻胶203的工艺包括：干法刻蚀工艺、湿法刻蚀工艺和灰化工艺中的一种或者多种组合。
所述栅极结构204包括：位于部分第一区A基底200和漂移区202表面的栅介质层(图中未标出)、位于栅介质层表面的栅极层(图中未标出)、以及位于栅介质层和栅极层侧壁的侧墙(图中未示出)。
所述栅介质层的材料包括氧化硅。所述栅极层的材料包括多晶硅。所述侧墙的材料包括：氮化硅或者氮氧化硅。
所述侧墙用于定义后续源区和漏区的位置。
请参考图5，以所述栅极结构204为掩膜，在所述第一区A基底200内掺入第二掺杂离子形成初始第二掺杂区205，所述初始第二掺杂区205底部到基底200表面具有第二距离h2，所述第二距离h2大于第一距离h1，所述第二掺杂离子的导电类型与第一掺杂离子相同。
所述初始第二掺杂区205的形成步骤包括：在部分栅极结构204的顶部表面以及漂移区202表面形成第一光刻胶206，所述第一光刻胶206暴露出第一区A基底200；以所述栅极结构204和第一光刻胶206为掩膜，在所述第一区A基底200内形成所述初始第二掺杂区205。
所述初始第二掺杂区205的导电类型与待形成的LDMOS晶体管的沟道导电类型相反。在本实施例中，待形成的LDMOS晶体管为N型，则所述第二掺杂离子的导电类型为P型。在其他实施例中，待形成的LDMOS晶体管为P型，则所述第二掺杂离子的导电类型为N型。
以所述栅极结构204和第一光刻胶206为掩膜，在所述第一区A基底200内形成所述第二掺杂区205的工艺包括：第二离子注入工艺。
由于所述初始第二掺杂区205底部到基底200表面具有第二距离h2，所述第二距离h2大于第一距离h1，使得所述第二离子注入工艺的能量较低，使得第一掺杂离子难以穿过光刻胶206和栅极结构204，难以在所述栅极结构204底部基底200内形成额外的第二掺杂区。即：所述第二掺杂205的边界仅由栅极结构204的侧壁界定，受第一光刻胶206的影响较小，有利于提高器件的可控性。
在本实施例中，形成所述漂移区202之后，形成所述第二掺杂区205。在其他实施例中，形成所述漂移区之前，形成第二掺杂区。
请参考图6，以所述栅极结构204和第一光刻胶206为掩膜，在部分所述栅极结构204底部的基底200内掺入第三掺杂离子，形成第三掺杂区207。
在本实施例中，所述第三掺杂区207的形成工艺包括：第三离子注入工艺；所述第三离子注入工艺的参数包括：所述注入方向与基底200法线方向的夹角为：10度～30度。所述入方向与基底200法线方向的夹角，有利于在部分所述栅极结构204底部的基底200内掺入第一掺杂离子，形成第三掺杂区207。
所述第三离子注入工艺用于定义LDMOS的沟道位置，而所述初始第二掺杂区205对栅极结构204底部的影响较小，则LDMOS的沟道仅由第三离子注入工艺所决定。
所述第三掺杂区207为器件的沟道区，所述沟道区的长度较小，则半导体器件沟道内的电阻较小，有利于提高半导体器件的性能。
在本实施例中，待形成的LDMOS晶体管为N型，则所述第三掺杂离子的导电类型为P型。在其他实施例中，待形成的LDMOS晶体管为P型，则所述第三掺杂离子的导电类型为N型。
请参考图7，形成所述第三掺杂区207之后，进行退火处理，使初始第二掺杂区205内的第二掺杂离子扩散以形成第二掺杂区208，所述第二掺杂区280底部与第一掺杂区201顶部相接。
在所述退火工艺过程中，所述退火工艺驱动初始第二掺杂区205内的第二掺杂离子运动，使得所形成的第二掺杂区208的底部与第一掺杂区201顶部相接为一个整体，构成掺杂结构。从而有效地避免为了一步形成掺杂结构，采用高能量的离子注入工艺，减小对第一光刻胶206的依赖性，提高器件的可控性，有利于提高半导体器件的性能。
请参考图8，在所述栅极结构204一侧的第二掺杂区208内形成源区209，所述源区209内具有第一源漏离子，所述第一源漏离子的导电类型与第二掺杂离子的导电类型相反；在所述栅极结构204一侧的漂移区202内形成漏区211，所述漏区211内具有第二源漏离子，所述第二源漏离子的导电类型与第二掺杂离子的导电类型相反。
所述源区209的形成步骤包括：在所述栅极结构204和漂移区202表面形成第二光刻胶(图中未示出)，所述第二光刻胶暴露出第二掺杂区208的部分表面；以所述第二光刻胶为掩膜，在所述栅极结构204一侧的第二掺杂区208内掺入第一源漏离子，形成源区209，所述第一源漏离子的导电类型与第二掺杂离子的导电类型相反。
形成所述源区209之后，形成漏区211之前，所述形成方法还包括：去除第二光刻胶；去除第二光刻胶之后，在栅极结构204的部分顶部和侧壁、以及部分漂移区202表面形成绝缘层210。
所述绝缘层210的形成步骤包括：在基底200表面、以及栅极结构204的侧壁和顶部表面形成绝缘材料层；去除第一区A基底表面、以及栅极结构204部分顶部表面和侧壁的绝缘材料层，形成所述绝缘层210。
所述绝缘材料层的材料包括：氧化硅或者氮化硅，所述绝缘材料层的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
所述绝缘层210用于提高LDMOS器件的耐高压性能。
所述漏区211的形成步骤包括：在所述绝缘层210、源区209和第二掺杂区208的表面、以及栅极结构204的部分顶部表面和侧壁形成第三光刻胶(图中未示出)；以所述第三光刻胶为掩膜，刻蚀所述漂移区202，在所述漂移区202内掺入第二源漏离子，形成漏区211，所述第二源漏离子的导电类型与第一源漏离子的导电类型相同。
在本实施例中，待形成的LDMOS晶体管为N型，则所述第一源漏离子和第二源漏离子的导电类型为N型，源外延层和漏外延层的材料包括硅或者碳化硅。在其他实施例中，待形成的LDMOS晶体管为P型，则所述第一源漏离子和第二源漏离子的导电类型为P型，源外延层和漏外延层的材料包括硅或者硅锗。
相应的，本发明还提供一种半导体结构，请继续参考图8，包括：
基底200，所述基底200包括第一区A以及与第一区A邻接的第二区B；
位于部分基底200内自第一区A延伸至第二区B的第一掺杂区201，所述第一掺杂区201内具有第一掺杂离子；
位于第二区B基底200表面的栅极结构204，且部分栅极结构204延伸至第一区A内；
位于所述栅极结构204一侧第一区A基底200内的第二掺杂区208，所述第二掺杂区208底部与第一掺杂区201顶部相接，所述第二掺杂区208内具有所述第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相同
所述栅极结构204用于形成N型横向双扩散金属氧化物半导体晶体管时，所述第一离子为P型离子；所述P型离子包括：硼离子或者BF2 +离子。
所述栅极结构204用于形成P型横向双扩散金属氧化物半导体晶体管时，所述第一离子为N型离子；所述N型离子包括：磷离子或者砷离子。
所述半导体结构还包括：位于所述栅极结构204底部第一区Ⅰ内的第三掺杂区207，所述第三掺杂区207内具有第三掺杂离子，所述第三掺杂离子的导电类型与第一掺杂离子的导电类型相同；位于第二区Ⅱ基底200内的漂移区202，部分漂移区覆盖部分栅极结构204的底部；位于所述栅极结构204一侧部分第二掺杂区208内的源区209，所述源区209内具有第一源漏离子，所述第一源漏离子的导电类型与第二掺杂离子的导电类型相反；位于所述栅极结构204另一侧部分漂移区内202的漏区211，所述漏区211内具有第二源漏离子，所述第二源漏离子的导电类型与第二掺杂离子的导电类型相反。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区以及与第一区邻接的第二区；
在部分所述基底内形成自第一区延伸至第二区的第一掺杂区，且第一掺杂区顶部到基底表面具有第一距离，所述第一掺杂区内具有第一掺杂离子；
在所述第二区基底表面形成栅极结构，且部分栅极结构延伸至第一区内；
以所述栅极结构为掩膜，在所述第一区基底内注入第二掺杂离子形成初始第二掺杂区，所述初始第二掺杂区底部到基底表面具有第二距离，所述第二距离大于第一距离，所述第二掺杂离子的导电类型与第一掺杂离子相同；
进行退火处理，使初始第二掺杂区内的第二掺杂离子扩散以形成第二掺杂区，所述第二掺杂区底部与第一掺杂区顶部相接。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构用于形成N型横向双扩散金属氧化物半导体晶体管时，所述第一掺杂离子为P型离子。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构用于形成P型横向双扩散金属氧化物半导体晶体管时，所述第一掺杂离子为N型离子。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂区的形成工艺包括：第一离子注入工艺。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始第二掺杂区的形成步骤包括：在部分所述栅极结构的顶部和侧壁、以及基底表面形成第一光刻胶，所述第一光刻胶暴露出第一区基底；以所述第一光刻胶和栅极结构为掩膜，在部分第一区基底内形成初始第二掺杂区。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，以所述第一光刻胶和栅极结构为掩膜，在部分第一区基底内形成初始第二掺杂区的工艺包括第二离子工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成初始第二掺杂区之后，形成所述第二掺杂区之前，所述形成方法还包括：以栅极结构为掩膜，在部分栅极结构底部的第一区基底内形成第三掺杂区，所述第三掺杂区内具有第三掺杂离子，所述第三掺杂离子的导电类型与第一掺杂离子的导电类型相同；所述第三掺杂区的形成工艺包括：第三离子注入工艺；所述第三离子注入工艺的参数包括：所述注入方向与基底法线方向的夹角为：10度～30度。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：在所述第二区基底内形成漂移区，部分所述漂移区覆盖部分栅极结构的底部，且所述漂移区内具有第四掺杂离子，所述第四掺杂离子与第一掺杂离子和第二掺杂离子的导电类型相反。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第二掺杂区和形成漂移区之后，所述形成方法还包括：在所述栅极结构一侧的第二掺杂区内形成源区；在所述栅极结构另一侧的漂移区内形成漏区。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述源区的形成步骤包括：在所述栅极结构和漂移区表面形成第二光刻胶，所述第二光刻胶暴露出第二掺杂区的部分表面；以所述第二光刻胶为掩膜，在所述栅极结构一侧的第二掺杂区内掺入第一源漏离子，形成源区，所述第一源漏离子的导电类型与第二掺杂离子的导电类型相反；形成所述源区之后，形成漏区之前，所述形成方法还包括：去除第二光刻胶；去除第二光刻胶之后，在栅极结构的部分顶部和侧壁、以及部分漂移区表面形成绝缘层；所述漏区的形成步骤包括：在所述绝缘层、源区和第二掺杂区的表面、以及栅极结构的部分顶部表面和侧壁形成第三光刻胶；以所述第三光刻胶为掩膜，在所述漂移区内掺入第二源漏离子，形成漏区，所述第二源漏离子的导电类型与第一源漏离子的导电类型相同。
11.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一区以及与第一区邻接的第二区；
位于部分基底内的自第一区延伸至第二区的第一掺杂区，所述第一掺杂区内具有第一掺杂离子；
位于第二区基底表面的栅极结构，且部分栅极结构延伸至第一区内；
位于所述栅极结构一侧第一区基底内的第二掺杂区，所述第二掺杂区底部与第一掺杂区顶部相接，所述第二掺杂区内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相同。
12.如权利要求11所述的半导体结构，其特征在于，所述栅极结构用于形成N型横向双扩散金属氧化物半导体晶体管时，所述第一掺杂离子为P型离子。
13.如权利要求11所述的半导体结构，其特征在于，所述栅极结构为P型横向双扩散金属氧化物半导体晶体管时，所述第一掺杂离子为N型离子。
14.如权利要求11所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述栅极结构底部第一区内的第三掺杂区，所述第三掺杂区内具有第三掺杂离子，所述第三掺杂离子的导电类型与第一掺杂离子的导电类型相同；位于第二区基底内的漂移区，部分漂移区覆盖部分栅极结构的底部；位于所述栅极结构一侧部分第二掺杂区内的源区，所述源区内具有第一源漏离子，所述第一源漏离子的导电类型与第二掺杂离子的导电类型相反；位于所述栅极结构另一侧部分漂移区内的漏区，所述漏区内具有第二源漏离子，所述第二源漏离子的导电类型与第二掺杂离子的导电类型相反。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404009B1 (en) * | 1999-03-03 | 2002-06-11 | Sony Corporation | Semiconductor device and method of producing the same |
| US20080237703A1 (en) * | 2007-03-28 | 2008-10-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage semiconductor devices and methods for fabricating the same |
| US20090283827A1 (en) * | 2008-05-13 | 2009-11-19 | Texas Instruments Incorporated | Formation Of A MOSFET Using An Angled Implant |
| CN107123675A (zh) * | 2016-02-25 | 2017-09-01 | 台湾积体电路制造股份有限公司 | n‑型FinFET、半导体器件和FinFET的制造方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404009B1 (en) * | 1999-03-03 | 2002-06-11 | Sony Corporation | Semiconductor device and method of producing the same |
| US20080237703A1 (en) * | 2007-03-28 | 2008-10-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage semiconductor devices and methods for fabricating the same |
| US20090283827A1 (en) * | 2008-05-13 | 2009-11-19 | Texas Instruments Incorporated | Formation Of A MOSFET Using An Angled Implant |
| CN107123675A (zh) * | 2016-02-25 | 2017-09-01 | 台湾积体电路制造股份有限公司 | n‑型FinFET、半导体器件和FinFET的制造方法 |
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