KR101785159B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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치린 왕
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Abstract

반도체 디바이스는 기판, 제1 스트레인 유도 소스 및 드레인 구조체, 제1 게이트 구조체, 제1 채널 영역, 제2 스트레인 유도 소스 및 드레인 구조체, 제2 게이트 구조체, 및 제2 채널 영역을 포함한다. 제1 스트레인 유도 소스 및 드레인 구조체 중 적어도 하나는 제1 채널 영역에 대한 제1 근접도를 갖는다. 제2 스트레인 유도 소스 및 드레인 구조체 중 적어도 하나는 제2 채널 영역에 대한 제2 근접도를 갖는다. 제2 근접도는 제1 근접도와는 상이하다.

Description

반도체 디바이스 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
우선권 주장 및 상호 참조
본 출원은 여기에 참조로서 통합되어 있는 2014년 12월 30일 출원된 미국 가출원 제62/098,206호를 우선권 주장한다.
반도체 집적 회로(integrated circuit: IC) 산업은 급속한 성장을 경험하고 있다. IC 재료 및 디자인의 기술적인 진보는 각각의 세대가 이전의 세대보다 더 소형이고 더 복잡한 회로를 갖는 IC의 세대를 생성하고 있다. IC의 성능을 향상시키기 위해, 스트레인드 실리콘(strained silicon)이 캐리어 이동도를 향상시키고 디바이스 성능을 개량하기 위해 사용되어 왔다. 스트레인드 실리콘은 실리콘이 이들의 정상 원자간 거리를 넘어 신장되는 실리콘의 층이다.
이들 실리콘 원자를 더 멀리 이격하여 이동시키는 것은 트랜지스터를 통한 전자의 이동과 간섭하는 원자간력(atomic force)을 감소시키고 따라서 이동도를 개선하여, 더 양호한 칩 성능 및 더 낮은 에너지 소비를 야기한다.
본 발명의 몇몇 실시예에 따르면, 반도체 디바이스는 기판, 제1 스트레인 유도 소스 및 드레인 구조체, 제1 게이트 구조체, 제1 채널 영역, 제2 스트레인 유도 소스 및 드레인 구조체, 제2 게이트 구조체, 및 제2 채널 영역을 포함한다. 제1 스트레인 유도 소스 및 드레인 구조체는 기판 내에 적어도 부분적으로 배치된다. 제1 게이트 구조체는 기판 상에 그리고 제1 스트레인 유도 소스 및 드레인 구조체 사이에 배치된다. 제1 채널 영역은 기판 내에 그리고 제1 게이트 구조체 아래에 배치된다. 제1 스트레인 유도 소스 및 드레인 구조체 중 적어도 하나는 제1 채널 영역에 대한 제1 근접도를 갖는다. 제2 스트레인 유도 소스 및 드레인 구조체는 기판 내에 적어도 부분적으로 배치된다. 제2 게이트 구조체는 기판 상에 그리고 제2 스트레인 유도 소스 및 드레인 구조체 사이에 배치된다. 제2 채널 영역은 기판 내에 그리고 제2 게이트 구조체 아래에 배치된다. 제2 스트레인 유도 소스 및 드레인 구조체 중 적어도 하나는 제2 채널 영역에 대한 제2 근접도를 갖는다. 제2 근접도는 제1 근접도와는 상이하다.
본 발명의 몇몇 실시예에 따르면, 반도체 디바이스는 기판, 제1 스트레인 유도 소스 및 드레인 구조체, 제1 채널 영역, 제1 게이트 구조체, 제2 스트레인 유도 소스 및 드레인 구조체, 제2 채널 영역, 및 제2 게이트 구조체를 포함한다. 제1 스트레인 유도 소스 및 드레인 구조체는 기판 내에 적어도 부분적으로 배치된다. 제1 채널 영역은 기판 내에 그리고 제1 스트레인 유도 소스 및 드레인 구조체 사이에 배치된다. 제1 게이트 구조체는 제1 채널 영역 위에 배치된다. 제1 게이트 구조체 및 제1 스트레인 유도 소스 및 드레인 구조체 중 적어도 하나는 제1 거리만큼 서로로부터 분리된다. 제2 스트레인 유도 소스 및 드레인 구조체는 기판 내에 적어도 부분적으로 배치된다. 제2 채널 영역은 기판 내에 그리고 제2 스트레인 유도 소스 및 드레인 구조체 사이에 배치된다. 제2 게이트 구조체는 제2 채널 영역 위에 배치된다. 제2 게이트 구조체 및 제2 스트레인 유도 소스 및 드레인 구조체 중 적어도 하나는 제2 거리만큼 서로로부터 분리된다. 제1 거리는 제2 거리보다 크다.
본 발명의 몇몇 실시예에 따르면, 반도체 디바이스의 제조 방법은 이하의 단계를 포함한다. 제1 및 제2 게이트 구조체가 기판 상에 형성된다. 제1 및 제2 스트레인 유도 소스 및 드레인 구조체가 기판 내에 적어도 부분적으로 형성된다. 제1 및 제2 스트레인 유도 소스 및 드레인 구조체를 형성하는 것은 제1 게이트 구조체가 제1 스트레인 유도 소스 및 드레인 구조체 사이에 형성되고, 제1 게이트 구조체가 제1 거리만큼 제1 스트레인 유도 소스 및 드레인 구조체 중 적어도 하나로부터 분리되고, 제2 게이트 구조체가 제2 스트레인 유도 소스 및 드레인 구조체 사이에 형성되고, 제2 게이트 구조체가 제2 거리만큼 제2 스트레인 유도 소스 및 드레인 구조체 중 적어도 하나로부터 분리되고, 제1 거리 및 제2 거리가 서로 상이하도록 하는 방식으로 수행된다.
본 발명의 양태는 첨부 도면과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서 표준 실시에 따르면, 다양한 특징은 실제 축적대로 도시되어 있지는 않다는 점이 주목된다. 실제로, 다양한 특징의 치수는 설명의 명료화를 위해 임의로 증가되거나 또는 감소될 수도 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 디바이스를 제조하기 위한 방법의 흐름도.
도 2 내지 도 7은 도 1의 방법의 몇몇 실시예에 따른 다양한 제조 스테이지에서 반도체 디바이스의 단면도.
이하의 개시내용은 제공된 요지의 상이한 특징을 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 배열의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들 예는 물론 단지 예일뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있도록 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 설명된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에 설명될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술어(descriptor)가 마찬가지로 이에 따라 해석될 수도 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 디바이스를 제조하기 위한 방법의 흐름도이다. 방법은 제1 및 제2 게이트 구조체가 기판 상에 형성되는 블록(110)에서 시작한다. 방법은 저농도 도핑된 소스 및 드레인 영역이 기판 내에 형성되는 블록(120)으로 계속된다. 방법은 제1 및 제2 스페이서가 제1 및 제2 게이트 구조체의 대향 측벽들 상에 각각 형성되는 블록(130)으로 계속된다. 방법은 리세스가 기판 내에 에칭되는 블록(140)으로 계속된다. 방법은 기판 내의 리세스가 변형되는 블록(150)으로 계속된다. 방법은 제1 및 제2 스트레인 유도 소스 및 드레인 구조체가 리세스 내에 각각 형성되는 블록(160)으로 계속된다.
도 2 내지 도 7은 도 1의 방법의 몇몇 실시예에 따른 다양한 제조 스테이지에서 반도체 디바이스의 단면도이다. 도 2 내지 도 7은 본 발명의 실시예의 더 양호한 이해를 위해 간단화되어 있다는 것이 이해된다. 이에 따라, 부가의 프로세스가 도 1의 방법 전, 중 및 후에 제공될 수도 있고, 몇몇 다른 프로세스가 본 명세서에 간략하게 설명될 수도 있다.
도 2를 참조한다. 제1 게이트 구조체(210) 및 제2 게이트 구조체(310)가 기판 상에 형성된다. 기판은 실리콘과 같은 반도체 재료로 제조된다. 몇몇 실시예에서, 기판은 에피택셜층(epitaxial layer)을 포함할 수도 있다. 예를 들어, 기판은 벌크 반도체 위에 놓인 에피택셜층을 가질 수도 있다. 더욱이, 기판은 매립형 유전층(buried dielectric layer)과 같은 반도체-온-절연체(semiconductor-on-insulator: SOI) 구조체를 포함할 수도 있다. 대안적으로, 기판은 매립형 산화물(buried oxide: BOX)층과 같은 매립형 유전층을 포함할 수도 있다. 기판은 산소의 주입에 의한 분리(separation by implantation of oxygen: SIMOX) 기술, 웨이퍼 본딩(wafer bonding), 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)이라 칭하는 방법에 의해 형성될 수도 있다.
기판은 제1 능동 영역(220) 및 제2 능동 영역(320)을 갖는다. 제1 및 제2 능동 영역(220, 320)은 이후에 형성될 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(n-channel metal-oxide-semiconductor field-effect transistors: n-채널 MOSFETs), p-채널 MOSFET, 또는 이들의 조합과 같은 능동 디바이스의 구성요소를 위해 사용될 것이다. 따라서, 제1 게이트 구조체(210) 및 제2 게이트 구조체(310)는 제1 능동 영역(220) 및 제2 능동 영역(320) 상에 각각 형성된다. 제1 및 제2 능동 영역(220, 320)의 형성은 기판 내로의 도펀트의 주입을 포함할 수도 있다. n-채널 MOSFET이 제1 및 제2 능동 영역(220, 320) 상에 형성되도록 설계되면, p-우물이 제1 및 제2 능동 영역(220, 320) 내에 형성된다. p-채널 MOSFET이 제1 및 제2 능동 영역(220, 320) 상에 형성되도록 설계되면, n-우물이 제1 및 제2 능동 영역(220, 320) 내에 형성된다.
기판이 실리콘과 같은 IV족 반도체 재료로 제조되면, 도펀트는 III족 원소로부터의 수여체(acceptor) 또는 V족 원소로부터의 공여체(donor)일 수 있다. 예를 들어, 3가 전자를 갖는 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 또는 이들의 조합이, 기판이 4가 전자를 갖는 IV족 반도체 재료로 제조될 때 기판 내에 p-우물을 형성하기 위해 도펀트로서 사용될 수 있다. 다른 한편으로, 5가 전자를 갖는 인(P), 비소(As), 안티몬(Sb), 비스무스(Bi) 또는 이들의 조합이, 기판이 4가 전자를 갖는 IV족 반도체 재료로 제조될 때 기판 내에 n-우물을 형성하기 위해 도펀트로서 사용될 수 있다.
적어도 하나의 얕은 트렌치 격리(shallow trench isolation: STI) 구조체(400)가 제1 및 제2 능동 영역(220, 320)을 서로로부터 전기적으로 격리하기 위해 기판 내에 형성된다. STI 구조체(400)의 형성은 기판 내에 트렌치를 에칭하는 것과, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 적어도 하나의 절연체 재료로 트렌치를 충전하는 것을 포함할 수도 있다. 몇몇 실시예에서, STI 구조체(400)는 패드 산화물을 성장하는 것, 저압 화학적 기상 증착(low pressure chemical vapor deposition: LPCVD) 질화물층을 형성하는 것, 포토레지스트 및 마스킹을 사용하여 STI 개구를 패터닝하는 것, 트렌치 계면을 향상시키기 위해 열적 산화물 트렌치 라이너를 선택적으로 성장하는 것, CVD 산화물로 트렌치를 충전하는 것, 에치백(etch back)을 위해 화학 기계적 연마(chemical mechanical planarization: CMP)를 사용하는 것, 및 STI 구조체(400)를 남겨두도록 질화물 스트리핑(stripping)을 사용하는 것과 같은 프로세스 시퀀스를 사용하여 생성될 수도 있다.
제1 게이트 구조체(210)는 게이트 유전층(212) 및 게이트 전극층(214)을 포함한다. 제2 게이트 구조체(310)는 게이트 유전층(312) 및 게이트 전극층(314)을 포함한다. 몇몇 실시예에서, 게이트 유전층(212, 312)은 실리콘 산화물과 같은 산화물 재료로 제조된다. 게이트 유전층(212, 312)은 예를 들어, 열적 산화, 화학적 기상 증착(chemical vapor deposition: CVD), 플라즈마 향상 화학적 기상 증착(plasma-enhanced chemical vapor deposition: PECVD), 저압 화학적 기상 증착(low-pressure chemical vapor deposition: LPCVD), 또는 이들의 조합에 의해 형성된다.
몇몇 실시예에서, 게이트 유전층(212, 312)은 고-k 유전성 재료로 제조된다. 고-k 유전성 재료는 대략 4인 이산화실리콘(SiO2)의 유전 상수보다 큰 유전 상수를 갖는 재료이다. 예를 들어, 고-k 유전성 재료는 대략 18 내지 대략 40의 범위인 유전 상수를 갖는 이산화하프늄(HfO2)을 포함할 수도 있다. 대안적으로, 고-k 재료는 ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, SrTiO 또는 이들의 조합 중 하나를 포함할 수도 있다.
게이트 전극층(214, 314)은 예를 들어 다결정질 실리콘으로 제조된다. 게이트 전극층(214, 314)은 예를 들어, 화학적 기상 증착(CVD), 플라즈마 향상 화학적 기상 증착(PECVD), 저압 화학적 기상 증착(LPCVD) 또는 이들의 조합에 의해 형성된다. 예를 들어, 실란(SiH4)이 게이트 전극층(214, 314)을 형성하기 위해 CVD 프로세스에서 화학 가스로서 사용될 수도 있다. 게이트 전극층(214, 314)은 약 400 옹스트롬(Å) 내지 약 800 옹스트롬(Å)의 범위의 두께를 가질 수도 있다.
몇몇 실시예에서, 제1 게이트 구조체(210)는 게이트 전극층(214) 상에 형성된 하드 마스크층(216)을 더 포함할 수도 있고, 제2 게이트 구조체(310)는 게이트 전극층(314) 상에 형성된 하드 마스크층(316)을 더 포함할 수도 있다. 하드 마스크층(216, 316)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전성 재료로 제조된다. 하드 마스크층(216, 316)은 예를 들어, 화학적 기상 증착(CVD), 플라즈마 향상 화학적 기상 증착(PECVD), 저압 화학적 기상 증착(LPCVD) 또는 이들의 조합에 의해 형성된다. 하드 마스크층(216, 316)은 약 100 옹스트롬(Å) 내지 약 400 옹스트롬(Å)의 범위의 두께를 가질 수도 있다.
도 3을 참조한다. 주입 프로세스가 기판 내에 저농도 도핑된 소스 및 드레인 영역(222, 224, 322, 324)을 형성하도록 수행된다. 저농도 도핑된 소스 및 드레인 영역(222, 224)은 제1 게이트 구조체(210)의 대향 측면들 상에 배치되고, 저농도 도핑된 소스 및 드레인 영역(322, 324)은 제2 게이트 구조체(310)의 대향 측면들 상에 배치된다. n-채널 금속 산화물 반도체 전계 효과 트랜지스터(n-채널 MOSFET)가 제1 및 제2 능동 영역(220, 320) 상에 형성되도록 설계되면, 인(P), 비소(As), 안티몬(Sb), 비스무스(Bi) 또는 이들의 조합과 같은 n-형 도펀트가 저농도 도핑된 소스 및 드레인 영역(222, 224, 322, 324)을 형성하도록 이용된다. p-채널 MOSFET이 제1 및 제2 능동 영역(220, 320) 상에 형성되도록 설계되면, 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 또는 이들의 조합과 같은 p-형 도펀트가 저농도 도핑된 소스 및 드레인 영역(222, 224, 322, 324)을 형성하도록 이용된다.
도 4를 참조한다. 제1 스페이서(232, 234)가 제1 게이트 구조체(210)의 대향 측벽들 상에 형성되고, 제2 스페이서(332, 334)가 제2 게이트 구조체(310)의 대향 측벽들 상에 형성된다. 제1 및 제2 스페이서(232, 234, 332, 334)는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전성 재료로 제조된다. 몇몇 실시예에서, 제1 및 제2 스페이서(232, 234, 332, 334) 중 적어도 하나는 2개의 실리콘 산화물층 사이에 배치된 실리콘 질화물층인 산화물-질화물-산화물(oxide-nitride-oxide: ONO) 구조체를 갖는다.
제1 스페이서(232, 234) 중 적어도 하나는 스페이서 폭(또는 스페이서 두께)(FSW)을 갖고, 제2 스페이서(332, 334) 중 적어도 하나는 제2 스페이서 폭(또는 스페이서 두께)(SSW)을 갖는다. 제1 스페이서 폭(FSW)은 제2 스페이서 폭(SSW)과는 상이하여 상이한 초기 근접도 제어를 갖는다. 제1 및 제2 스페이서(232, 234, 332, 334)는 예를 들어, 하나 이상의 증착 프로세스, 포토리소그래피 프로세스, 및 에칭 프로세스(예를 들어, 이방성 에칭 프로세서)에 의해 형성된다. 제1 스페이서 폭(FSW) 및 제2 스페이서 폭(SSW)은 예를 들어 에칭 시간을 조정함으로써 제어될 수도 있다.
도 5를 참조한다. 에칭 프로세스가 기판 내에 리세스(242, 244, 342, 344)를 에칭하도록 수행된다. 몇몇 실시예에서, 에칭 프로세스는 HBr/Cl2/O2/He의 조합을 이용하는 건식 에칭 프로세스를 포함할 수도 있다. 건식 에칭 프로세스는 보호되지 않거나 노출된 기판의 부분을 제거한다. 제1 및 제2 스페이서(232, 234, 332, 334) 및 하드 마스크층(216, 316)은 건식 에칭 프로세스 중에 제1 및 제2 게이트 구조체(210, 310)를 보호한다.
리세스(242, 244, 342, 344)는 방향성/이방성 에칭에 기인하여 제1 및 제2 스페이서(232, 234, 332, 334)와 정렬된 실질적으로 수직 측벽을 갖는다. 몇몇 실시예에서, 리세스(242, 244, 342, 344) 중 적어도 하나는 약 100 옹스트롬(Å) 내지 약 250 옹스트롬(Å)의 범위의 깊이를 갖는다. 그 결과, 제1 게이트 구조체(210)에 대한 리세스(242, 244)의 근접도는 제1 스페이서(232, 234)의 제1 스페이서 폭(FSW)에 의해 각각 제한되고, 제2 게이트 구조체(310)에 대한 리세스(342, 344)의 근접도는 제2 스페이서(332, 334)의 제2 스페이서 폭(SSW)에 의해 각각 제한된다. 제1 스페이서 폭(FSW)은 제2 스페이서 폭(SSW)과 상이하기 때문에, 제1 게이트 구조체(210)에 대한 리세스(242, 244) 중 적어도 하나의 근접도는 제2 게이트 구조체(310)에 대한 리세스(342, 344) 중 적어도 하나의 근접도와는 상이하다. 몇몇 실시예에서, 제1 게이트 구조체(210)에 대한 리세스(242, 244) 중 적어도 하나의 근접도는 제2 게이트 구조체(310)에 대한 리세스(342, 344) 중 적어도 하나의 근접도보다 작다. 즉, 리세스(242, 244) 중 적어도 하나로부터 제1 게이트 구조체(210)까지의 거리는 리세스(342, 344) 중 적어도 하나로부터 제2 게이트 구조체(310)까지의 거리보다 크다. 더욱이, 리세스(242, 244) 사이의 거리는 리세스(342, 344) 사이의 거리와는 상이하다. 몇몇 실시예에서, 리세스(242, 244) 사이의 거리는 리세스(342, 344) 사이의 거리보다 크다.
제1 채널 영역(250) 및 제2 채널 영역(350)이 기판 내에 배치된다. 제1 채널 영역(250)은 제1 게이트 구조체(210) 아래에 그리고 리세스(242, 244) 사이에 배치된다. 제2 채널 영역(350)은 제2 게이트 구조체(310) 아래에 그리고 리세스(342, 344) 사이에 배치된다. 제1 채널 영역(250)에 대한 리세스(242, 244) 중 적어도 하나의 근접도는 제2 채널 영역(350)에 대한 리세스(342, 344) 중 적어도 하나의 근접도와는 상이하다. 몇몇 실시예에서, 제1 채널 영역(250)에 대한 리세스(242, 244) 중 적어도 하나의 근접도는 제2 채널 영역(350)에 대한 리세스(342, 344) 중 적어도 하나의 근접도보다 작다. 즉, 리세스(242, 244) 중 적어도 하나로부터 제1 채널 영역(250)까지의 거리는 리세스(342, 344) 중 적어도 하나로부터 제2 채널 영역(350)까지의 거리보다 크다.
도 6을 참조한다. 다른 에칭 프로세스가 기판 내에 리세스(242, 244, 342, 344)를 변형하도록 수행된다. 에칭 프로세스는 HBr/O2/He의 조합을 이용하는 건식 에칭 프로세스를 포함할 수도 있다. 건식 에칭 프로세스는 리세스(242, 244, 342, 344)의 측벽이 도 6에 도시되어 있는 바와 같이 테이퍼화 되도록 조절될 수도 있다. 몇몇 실시예에서, 바이어스 전압이 테이퍼화된 측벽을 갖도록 조절될 수도 있다. 리세스(242, 244, 342, 344) 중 적어도 하나의 테이퍼화된 측벽들 중 적어도 하나는 약 50° 내지 약 70°의 범위의 테이화된 각도(θ)를 갖는다. 테이퍼화된 각도(θ)는 기판의 표면과 평행한 축에 대해 측정된다. 리세스(242, 244, 342, 344) 중 적어도 하나는 약 500 옹스트롬(Å) 내지 약 600 옹스트롬(Å)의 범위의 전체 깊이를 갖는다.
몇몇 실시예에서, 주입 프로세스가 리세스(242, 244, 342, 344)의 형성 전에 선택적으로 수행될 수도 있다. 주입 프로세스는 후속의 에칭 프로세스의 에칭 속도를 향상시키거나 지연할 수 있는 도펀트를 주입한다. 예를 들어, 주입 프로세스는 후속의 에칭 프로세스의 에칭 속도를 향상시키기 위해 비소를 주입할 수도 있다. 비소 도펀트는 약 1 keV 내지 약 10 keV의 범위의 에너지를 갖고 그리고 약 1E14 cm-2 내지 약 3E15 cm-2의 도즈(dose) 범위를 갖고 기판 내에 주입된다. 더욱이, 비소 도펀트는 기판에 수직인 방향에 대해 약 0° 내지 약 25°의 범위의 타일각(tile angle)을 갖고 기판 내에 주입될 수도 있다. 대안적으로, 주입 프로세스는 후속의 에칭 프로세스의 에칭 속도를 지연시키기 위해 BF2를 주입할 수도 있다. BF2 도펀트는 약 0.5 keV 내지 약 5 keV의 범위의 에너지를 갖고 그리고 약 1E14 cm-2 내지 약 3E15 cm-2의 도즈 범위를 갖고 기판 내에 주입된다. 더욱이, BF2 도펀트는 기판에 수직인 방향에 대해 약 0°내지 약 25°의 범위의 타일각을 갖고 기판 내에 주입될 수도 있다.
다음에, 리세스(242, 244, 342, 344)는 선택적 습식 에칭 프로세스 또는 건식 에칭 프로세스에 이어서 선택적 습식 에칭 프로세스에 의해 형성된다. 선택적 습식 에칭 프로세스에서, 테트라메틸 암모늄 하이드록사이드(TMAH) 용액과 같은 도펀트 선택적 습식 에칭제가 사용될 수도 있다. TMAH 용액은 약 1% 내지 약 10%의 범위의 체적 농도를 갖고, 약 15℃ 내지 약 50℃의 범위의 온도를 갖는다. 기판의 측방향 에칭 속도를 포함하는, 에칭 속도는 주입된 도펀트의 유형 및 주입된 영역 내의 도펀트의 농도를 포함하는 인자에 의해 영향을 받는다. 예를 들어, 비소 이온이 도펀트로서 사용되면, 측방향 에칭 속도는 붕소 이온이 도펀트로서 사용되는 경우보다 크다. 도펀트의 농도는 주입 프로세스에서 사용된 도펀트의 도즈에 상관된다.
달리 말하면, 기판의 주입된 부분의 에칭 속도(측방향 에칭 속도를 포함함)는 주입 프로세스에 사용된 도펀트의 유형 및 도즈에 상관된다. 이들 인자는 또한 리세스(242, 244, 342, 344)의 프로파일에 영향을 미칠 수도 있다.
도 7을 참조한다. 제1 및 제2 스트레인 유도 소스 및 드레인 구조체(262, 264, 362, 364)가 리세스(242, 244, 342, 344)(도 6에 도시되어 있음) 내에 적어도 부분적으로 각각 형성된다. 몇몇 실시예에서, 제1 및 제2 스트레인 유도 소스 및 드레인 구조체(262, 264, 362, 364)는 예를 들어, 선택적 에피택셜 성장(selective-epitaxial-growth: SEG) 프로세스에 의해 형성된다.
도 7에 도시되어 있는 바와 같이, 제1 트랜지스터(200) 및 제2 트랜지스터(300)가 형성된다. 제1 트랜지스터(200)는 제1 게이트 구조체(210), 저농도 도핑된 소스 및 드레인 영역(222, 224), 제1 스페이서(232, 234), 제1 채널 영역(250), 및 제1 스트레인 유도 소스 및 드레인 구조체(262, 264)를 포함한다. 제2 트랜지스터(300)는 제2 게이트 구조체(310), 저농도 도핑된 소스 및 드레인 영역(322, 324), 제2 스페이서(332, 334), 제2 채널 영역(350), 및 제2 스트레인 유도 소스 및 드레인 구조체(362, 364)를 포함한다.
제1 및 제2 트랜지스터(200, 300)가 모두 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(p-채널 MOSFET)인 실시예에서, 제1 및 제2 스트레인 유도 소스 및 드레인 구조체(262, 264, 362, 364)는 제1 및 제2 채널 영역(250, 350) 내에 압축 스트레인을 유도하는 것이 가능한 재료로 제조된다. 제1 및 제2 채널 영역(250, 350)에 유도된 압축 스트레인은 제1 및 제2 채널 영역(250, 350) 내의 정공 이동도를 향상시킬 수 있다. 몇몇 실시예에서, 제1 및 제2 스트레인 유도 소스 및 드레인 구조체(262, 264, 362, 364)는, 그 격자 상수가 제1 및 제2 채널 영역(250, 350)의 격자 상수보다 커서 제1 및 제2 채널 영역(250, 350) 내에 압축 스트레인을 유도하는 재료로 제조된다. 예를 들어, 제1 및 제2 채널 영역(250, 350)이 실리콘으로 제조될 때, 제1 및 제2 스트레인 유도 소스 및 드레인 구조체(262, 264, 362, 364)는 예를 들어, SiGe로 제조된다.
제1 및 제2 트랜지스터(200, 300)가 모두 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(n-채널 MOSFET)인 실시예에서, 제1 및 제2 스트레인 유도 소스 및 드레인 구조체(262, 264, 362, 364)는 제1 및 제2 채널 영역(250, 350) 내에 인장 스트레인을 유도하는 것이 가능한 재료로 제조된다. 제1 및 제2 채널 영역(250, 350) 내에 유도된 인장 스트레인은 제1 및 제2 채널 영역(250, 350) 내의 전자 이동도를 향상시킬 수 있다. 몇몇 실시예에서, 제1 및 제2 스트레인 유도 소스 및 드레인 구조체(262, 264, 362, 364)는, 그 격자 상수가 제1 및 제2 채널 영역(250, 350)의 격자 상수보다 작아서 제1 및 제2 채널 영역(250, 350) 내에 인장 스트레인을 유도하는 재료로 제조된다. 예를 들어, 제1 및 제2 채널 영역(250, 350)이 실리콘으로 제조될 때, 제1 및 제2 스트레인 유도 소스 및 드레인 구조체(262, 264, 362, 364)는 예를 들어, SiP 또는 SiC로 제조된다.
제1 게이트 구조체(210)에 대한 제1 스트레인 유도 소스 및 드레인 구조체(262, 264) 중 적어도 하나의 근접도는 제2 게이트 구조체(310)에 대한 제2 스트레인 유도 소스 및 드레인 구조체(362, 364) 중 적어도 하나의 근접도와는 상이하다. 몇몇 실시예에서, 제1 게이트 구조체(210)에 대한 제1 스트레인 유도 소스 및 드레인 구조체(262, 264) 중 적어도 하나의 근접도는 제2 게이트 구조체(310)에 대한 제2 스트레인 유도 소스 및 드레인 구조체(362, 364) 중 적어도 하나의 근접도보다 작다. 즉, 제1 스트레인 유도 소스 및 드레인 구조체(262, 264) 중 적어도 하나로부터 제1 게이트 구조체(210)까지의 거리는 제2 스트레인 유도 소스 및 드레인 구조체(362, 364) 중 적어도 하나로부터 제2 게이트 구조체(310)까지의 거리보다 크다. 더욱이, 제1 스트레인 유도 소스 및 드레인 구조체(262, 264) 사이의 거리는 제2 스트레인 유도 소스 및 드레인 구조체(362, 364) 사이의 거리와는 상이하다. 몇몇 실시예에서, 제1 스트레인 유도 소스 및 드레인 구조체(262, 264) 사이의 거리는 제2 스트레인 유도 소스 및 드레인 구조체(362, 364) 사이의 거리보다 크다.
제1 채널 영역(250)에 대한 제1 스트레인 유도 소스 및 드레인 구조체(262, 264) 중 적어도 하나의 근접도는 제2 채널 영역(350)에 대한 제2 스트레인 유도 소스 및 드레인 구조체(362, 364) 중 적어도 하나의 근접도와는 상이하다. 몇몇 실시예에서, 제1 채널 영역(250)에 대한 제1 스트레인 유도 소스 및 드레인 구조체(262, 264) 중 적어도 하나의 근접도는 제2 채널 영역(350)에 대한 제2 스트레인 유도 소스 및 드레인 구조체(362, 364) 중 적어도 하나의 근접도보다 작다. 즉, 제1 스트레인 유도 소스 및 드레인 구조체(262, 264) 중 적어도 하나로부터 제1 채널 영역(250)까지의 거리는 제2 스트레인 유도 소스 및 드레인 구조체(362, 364) 중 적어도 하나로부터 제2 채널 영역(350)까지의 거리보다 크다.
이들 근접도 및 거리는 제1 및 제2 트랜지스터(200, 300)의 특징 및 특성과 상관된다. 제1 및 제2 트랜지스터(200, 300)는 동일한 유형일 수도 있다. 즉, 제1 및 제2 트랜지스터(200, 300)는 모두 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(p-채널 MOSFET)이다. 대안적으로, 제1 및 제2 트랜지스터(200, 300)는 모두 n-채널 MOSFET이다. 그러나, 제1 및 제2 트랜지스터(200, 300)는 상이한 최적화 요구를 가질 수도 있다.
예를 들어, 제2 트랜지스터(300)에 대해, 제2 채널 영역(350)에 대한 제2 스트레인 유도 소스 및 드레인 구조체(362, 364)의 근접도는 비교적 큰 트랜스컨덕턴스(transconductance) 및 따라서 큰 이동도를 갖도록 감소된다. 그러나, 입출력 또는 저전력 논리 트랜지스터에 대해, 게이트 구조체에 대한 스트레인 유도 소스 및 드레인 구조체의 근접도를 감소시키는 것은 큰 접합부 누설 및 신뢰성 문제점을 유도할 수도 있다. 따라서, 제1 트랜지스터(200)에 대해, 제1 채널 영역(250)에 대한 제1 스트레인 유도 소스 및 드레인 구조체(262, 264)의 근접도는 접합부 누설 및 신뢰성 문제점을 개선하도록 확대된다.
본 명세서에 개시된 실시예는 최적화 융통성을 제공한다. 예를 들어, 제1 스페이서(232, 234)의 제1 스페이서 폭 및 제2 스페이서(332, 334)의 제2 스페이서 폭(SSW)은, 리세스(242, 244, 342, 344)(도 6에 도시되어 있음)가 제1 및 제2 게이트 구조체(210, 310)에 더 근접하거나 더 멀리 이격하여 형성될 수도 있도록 개별적으로 조정될 수도 있다. 리세스(242, 244, 342, 344)(도 6에 도시되어 있음)와 이들의 각각의 제1 및 제2 게이트 구조체(210, 310) 사이의 거리는 이들의 각각의 제1 및 제2 채널 영역(250, 350)에 대한 제1 및 제2 스트레인 유도 소스 및 드레인 구조체(262, 264, 362, 364)의 근접도에 영향을 미친다(또는 상관됨). 게다가, 주입 프로세스는 기판의 주입된 부분의 측방향 에칭 속도를 조절하도록 조정될 수 있다. 이와 같이, 리세스(242, 244, 342, 344)(도 6에 도시되어 있음)의 프로파일 및 측방향 연장부는 마찬가지로 개별적으로 제어될 수도 있다. 이는 제1 및 제2 스트레인 유도 소스 및 드레인 구조체(262, 264, 362, 364)의 위치 및 형상이 마찬가지로 개별적으로 제어될 수도 있는 것을 의미한다.
전술된 스페이서 두께를 조정하는 방법 및 도펀트 선택적 에칭의 방법은 이들의 제1 및 제2 채널 영역(250, 350)에 대한 제1 및 제2 스트레인 유도 소스 및 드레인 구조체(262, 264, 362, 364)의 근접도를 개별적으로 조정하도록 개별적으로 또는 조합하여 사용될 수도 있다. 따라서, 제1 및 제2 트랜지스터(200, 300)는 이들의 자신의 기능에 기초하여 최적화될 수도 있다. 예로서, 제2 트랜지스터(300)는 고성능 트랜지스터일 수도 있다. 따라서, 제2 채널 영역(350)에 대한 제2 스트레인 유도 소스 및 드레인 구조체(362, 364)의 근접도는 제1 채널 영역(250)에 대한 제1 스트레인 유도 소스 및 드레인 구조체(262, 264)의 근접도보다 크다. 달리 말하면, 제2 트랜지스터(300)는 고성능을 위해 최적화된다. 상기에 개략 설명된 방식으로, 본 명세서에 개시된 실시예는 단일의 반도체 디바이스 상에 있는 상이한 트랜지스터를 위한 융통성 있는 최적화를 허용한다.
상기에 개시된 실시예에서, 부가의 프로세스는 반도체 디바이스의 제조를 완료하도록 수행될 수도 있는 것이 이해된다. 예를 들어, 이들 부가의 프로세스는 교체형 폴리실리콘 게이트(replacement polysilicon gate: RPG) 프로세스, 자기 정렬된 실리사이드(살리사이드)의 형성, 접점의 형성, 상호접속 구조체(예를 들어, 반도체 디바이스에 전기적 상호접속을 제공하는 라인 및 비아, 금속층, 및 층간 유전층)의 형성, 패시베이션층(passivation layer)의 형성, 및 반도체 디바이스의 패키징을 포함할 수도 있다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하고 있다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조체를 설계하거나 변형하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않고, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서에 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 내에 적어도 부분적으로 배치된 제1 스트레인 유도 소스 및 드레인 구조체들;
    상기 기판 상에 그리고 상기 제1 스트레인 유도 소스 및 드레인 구조체들 사이에 배치된 제1 게이트 구조체;
    상기 기판 내의 제1 저농도 도핑된 소스 및 드레인 영역;
    상기 제1 저농도 도핑된 소스 및 드레인 영역 상에 그리고 상기 제1 게이트 구조체의 적어도 하나의 측벽 상에 배치된 적어도 하나의 제1 스페이서로서, 상기 제1 스페이서의 바닥면 전체는 상기 제1 저농도 도핑된 소스 및 드레인 영역과 접촉하는 것인, 상기 적어도 하나의 제1 스페이서;
    상기 기판 내에 그리고 상기 제1 게이트 구조체 아래에 배치된 제1 채널 영역으로서, 상기 제1 스트레인 유도 소스 및 드레인 구조체들 중 적어도 하나는 상기 제1 채널 영역에 대한 제1 근접도를 가지는 것인, 상기 제1 채널 영역;
    상기 기판 내에 적어도 부분적으로 배치된 제2 스트레인 유도 소스 및 드레인 구조체들;
    상기 기판 상에 그리고 상기 제2 스트레인 유도 소스 및 드레인 구조체들 사이에 배치된 제2 게이트 구조체;
    상기 기판 내의 제2 저농도 도핑된 소스 및 드레인 영역;
    상기 제2 저농도 도핑된 소스 및 드레인 영역 상에 그리고 상기 제2 게이트 구조체의 적어도 하나의 측벽 상에 배치된 적어도 하나의 제2 스페이서로서, 상기 제1 스페이서와 상기 제2 스페이서는 상이한 두께를 갖고, 상기 제2 스페이서의 바닥면 전체는 상기 제2 저농도 도핑된 소스 및 드레인 영역과 접촉하는 것인, 상기 적어도 하나의 제2 스페이서; 및
    상기 기판 내에 그리고 상기 제2 게이트 구조체 아래에 배치된 제2 채널 영역으로서, 상기 제2 스트레인 유도 소스 및 드레인 구조체들 중 적어도 하나는 상기 제2 채널 영역에 대한 제2 근접도를 갖고, 상기 제2 근접도는 상기 제1 근접도와는 상이한 것인, 상기 제2 채널 영역을 포함하는 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 스트레인 유도 소스 및 드레인 구조체들은 제1 거리만큼 서로로부터 분리되고, 상기 제2 스트레인 유도 소스 및 드레인 구조체들은 제2 거리만큼 서로로부터 분리되고, 상기 제2 거리는 상기 제1 거리와는 상이한 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 스트레인 유도 소스 및 드레인 구조체들, 상기 제1 게이트 구조체, 및 상기 제1 채널 영역은 제1 트랜지스터의 부분들이고, 상기 제2 스트레인 유도 소스 및 드레인 구조체들, 상기 제2 게이트 구조체, 및 상기 제2 채널 영역은 제2 트랜지스터의 부분들이고, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 동일한 도전성 유형인 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 스트레인 유도 소스 및 드레인 구조체들은, 상기 제1 채널 영역에 압축 스트레인을 유도할 수 있는 재료로 제조되는 것인 반도체 디바이스.
  6. 제1항에 있어서, 상기 제1 스트레인 유도 소스 및 드레인 구조체들은, 상기 제1 채널 영역 내에 인장 스트레인을 유도할 수 있는 재료로 제조되는 것인 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    기판;
    상기 기판 내에 적어도 부분적으로 배치된 제1 스트레인 유도 소스 및 드레인 구조체들;
    상기 기판 내에 그리고 상기 제1 스트레인 유도 소스 및 드레인 구조체들 사이에 배치된 제1 채널 영역;
    상기 제1 채널 영역 위에 배치된 제1 게이트 구조체로서, 상기 제1 게이트 구조체와, 상기 제1 스트레인 유도 소스 및 드레인 구조체들 중 적어도 하나는 제1 거리만큼 서로로부터 분리되어 있는 것인, 상기 제1 게이트 구조체;
    상기 기판 내의 제1 저농도 도핑된 소스 및 드레인 영역;
    상기 제1 저농도 도핑된 소스 및 드레인 영역 상에 그리고 상기 제1 게이트 구조체의 적어도 하나의 측벽 상에 배치되는 적어도 하나의 제1 스페이서로서, 상기 제1 스페이서의 바닥면 전체는 상기 제1 저농도 도핑된 소스 및 드레인 영역과 접촉하는 것인, 상기 적어도 하나의 제1 스페이서;
    상기 기판 내에 적어도 부분적으로 배치된 제2 스트레인 유도 소스 및 드레인 구조체들;
    상기 기판 내에 그리고 상기 제2 스트레인 유도 소스 및 드레인 구조체들 사이에 배치된 제2 채널 영역;
    상기 제2 채널 영역 위에 배치된 제2 게이트 구조체로서, 상기 제2 게이트 구조체와, 상기 제2 스트레인 유도 소스 및 드레인 구조체들 중 적어도 하나는 제2 거리만큼 서로로부터 분리되고, 상기 제1 거리는 상기 제2 거리보다 큰 것인, 상기 제2 게이트 구조체;
    상기 기판 내의 제2 저농도 도핑된 소스 및 드레인 영역; 및
    상기 제2 저농도 도핑된 소스 및 드레인 영역 상에 그리고 상기 제2 게이트 구조체의 적어도 하나의 측벽 상에 배치된 적어도 하나의 제2 스페이서를 포함하고, 상기 제1 스페이서와 상기 제2 스페이서는 상이한 두께를 갖고, 상기 제2 스페이서의 바닥면 전체는 상기 제2 저농도 도핑된 소스 및 드레인 영역과 접촉하는 것인, 반도체 디바이스.
  8. 삭제
  9. 반도체 디바이스의 제조 방법에 있어서,
    기판 상에 제1 및 제2 게이트 구조체들을 형성하는 단계;
    상기 기판 내에 제1 및 제2 저농도 도핑된 소스 및 드레인 영역을 형성하는 단계;
    상기 제1 저농도 도핑된 소스 및 드레인 영역 상에 그리고 상기 제1 게이트 구조체의 적어도 하나의 측벽 상에 적어도 하나의 제1 스페이서 - 상기 제1 스페이서의 바닥면 전체는 상기 제1 저농도 도핑된 소스 및 드레인 영역과 접촉함 - 를 형성하는 단계;
    상기 제2 저농도 도핑된 소스 및 드레인 영역 상에 그리고 상기 제2 게이트 구조체의 적어도 하나의 측벽 상에 적어도 하나의 제2 스페이서 - 상기 제2 스페이서와 상기 제1 스페이서는 상이한 두께를 갖고, 상기 제2 스페이서의 바닥면 전체는 상기 제2 저농도 도핑된 소스 및 드레인 영역과 접촉함 - 를 형성하는 단계; 및
    상기 기판 내에 적어도 부분적으로 제1 및 제2 스트레인 유도 소스 및 드레인 구조체들을 형성하는 단계를 포함하고,
    상기 제1 및 제2 스트레인 유도 소스 및 드레인 구조체들을 형성하는 단계는, 상기 제1 게이트 구조체가 상기 제1 스트레인 유도 소스 및 드레인 구조체들 사이에 형성되고, 상기 제1 게이트 구조체가 제1 거리만큼 상기 제1 스트레인 유도 소스 및 드레인 구조체들 중 적어도 하나로부터 분리되고, 상기 제2 게이트 구조체가 상기 제2 스트레인 유도 소스 및 드레인 구조체들 사이에 형성되고, 상기 제2 게이트 구조체가 제2 거리만큼 상기 제2 스트레인 유도 소스 및 드레인 구조체들 중 적어도 하나로부터 분리되고, 상기 제1 거리 및 상기 제2 거리가 서로 상이하게 되는 방식으로 수행되는 것인 반도체 디바이스의 제조 방법.
  10. 삭제
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427773B (zh) 2017-08-30 2022-02-11 蓝枪半导体有限责任公司 半导体结构及其制造方法
US11508738B2 (en) * 2020-02-27 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM speed and margin optimization via spacer tuning

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4320405B2 (ja) * 2007-03-27 2009-08-26 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US20140374840A1 (en) * 2013-06-24 2014-12-25 Hye-Lan Lee Semiconductor devices using mos transistors with nonuniform gate electrode structures and methods of fabricating the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH087571A (ja) * 1994-04-20 1996-01-12 Hitachi Ltd ゲート回路，半導体集積回路，半導体記憶回路及びそれらを用いた半導体集積回路装置、それらを用いた情報処理装置
JP3919921B2 (ja) * 1997-09-26 2007-05-30 三菱電機株式会社 半導体装置
JP2000068389A (ja) * 1998-08-25 2000-03-03 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6103559A (en) * 1999-03-30 2000-08-15 Amd, Inc. (Advanced Micro Devices) Method of making disposable channel masking for both source/drain and LDD implant and subsequent gate fabrication
JP2003197765A (ja) * 2001-12-28 2003-07-11 Texas Instr Japan Ltd 半導体装置およびその製造方法
US7232756B2 (en) * 2003-04-16 2007-06-19 Samsung Electronics Co., Ltd. Nickel salicide process with reduced dopant deactivation
US6872626B1 (en) * 2003-11-21 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a source/drain and a transistor employing the same
US7250351B2 (en) * 2005-04-14 2007-07-31 International Business Machines Corporation Enhanced silicon-on-insulator (SOI) transistors and methods of making enhanced SOI transistors
KR100808797B1 (ko) * 2006-08-29 2008-03-03 동부일렉트로닉스 주식회사 반도체 소자의 이온 주입 방법
US7851313B1 (en) * 2007-11-09 2010-12-14 Xilinx, Inc. Semiconductor device and process for improved etch control of strained silicon alloy trenches
US7736982B2 (en) * 2008-10-14 2010-06-15 United Microelectronics Corp. Method for forming a semiconductor device
US7736968B2 (en) * 2008-10-27 2010-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing poly-depletion through co-implanting carbon and nitrogen
JP5578952B2 (ja) * 2009-08-19 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8455859B2 (en) * 2009-10-01 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device
US8405160B2 (en) * 2010-05-26 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-strained source/drain structures
US8685847B2 (en) * 2010-10-27 2014-04-01 International Business Machines Corporation Semiconductor device having localized extremely thin silicon on insulator channel region
JP2014505996A (ja) * 2010-11-30 2014-03-06 アプライド マテリアルズ インコーポレイテッド Ｕｖチャンバ内におけるウエハ処理プロファイルを調節する方法および装置
US8609518B2 (en) * 2011-07-22 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Re-growing source/drain regions from un-relaxed silicon layer
US8835267B2 (en) * 2011-09-29 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method thereof
US20130230948A1 (en) * 2012-03-02 2013-09-05 Globalfoundries Inc. Multiple step implant process for forming source/drain regions on semiconductor devices
KR101912582B1 (ko) * 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9627480B2 (en) * 2014-06-26 2017-04-18 Globalfoundries Inc. Junction butting structure using nonuniform trench shape

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4320405B2 (ja) * 2007-03-27 2009-08-26 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US20140374840A1 (en) * 2013-06-24 2014-12-25 Hye-Lan Lee Semiconductor devices using mos transistors with nonuniform gate electrode structures and methods of fabricating the same

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