DE102015112616A1 - Halbleitervorrichtung und Verfahren zum Herstellen von dieser - Google Patents

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Chia-Hsin Chen
Chih-Lin Wang
Kang-Min Kuo
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  • Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract

Eine Halbleitervorrichtung umfasst ein Substrat, erste Verspannung-induzierende Source- und Drainstrukturen, eine erste Gatestruktur, ein erstes Kanalgebiet, zweite Verspannung-induzierende Source- und Drainstrukturen, eine zweite Gatestruktur und ein zweites Kanalgebiet. Mindestens eine der ersten Verspannung-induzierenden Source- und Drainstrukturen weist eine erste Nähe zu dem ersten Kanalgebiet auf. Mindestens eine der zweiten Verspannung-induzierenden Source- und Drainstrukturen weist eine zweite Nähe zu dem zweiten Kanalgebiet auf. Die zweite Nähe ist von der ersten Nähe verschieden.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Serien-Nr. 62/098,206, die am 30. Dezember 2014 eingereicht wurde und die hier durch Bezugnahme aufgenommen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie für integrierte Halbleiterschaltungen (IC) hat ein sehr schnelles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation aufweist. Um die Leistung von integrierten Schaltungen (ICs) zu verbessern, wurde verspanntes oder gestrecktes (strained) Silizium eingesetzt, um die Ladungsträgerbeweglichkeit zu erhöhen und die Vorrichtungsleistung zu verbessern. Verspanntes Silizium ist eine Schicht aus Silizium, in der die Siliziumatome über ihren normalen Atomabstand hinausgestreckt sind. Indem diese Siliziumatome weiter voneinander weg bewegt werden, werden die Atomkräfte reduziert, die die Bewegung von Elektronen in den Transistoren stören, und daher kann eine bessere Beweglichkeit erreicht werden, was zu einer besseren Chipleistung und einem niedrigeren Energieverbrauch führt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
  • 1 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 2 bis 7 sind Querschnittsansichten einer Halbleitervorrichtung bei verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen des Verfahrens von 1.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z. B. „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • 1 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Das Verfahren beginnt mit Block 110, in dem eine erste und eine zweite Gatestruktur auf einem Substrat ausgebildet werden. Das Verfahren fährt mit Block 120 fort, in dem schwach dotierte Source- und Draingebiete in dem Substrat ausgebildet werden. Das Verfahren fährt mit Block 130 fort, in dem erste und zweite Spacer jeweils auf gegenüberliegenden Seitenwänden der ersten und der zweiten Gatestruktur ausgebildet werden. Das Verfahren fährt mit Block 140 fort, in dem Aussparungen in dem Substrat geätzt werden. Das Verfahren fährt mit Block 150 fort, in dem die Aussparungen in dem Substrat modifiziert werden. Das Verfahren fährt mit Block 160 fort, in dem erste und zweite Verspannung-induzierende Source- und Drainstrukturen in den jeweiligen Aussparungen ausgebildet werden.
  • 2 bis 7 sind Querschnittsansichten einer Halbleitervorrichtung bei verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen des Verfahrens von 1. Es versteht sich, dass 2 bis 7 zum besseren Verständnis der Ausführungsformen der vorliegenden Offenbarung vereinfacht wurden. Demzufolge können zusätzliche Prozesse vor, während und nach dem Verfahren von 1 vorgesehen werden, und einige andere Prozesse können hier kurz beschrieben sein.
  • Nun wird Bezug auf 2 genommen. Eine erste Gatestruktur 210 und eine zweite Gatestruktur 310 werden auf einem Substrat ausgebildet. Das Substrat wird aus einem Halbleitermaterial, wie z. B. Silizium, gefertigt. In einigen Ausführungsformen kann das Substrat eine epitaktische Schicht umfassen. Zum Beispiel kann das Substrat eine epitaktische Schicht, die über einem Bulk-Halbleiter liegt, umfassen. Außerdem kann das Substrat eine SOI-Struktur (Silizium auf einem Isolator), wie z. B. eine vergrabene dielektrische Schicht, umfassen. Alternativ kann das Substrat eine vergrabene dielektrische Schicht, wie z. B. eine vergrabene Oxidschicht (burried Oxide, BOX), umfassen. Das Substrat kann mithilfe eines Verfahrens ausgebildet werden, das als eine SIMOX-Technologie (Trennung durch Sauerstoffimplantation), ein Waferbonden oder selektives epitaktisches Aufwachsen (selective epitaxial growth, SEG) bezeichnet wird.
  • Das Substrat weist ein erstes aktives Gebiet 220 und ein zweites aktives Gebiet 320 auf. Das erste und das zweite aktive Gebiet 220 und 320 werden für Komponenten von nachfolgend ausgebildeten aktiven Bauelementen, wie z. B. n-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistoren (n-Kanal-MOSFETs), p-Kanal-MOSFETs oder Kombinationen davon, verwendet. Daher werden die erste Gatestruktur 210 und die zweite Gatestruktur 310 jeweils auf dem ersten aktiven Gebiet 220 und dem zweiten aktiven Gebiet 320 ausgebildet. Das Ausbilden des ersten und des zweiten aktiven Gebiets 220 und 320 kann eine Implantation von Dotierstoffen in das Substrat umfassen. Wenn n-Kanal-MOSFETs auf dem ersten und dem zweiten aktiven Gebiet 220 und 320 ausgebildet werden sollen, werden p-Wannen in dem ersten und dem zweiten aktiven Gebiet 220 und 320 ausgebildet. Wenn p-Kanal-MOSFETs auf dem ersten und dem zweiten aktiven Gebiet 220 und 320 ausgebildet werden sollen, werden n-Wannen in dem ersten und dem zweiten aktiven Gebiet 220 und 320 ausgebildet.
  • Wenn das Substrat aus einem Gruppe-IV-Halbleitermaterial, wie z. B. Silizium, gefertigt ist, können die Dotierstoffe Akzeptoren aus Gruppe-III-Elementen oder Donatoren aus Gruppe-IV-Elementen sein. Zum Beispiel können Bor (B), Aluminium (Al), Indium (In), Gallium (Ga) oder Kombinationen davon, die drei Valenzelektronen aufweisen, als die Dotierstoffe zum Ausbilden einer p-Wanne in dem Substrat verwendet werden, wenn das Substrat aus einem Gruppe-IV-Halbleitermaterial mit vier Valenzelektronen gefertigt ist. Andererseits können Phosphor (P), Arsen (As), Antimon (Sb), Bismut (Bi) oder Kombinationen davon, die fünf Valenzelektronen aufweisen, als die Dotierstoffe zum Ausbilden einer n-Wanne in dem Substrat verwendet werden, wenn das Substrat aus einem Gruppe-IV-Halbleitermaterial mit vier Valenzelektronen gefertigt ist.
  • Mindestens eine STI-Struktur (flache Grabenisolation) 400 wird in dem Substrat ausgebildet, um das erste und das zweite aktive Gebiet 220 und 320 elektrisch voneinander zu isolieren. Das Ausbilden der STI-Struktur 400 kann ein Ätzen eines Grabens in dem Substrat und Füllen des Grabens mit mindestens einem Isolatormaterial, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder Kombinationen davon, umfassen. In einigen Ausführungsformen kann die STI-Struktur 400 unter Verwendung einer Prozesssequenz erzeugt werden, die z. B. folgende Schritte aufweist: Aufwachsen eines Pad-Oxids, Ausbilden einer Nitridschicht mithilfe einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD), Strukturieren einer STI-Öffnung unter Verwendung von Fotolack und Maskierung, Ätzen eines Grabens in dem Substrat, fakultatives Aufwachsen eines Grabenliners aus thermischem Oxid, um die Grabengrenzfläche zu verbessern, Füllen des Grabens mit einem CVD-Oxid, Verwenden eines chemisch-mechanischen Planarisierens (CMP) zum Rückätzen, und Verwenden eines Nitridstrippens, um die STI-Struktur 400 bestehen zu lassen.
  • Die erste Gatestruktur 210 umfasst eine Gatedielektrikumsschicht 212 und eine Gateelektrodenschicht 214. Die zweite Gatestruktur 310 umfasst eine Gatedielektrikumsschicht 312 und eine Gateelektrodenschicht 314. In einigen Ausführungsformen werden die Gatedielektrikumsschichten 212 und 312 aus einem Oxidmaterial, wie z. B. Siliziumoxid, gefertigt. Die Gatedielektrikumsschichten 212 und 312 werden zum Beispiel mithilfe einer thermischen Oxidation, einer chemischen Gasphasenabscheidung (CVD), einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD), einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) oder Kombinationen davon ausgebildet.
  • In einigen Ausführungsformen werden die Gatedielektrikumsschichten 212 und 312 aus einem High-k-Dielektrikumsmaterial gefertigt. Das High-k-Dielektrikumsmaterial ist ein Material, das eine Dielektrizitätskonstante aufweist, die größer ist als eine Dielektrizitätskonstante von Siliziumdioxid (SiO2), die ungefähr 4 beträgt. Zum Beispiel kann das High-k-Dielektrikumsmaterial Hafniumdioxid (HfO2) umfassen, das eine Dielektrizitätskonstante aufweist, die in einem Bereich von ungefähr 18 bis ungefähr 40 liegt. Alternativ kann das High-k-Material eines von ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, SrTiO oder Kombinationen davon umfassen.
  • Die Gateelektrodenschichten 214 und 314 werden zum Beispiel aus polykristallinem Silizium gefertigt. Die Gateelektrodenschichten 214 und 314 werden zum Beispiel mithilfe einer chemischen Gasphasenabscheidung (CVD), einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD), einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) oder Kombinationen davon ausgebildet. Zum Beispiel kann Silan (SiH4) als ein chemisches Gas in einem CVD-Prozess zum Ausbilden der Gateelektrodenschichten 214 und 314 verwendet werden. Die Gateelektrodenschichten 214 und 314 können eine Dicke aufweisen, die in einem Bereich von ungefähr 400 Ångström (Å) bis ungefähr 800 Ångström (Å) liegt.
  • In einigen Ausführungsformen kann die erste Gatestruktur 210 ferner eine Hartmaskenschicht 216 umfassen, die auf der Gateelektrodenschicht 214 ausgebildet wird, und die zweite Gatestruktur 310 kann ferner eine Hartmaskenschicht 316 umfasst, die auf der Gateelektrodenschicht 314 ausgebildet wird. Die Hartmaskenschichten 216 und 316 werden aus einem dielektrischen Material, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder Kombinationen davon, gefertigt. Die Hartmaskenschichten 216 und 316 werden zum Beispiel mithilfe einer chemischen Gasphasenabscheidung (CVD), einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD), einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) oder Kombinationen davon ausgebildet. Die Hartmaskenschichten 216 und 316 können eine Dicke aufweisen, die in einem Bereich von ungefähr 100 Ångström (Å) bis ungefähr 400 Ångström (Å) liegt.
  • Nun wird Bezug auf 3 genommen. Ein Implantationsprozess wird durchgeführt, um schwach dotierte Source- und Draingebiete 222, 224, 322 und 324 in dem Substrat auszubilden. Die schwach dotierten Source- und Draingebiete 222 und 224 werden auf gegenüberliegenden Seiten der ersten Gatestruktur 210 angeordnet, und die schwach dotierten Source- und Draingebiete 322 und 324 werden auf gegenüberliegenden Seiten der zweiten Gatestruktur 310 ausgebildet. Wenn n-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistoren (n-Kanal-MOSFETs) auf dem ersten und dem zweiten aktiven Gebiet 220 und 320 ausgebildet werden sollen, werden n-Typ-Dotierstoffe, wie z. B. Phosphor (P), Arsen (As), Antimon (Sb), Bismut (Bi) oder Kombinationen davon verwendet, um die schwach dotierten Source- und Draingebiete 222, 224, 322 und 324 auszubilden. Wenn p-Kanal-MOSFETs auf dem ersten und dem zweiten aktiven Gebiet 220 und 320 ausgebildet werden sollen, werden p-Typ-Dotierstoffe, wie z. B. Bor (B), Aluminium (Al) Indium (In) Gallium (Ga) oder Kombinationen davon verwendet, um die schwach dotierten Source- und Draingebiete 222, 224, 322 und 324 auszubilden.
  • Nun wird Bezug auf 4 genommen. Erste Spacer 232 und 234 werden auf gegenüberliegenden Seitenwänden der ersten Gatestruktur 210 ausgebildet und zweite Spacer 332 und 334 werden auf gegenüberliegenden Seitenwänden der zweiten Gatestruktur 310 ausgebildet. Die ersten und die zweiten Spacer 232, 234, 332 und 334 werden aus einem dielektrischen Material, wie z. B. Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid oder Kombinationen davon, gefertigt. In einigen Ausführungsformen weist mindestens einer der ersten und der zweiten Spacer 232, 234, 332 und 334 eine Oxid-Nitrid-Oxid-Struktur (ONO-Struktur), das heißt eine zwischen zwei Siliziumoxidschichten angeordnete Siliziumnitridschicht, auf.
  • Mindestens einer der ersten Spacer 232 und 234 weist eine erste Spacerbreite (oder Spacerdicke) FSW auf, und mindestens einer der zweiten Spacer 332 und 334 weist eine zweite Spacerbreite (oder Spacerdicke) SSW auf. Die erste Spacerbreite FSW ist von der zweiten Spacerbreite SSW verschieden, damit eine unterschiedliche Anfangsabstandsregulierung besteht. Die ersten und die zweiten Spacer 232, 234, 332 und 334 werden zum Beispiel mithilfe eines oder mehrerer Abscheidungsprozesse, fotolithografischer Prozesse und Ätzprozesse (zum Beispiel anisotroper Ätzprozesse) ausgebildet. Die erste Spacerbreite FSW und die zweite Spacerbreite SSW können zum Beispiel mithilfe einer Einstellung der Ätzzeit reguliert werden.
  • Nun wird Bezug auf 5 genommen. Ein Ätzprozess wird durchgeführt, um die Aussparungen 242, 244, 342 und 344 in dem Substrat zu ätzen. In einigen Ausführungsformen kann der Ätzprozess einen Trockenätzprozess umfassen, der eine Kombination von HBr/Cl2/O2/He einsetzt. Der Trockenätzprozess entfernt Abschnitte des Substrats, die ungeschützt oder freigelegt sind. Die ersten und die zweiten Spacer 232, 234, 332 und 334 und die Hartmaskenschichten 216 und 316 schützen die erste und die zweite Gatestruktur 210 und 310 während des Trockenätzprozesses.
  • Die Aussparungen 242, 244, 342 und 344 weisen im Wesentlichen vertikale Seitenwände auf, die wegen des richtungsabhängigen/anisotropen Ätzens auf die ersten und die zweiten Spacer 232, 234, 332 und 334 ausgerichtet sind. In einigen Ausführungsformen weist mindestens eine der Aussparungen 242, 244, 342 und 344 eine Tiefe auf, die in einem Bereich von ungefähr 100 Ångström (Å) bis ungefähr 250 Ångström (Å) liegt. Folglich sind Nähen der Aussparungen 242 und 244 zu der ersten Gatestruktur 210 jeweils durch die ersten Spacerbreiten FSW der ersten Spacer 232 und 234 begrenzt, und Nähen der Aussparungen 342 und 344 zu der zweiten Gatestruktur 310 sind jeweils durch die zweiten Spacerbreiten SSW der zweiten Spacer 332 und 334 begrenzt. Da die erste Spacerbreite FSW von der zweiten Spacerbreite SSW verschieden ist, ist die Nähe von mindestens einer der Aussparungen 242 und 244 zu der ersten Gatestruktur 210 von der Nähe von mindestens einer der Aussparungen 342 und 344 zu der zweiten Gatestruktur 210 verschieden. In einigen Ausführungsformen ist die Nähe von mindestens einer der Aussparungen 242 und 244 zu der ersten Gatestruktur 210 geringer als die Nähe von mindestens einer der Aussparungen 342 und 344 zu der zweiten Gatestruktur 210. Das heißt, ein Abstand von mindestens einer der Aussparungen 242 und 244 von der ersten Gatestruktur 210 ist größer als ein Abstand von mindestens einer der Aussparungen 342 und 344 von der zweiten Gatestruktur 210. Außerdem ist ein Abstand zwischen den Aussparungen 242 und 244 von einem Abstand zwischen den Aussparungen 342 und 344 verschieden. In einigen Ausführungsformen ist der Abstand zwischen den Aussparungen 242 und 244 größer als der Abstand zwischen den Aussparungen 342 und 344.
  • Ein erstes Kanalgebiet 250 und ein zweites Kanalgebiet 350 werden in dem Substrat angeordnet. Das erste Kanalgebiet 250 wird unter der ersten Gatestruktur 210 und zwischen den Aussparungen 242 und 244 angeordnet. Das zweite Kanalgebiet 350 wird unter der zweiten Gatestruktur 310 und zwischen den Aussparungen 342 und 344 angeordnet. Eine Nähe von mindestens einer der Aussparungen 242 und 244 zu dem ersten Kanalgebiet 250 ist von einer Nähe von mindestens einer der Aussparungen 342 und 344 zu dem zweiten Kanalgebiet 350 verschieden. In einigen Ausführungsformen ist die Nähe von mindestens einer der Aussparungen 242 und 244 zu dem ersten Kanalgebiet 250 geringer als die Nähe von mindestens einer der Aussparungen 342 und 344 zu dem zweiten Kanalgebiet 350. Das heißt, ein Abstand von mindestens einer der Aussparungen 242 und 244 zu dem ersten Kanalgebiet 250 ist größer als ein Abstand von mindestens einer der Aussparungen 342 und 344 zu dem zweiten Kanalgebiet 350.
  • Nun wird Bezug auf 6 genommen. Ein weiterer Ätzprozess wird durchgeführt, um die Aussparungen 242, 244, 342 und 344 in dem Substrat zu modifizieren. Der Ätzprozess kann einen Trockenätzprozess umfassen, der eine Kombination von HBr/O2/He einsetzt. Der Trockenätzprozess kann derart eingestellt werden, dass die Seitenwände der Aussparungen 242, 244, 342 und 344 konisch sind, wie in 6 dargestellt. In einigen Ausführungsformen kann eine Biasspannung derart eingestellt werden, dass die konischen Seitenwände entstehen. Mindestens eine der konischen Seitenwände von mindestens einer der Aussparungen 242, 244, 342 und 344 weist einen Kegelwinkel θ auf, der in einem Bereich von ungefähr 50° bis ungefähr 70° liegt. Der Kegelwinkel θ wird in Bezug auf eine Achse gemessen, die zur Oberfläche des Substrats parallel ist. Mindestens eine der Aussparungen 242, 244, 342 und 344 weist eine Gesamttiefe auf, die in einem Bereich von ungefähr 500 Ångström (Å) bis ungefähr 600 Ångström (Å) liegt.
  • In einigen Ausführungsformen kann ein Implantationsprozess vor dem Ausbilden der Aussparungen 242, 244, 342 und 344 fakultativ durchgeführt werden. Der Implantationsprozess implantiert Dotierstoffe, die die Ätzrate nachfolgender Ätzprozesse erhöhen oder verlangsamen können. Zum Beispiel kann der Implantationsprozess Arsen implantieren, um die Ätzrate der nachfolgenden Ätzprozesse zu erhöhen. Die Arsendotierstoffe werden in das Substrat implantiert, wobei ein Energiebereich von ungefähr 1 keV bis ungefähr 10 keV beträgt und ein Dosisbereich von 1E14 cm–2 bis ungefähr 3E15 cm–2 beträgt. Außerdem können die Arsendotierstoffe in das Substrat implantiert werden, wobei ein Neigungswinkel in einem Bereich von ungefähr 0° bis ungefähr 25° in Bezug auf eine zum Substrat normale Richtung beträgt. Alternativ kann der Implantationsprozess BF2 implantieren, um die Ätzrate der nachfolgenden Ätzprozesse zu verlangsamen. Die BF2-Dotierstoffe werden in das Substrat implantiert, wobei ein Energiebereich von ungefähr 0,5 keV bis ungefähr 5 keV beträgt und ein Dosisbereich von 1E14 cm–2 bis ungefähr 3E15 cm–2 beträgt. Außerdem können die BF2-Dotierstoffe in das Substrat implantiert werden, wobei ein Neigungswinkel in einem Bereich von ungefähr 0° bis ungefähr 25° in Bezug auf eine zum Substrat normale Richtung beträgt.
  • Dann werden die Aussparungen 242, 244, 342 und 344 mithilfe eines selektiven Nassätzprozesses oder eines Trockenätzprozesses, auf den ein selektiver Nassätzprozess folgt, ausgebildet. In dem selektiven Nassätzprozess kann ein gegenüber dem Dotierstoff selektives Nassätzmittel, wie z. B. eine Tetramethylammoniumhydroxid-Lösung (TMAH-Lösung), verwendet werden. Die TMAH-Lösung weist eine Volumenkonzentration in einem Bereich von ungefähr 1% bis ungefähr 10% auf und weist eine Temperatur in einem Bereich von ungefähr 15°C bis ungefähr 50°C auf. Die Ätzrate des Substrats, einschließlich einer seitlichen Ätzrate, wird von Faktoren beeinflusst, die die Art von implantierten Dotierstoffen und die Konzentration von den Dotierstoffen in den implantierten Gebieten umfasst. Wenn zum Beispiel Arsenionen als die Dotierstoffe verwendet werden, dann ist die seitliche Ätzrate größer als wenn Borionen als die Dotierstoffe wendet werden. Die Konzentration der Dotierstoffe hängt mit der in dem Implantationsprozess verwendeten Dosis der Dotierstoffe zusammen.
  • Mit anderen Worten hängt die Ätzrate der implantierten Abschnitte des Substrats (einschließlich der seitlichen Ätzrate) mit der Art und der Dosis der in dem Implantationsprozess verwendeten Dotierstoffe zusammen. Die Faktoren können außerdem das Profil der Aussparungen 242, 244, 342 und 344 beeinflussen.
  • Nun wird Bezug auf 7 genommen. Erste und zweite Verspannung-induzierende Source- und Drainstrukturen 262, 264, 362 und 364 werden jeweils zumindest teilweise in den Aussparungen 242, 244, 342 und 344 (dargestellt in 6) ausgebildet. In einigen Ausführungsformen werden die ersten und die zweiten Verspannung-induzierenden Source- und Drainstrukturen 262, 264, 362 und 364 zum Beispiel mithilfe eines SEG-Prozesses (selektives epitaktisches Aufwachsen) ausgebildet.
  • Wie in 7 dargestellt, werden ein erster Transistor 200 und ein zweiter Transistor 300 ausgebildet. Der erste Transistor 200 umfasst die erste Gatestruktur 210, die schwach dotierten Source- und Draingebiete 222 und 224, die ersten Spacer 232 und 234, das erste Kanalgebiet 250 und die ersten Verspannung-induzierenden Source- und Drainstrukturen 262 und 264. Der zweite Transistor 300 umfasst die zweite Gatestruktur 310, die schwach dotierten Source- und Draingebiete 322 und 324, die zweiten Spacer 332 und 334, das zweite Kanalgebiet 350 und die zweiten Verspannung-induzierenden Source- und Drainstrukturen 362 und 364.
  • In den Ausführungsformen, in denen sowohl der erste als auch der zweite Transistor 200 und 300 p-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistoren (p-Kanal-MOSFETs) sind, werden die ersten und die zweiten Verspannung-induzierenden Source- und Drainstrukturen 262, 264, 362 und 364 aus einem Material gefertigt, das in der Lage ist, eine kompressive Verspannung in dem ersten und dem zweiten Kanalgebiet 250 und 350 zu induzieren. Die in dem ersten und dem zweiten Kanalgebiet 250 und 350 induzierte kompressive Verspannung kann die Defektelektronenbeweglichkeit in dem ersten und dem zweiten Kanalgebiet 250 und 350 erhöhen. In einigen Ausführungsformen werden die ersten und die zweiten Verspannung-induzierenden Source- und Drainstrukturen 262, 264, 362 und 364 aus einem Material gefertigt, dessen Gitterkonstante größer ist als jene des ersten und des zweiten Kanalgebiets 250 und 350, um eine kompressive Verspannung in dem ersten und dem zweiten Kanalgebiet 250 und 350 zu induzieren. Wenn zum Beispiel das erste und das zweite Kanalgebiet 250 und 350 aus Silizium gefertigt werden, werden die ersten und die zweiten Verspannung-induzierenden Source- und Drainstrukturen 262, 264, 362 und 364 zum Beispiel aus SiGe gefertigt.
  • In den Ausführungsformen, in denen sowohl der erste als auch der zweite Transistor 200 und 300 n-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistoren (n-Kanal-MOSFETs) sind, werden die ersten und die zweiten Verspannung-induzierenden Source- und Drainstrukturen 262, 264, 362 und 364 aus einem Material gefertigt, das in der Lage ist, eine tensile Verspannung in dem ersten und dem zweiten Kanalgebiet 250 und 350 zu induzieren. Die in dem ersten und dem zweiten Kanalgebiet 250 und 350 induzierte tensile Verspannung kann die Elektronenbeweglichkeit in dem ersten und dem zweiten Kanalgebiet 250 und 350 erhöhen. In einigen Ausführungsformen werden die ersten und die zweiten Verspannung-induzierenden Source- und Drainstrukturen 262, 264, 362 und 364 aus einem Material gefertigt, dessen Gitterkonstante kleiner ist als jene des ersten und des zweiten Kanalgebiets 250 und 350, um eine tensile Verspannung in dem ersten und dem zweiten Kanalgebiet 250 und 350 zu induzieren. Wenn zum Beispiel das erste und das zweite Kanalgebiet 250 und 350 aus Silizium gefertigt werden, werden die ersten und die zweiten Verspannung-induzierenden Source- und Drainstrukturen 262, 264, 362 und 364 zum Beispiel aus SiP oder SiC gefertigt.
  • Eine Nähe von mindestens einer der ersten Verspannung-induzierenden Source- und Drainstrukturen 262 und 264 zu der ersten Gatestruktur 210 ist von einer Nähe von mindestens einer der zweiten Verspannung-induzierenden Source- und Drainstrukturen 362 und 364 zu der zweiten Gatestruktur 310 verschieden. In einigen Ausführungsformen ist die Nähe von mindestens einer der ersten Verspannung-induzierenden Source- und Drainstrukturen 262 und 264 zu der ersten Gatestruktur 210 geringer als die Nähe von mindestens einer der zweiten Verspannung-induzierenden Source- und Drainstrukturen 362 und 364 zu der zweiten Gatestruktur 310. Das heißt, ein Abstand von mindestens einer der ersten Verspannung-induzierenden Source- und Drainstrukturen 262 und 264 von der ersten Gatestruktur 210 ist größer als ein Abstand von mindestens einer der zweiten Verspannung-induzierenden Source- und Drainstrukturen 362 und 364 von der zweiten Gatestruktur 310. Außerdem ist ein Abstand zwischen den ersten Verspannung-induzierenden Source- und Drainstrukturen 262 und 264 von einem Abstand zwischen den zweiten Verspannung-induzierenden Source- und Drainstrukturen 362 und 364 verschieden. In einigen Ausführungsformen ist der Abstand zwischen den ersten Verspannung-induzierenden Source- und Drainstrukturen 262 und 264 größer als der Abstand zwischen den zweiten Verspannung-induzierenden Source- und Drainstrukturen 362 und 364.
  • Eine Nähe von mindestens einer der ersten Verspannung-induzierenden Source- und Drainstrukturen 262 und 264 zu dem ersten Kanalgebiet 250 ist von einer Nähe von mindestens einer der zweiten Verspannung-induzierenden Source- und Drainstrukturen 362 und 364 zu dem zweiten Kanalgebiet 350 verschieden. In einigen Ausführungsformen ist die Nähe von mindestens einer der ersten Verspannung-induzierenden Source- und Drainstrukturen 262 und 264 zu dem ersten Kanalgebiet 250 geringer als die Nähe von mindestens einer der zweiten Verspannung-induzierenden Source- und Drainstrukturen 362 und 364 zu dem zweiten Kanalgebiet 350. Das heißt, ein Abstand von mindestens einer der ersten Verspannung-induzierenden Source- und Drainstrukturen 262 und 264 von dem ersten Kanalgebiet 250 ist größer als ein Abstand von mindestens einer der zweiten Verspannung-induzierenden Source- und Drainstrukturen 362 und 364 von dem zweiten Kanalgebiet 350.
  • Diese Nähen und Abstände hängen mit Charakteristiken und Eigenschaften des ersten und des zweiten Transistors 200 und 300 zusammen. Der erste und der zweite Transistor 200 und 300 können vom gleichen Typ sein. Das heißt, sowohl der erste als auch der zweite Transistor 200 und 300 sind p-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistoren (p-Kanal-MOSFETs). Alternativ sind sowohl der erste als auch der zweite Transistor 200 und 300 n-Kanal-MOSFETs. Jedoch können der erste und der zweite Transistor 200 und 300 verschiedene Optimierungsanforderungen aufweisen.
  • Zum Beispiel sind die Nähen der zweiten Verspannung-induzierenden Source- und Drainstrukturen 362 und 364 zu dem zweiten Kanalgebiet 350 für den zweiten Transistor 300 reduziert, um eine verhältnismäßig große Transkonduktanz und daher eine große Beweglichkeit zu erreichen. Jedoch kann bei einem Eingabe-/Ausgabetransistor oder einem Kleinleistungs-Logiktransistor ein Reduzieren der Nähen der Verspannung-induzierenden Source- und Drainstrukturen zu der Gatestruktur zu einem großen Übergangsleckstrom und einem Zuverlässigkeitsproblem führen. Daher werden die Nähen der ersten Verspannung-induzierenden Source- und Drainstrukturen 262 und 264 zu dem ersten Kanalgebiet 250 für den ersten Transistor 200 vergrößert, um den Übergangsleckstrom und das Zuverlässigkeitsproblem zu verbessern.
  • Die hier offenbarten Ausführungsformen bieten eine Optimierungsflexibilität. Zum Beispiel können die ersten Spacerbreiten FSW der ersten Spacer 232 und 234 und die zweiten Spacerbreiten SSW der weiten Spacer 332 und 334 individuell derart eingestellt werden, dass die Aussparungen 242, 244, 342 und 344 (dargestellt in 6) näher an der ersten und der zweiten Gatestruktur 210 und 310 oder weiter von ihnen entfernt ausgebildet werden können. Die Abstände zwischen den Aussparungen 242, 244, 342 und 344 (dargestellt in 6) und ihrer jeweiligen ersten bzw. zweiten Gatestruktur 210 und 310 beeinflussen die Nähen der ersten und der zweiten Verspannung-induzierenden Source- und Drainstrukturen 262, 264, 362 und 364 zu ihrem jeweiligen ersten bzw. zweiten Kanalgebiet 250 und 350 (oder hängen mit ihnen zusammen). Außerdem kann der Implantationsprozess derart eingestellt werden, dass die seitliche Ätzrate der implantierten Abschnitte des Substrats angepasst wird. Daher können die Profile und die seitlichen Erstreckungen der Aussparungen 242, 244, 342 und 344 (dargestellt in 6) ebenfalls einzeln reguliert werden. Das heißt, dass die Lagen und Formen der ersten und der zweiten Verspannung-induzierenden Source- und Drainstrukturen 262, 264, 362 und 364 ebenfalls einzeln reguliert werden können.
  • Das Verfahren zum Einstellen von Spacerdicken und das Verfahren zum dotierungsselektiven Ätzen, die vorstehend besprochen wurden, können einzeln oder zusammen verwendet werden, um die Nähen der ersten und der zweiten Verspannung-induzierenden Source- und Drainstrukturen 262, 264, 362 und 364 zu ihrem jeweiligen ersten bzw. zweiten Kanalgebiet 250 und 350 individuell anzupassen. Daher können der erste und der zweite Transistor 200 und 300 auf der Grundlage ihrer jeweiligen Funktionen optimiert werden. Zum Beispiel kann der zweite Transistor 300 ein Hochleistungstransistor sein. Daher sind die Nähen der zweiten Verspannung-induzierenden Source- und Drainstrukturen 362 und 364 zu dem zweiten Kanalgebiet 350 größer als die Nähen der ersten Verspannung-induzierenden Source- und Drainstrukturen 262 und 264 zu dem ersten Kanalgebiet 250. Mit anderen Worten ist der zweite Transistor 300 für eine Hochleistung optimiert. In der vorstehend skizzierten Weise erlauben die hier offenbarten Ausführungsformen eine flexible Optimierung für verschiedene Transistoren, die sich auf einer einzelnen Halbleitervorrichtung befinden.
  • Es versteht sich, dass für die vorstehend dargestellten Ausführungsformen zusätzliche Prozesse durchgeführt werden können, um die Fertigung der Halbleitervorrichtung zu vervollständigen. Zum Beispiel können diese zusätzlichen Prozesse umfassen: einen Polysiliziumgate-Austauschprozess (replacement polysilicon gate, RPG), Ausbildung von selbstjustierenden Siliziden (Salicide), Ausbildung von Kontakten, Ausbildung von Verbindungsstrukturen (z. B. Leitungen und Durchkontaktierungen, Metallschichten und dielektrischen Zwischenschichten, die eine elektrische Verbindung mit der Halbleitervorrichtung bereitstellen), Ausbildung von Passivierungsschichten und Häusung der Halbleitervorrichtung.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung ein Substrat, erste Verspannung-induzierende Source- und Drainstrukturen, eine erste Gatestruktur, ein erstes Kanalgebiet, zweite Verspannung-induzierende Source- und Drainstrukturen, eine zweite Gatestruktur und ein zweites Kanalgebiet. Die ersten Verspannung-induzierenden Source- und Drainstrukturen sind zumindest teilweise in dem Substrat angeordnet. Die erste Gatestruktur ist auf dem Substrat und zwischen den ersten Verspannung-induzierenden Source- und Drainstrukturen angeordnet. Das erste Kanalgebiet ist in dem Substrat und unter der ersten Gatestruktur angeordnet. Mindestens eine der ersten Verspannung-induzierenden Source- und Drainstrukturen weist eine erste Nähe zu dem ersten Kanalgebiet auf. Die zweiten Verspannung-induzierenden Source- und Drainstrukturen sind zumindest teilweise in dem Substrat angeordnet. Die zweite Gatestruktur ist auf dem Substrat und zwischen den zweiten Verspannung-induzierenden Source- und Drainstrukturen angeordnet. Das zweite Kanalgebiet ist in dem Substrat und unter der zweiten Gatestruktur angeordnet. Mindestens eine der zweiten Verspannung-induzierenden Source- und Drainstrukturen weist eine zweite Nähe zu dem zweiten Kanalgebiet auf. Die zweite Nähe ist von der ersten Nähe verschieden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung ein Substrat, erste Verspannung-induzierende Source- und Drainstrukturen, ein erstes Kanalgebiet, eine erste Gatestruktur, zweite Verspannung-induzierende Source- und Drainstrukturen, ein zweites Kanalgebiet und eine zweite Gatestruktur. Die ersten Verspannung-induzierenden Source- und Drainstrukturen sind zumindest teilweise in dem Substrat angeordnet. Das erste Kanalgebiet ist in dem Substrat und zwischen den ersten Verspannung-induzierenden Source- und Drainstrukturen angeordnet. Die erste Gatestruktur ist über dem ersten Kanalgebiet angeordnet. Die erste Gatestruktur und mindestens eine der ersten Verspannung-induzierenden Source- und Drainstrukturen sind durch einen ersten Abstand voneinander getrennt. Die zweiten Verspannung-induzierenden Source- und Drainstrukturen sind zumindest teilweise in dem Substrat angeordnet. Das zweite Kanalgebiet ist in dem Substrat und zwischen den zweiten Verspannung-induzierenden Source- und Drainstrukturen angeordnet. Die zweite Gatestruktur ist über dem zweiten Kanalgebiet angeordnet. Die zweite Gatestruktur und mindestens eine der zweiten Verspannung-induzierenden Source- und Drainstrukturen sind durch einen zweiten Abstand voneinander getrennt. Der erste Abstand ist größer als der zweite Abstand.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung die folgenden Schritte. Eine erste und eine zweite Gatestruktur werden auf einem Substrat ausgebildet. Erste und zweite Verspannung-induzierende Source- und Drainstrukturen werden zumindest teilweise in dem Substrat angeordnet. Das Ausbilden der ersten und zweiten Verspannung-induzierenden Source- und Drainstrukturen wird in einer derartigen Weise ausgeführt, dass die erste Gatestruktur zwischen den ersten Verspannung-induzierenden Source- und Drainstrukturen ausgebildet wird, die erste Gatestruktur von mindestens einer der ersten Verspannung-induzierenden Source- und Drainstrukturen durch einen ersten Abstand getrennt ist, die zweite Gatestruktur zwischen den zweiten Verspannung-induzierenden Source- und Drainstrukturen ausgebildet wird, die zweite Gatestruktur von mindestens einer der zweiten Verspannung-induzierenden Source- und Drainstrukturen durch einen zweiten Abstand getrennt ist, und der erste Abstand und der zweite Abstand voneinander verschieden sind.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann soll ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, umfassend: ein Substrat, erste Verspannung-induzierende Source- und Drainstrukturen, die zumindest teilweise in dem Substrat angeordnet sind, eine erste Gatestruktur, die auf dem Substrat und zwischen den ersten Verspannung-induzierenden Source- und Drainstrukturen angeordnet ist, ein erstes Kanalgebiet, das in dem Substrat und unter der ersten Gatestruktur angeordnet ist, wobei mindestens eine der ersten Verspannung-induzierenden Source- und Drainstrukturen eine erste Nähe zu dem ersten Kanalgebiet aufweist, zweite Verspannung-induzierende Source- und Drainstrukturen, die zumindest teilweise in dem Substrat angeordnet sind, eine zweite Gatestruktur, die auf dem Substrat und zwischen den zweiten Verspannung-induzierenden Source- und Drainstrukturen angeordnet ist, und ein zweites Kanalgebiet, das in dem Substrat und unter der zweiten Gatestruktur angeordnet ist, wobei mindestens eine der zweiten Verspannung-induzierenden Source- und Drainstrukturen eine zweite Nähe zu dem zweiten Kanalgebiet aufweist, und die zweite Nähe von der ersten Nähe verschieden ist.
  2. Halbleitervorrichtung nach Anspruch 1, ferner umfassend: mindestens einen ersten Spacer, der auf mindestens einer Seitenwand der ersten Gatestruktur angeordnet ist, und mindestens einen zweiten Spacer, der auf mindestens einer Seitenwand der zweiten Gatestruktur angeordnet ist, wobei der erste Spacer und der zweite Spacer verschiedene Dicken aufweisen.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die ersten Verspannung-induzierenden Source- und Drainstrukturen durch einen ersten Abstand voneinander getrennt sind, die zweiten Verspannung-induzierenden Source- und Drainstrukturen durch einen zweiten Abstand voneinander getrennt sind, und der zweite Abstand von dem ersten Abstand verschieden ist.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die ersten Verspannung-induzierenden Source- und Drainstrukturen, die erste Gatestruktur und das erste Kanalgebiet Abschnitte eines ersten Transistors sind, die zweiten Verspannung-induzierenden Source- und Drainstrukturen, die zweite Gatestruktur und das zweite Kanalgebiet Abschnitte eines zweiten Transistors sind, und der erste Transistor und der zweite Transistor vom gleichen Typ sind.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die ersten Verspannung-induzierenden Source- und Drainstrukturen aus einem Material gefertigt sind, das in der Lage ist, eine Druck-Verspannung in dem ersten Kanalgebiet zu induzieren.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die zweiten Verspannung-induzierenden Source- und Drainstrukturen aus einem Material gefertigt sind, das in der Lage ist, eine Druck-Verspannung in dem zweiten Kanalgebiet zu induzieren.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die ersten Verspannung-induzierenden Source- und Drainstrukturen aus einem Material gefertigt sind, das in der Lage ist, eine Zug-Verspannung in dem ersten Kanalgebiet zu induzieren.
  8. Halbleitervorrichtung nach Anspruch 7, wobei die zweiten Verspannung-induzierenden Source- und Drainstrukturen aus einem Material gefertigt sind, das in der Lage ist, eine Zug-Verspannung in dem zweiten Kanalgebiet zu induzieren.
  9. Halbleitervorrichtung, umfassend: ein Substrat, erste Verspannung-induzierende Source- und Drainstrukturen, die zumindest teilweise in dem Substrat angeordnet sind, ein erstes Kanalgebiet, das in dem Substrat und zwischen den ersten Verspannung-induzierenden Source- und Drainstrukturen angeordnet ist, eine erste Gatestruktur, die über dem ersten Kanalgebiet angeordnet ist, wobei die erste Gatestruktur und mindestens eine der ersten Verspannung-induzierenden Source- und Drainstrukturen durch einen ersten Abstand voneinander getrennt sind, zweite Verspannung-induzierende Source- und Drainstrukturen, die zumindest teilweise in dem Substrat angeordnet sind, ein zweites Kanalgebiet, das in dem Substrat und zwischen den zweiten Verspannung-induzierenden Source- und Drainstrukturen angeordnet ist, und eine zweite Gatestruktur, die über dem zweiten Kanalgebiet angeordnet ist, wobei die zweite Gatestruktur und mindestens eine der zweiten Verspannung-induzierenden Source- und Drainstrukturen durch einen zweiten Abstand voneinander getrennt sind, und der erste Abstand größer ist als der zweite Abstand.
  10. Halbleitervorrichtung nach Anspruch 9, ferner umfassend: mindestens einen ersten Spacer, der auf mindestens einer Seitenwand der ersten Gatestruktur angeordnet ist, und mindestens einen zweiten Spacer, der auf mindestens einer Seitenwand der zweiten Gatestruktur angeordnet ist, wobei der erste Spacer eine Breite aufweist, die größer ist als jene des zweiten Spacers.
  11. Halbleitervorrichtung nach Anspruch 9 oder 10, wobei die ersten Verspannung-induzierenden Source- und Drainstrukturen durch einen dritten Abstand voneinander getrennt sind, die zweiten Verspannung-induzierenden Source- und Drainstrukturen durch einen vierten Abstand voneinander getrennt sind, und der dritte Abstand größer ist als der vierte Abstand.
  12. Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, wobei die ersten Verspannung-induzierenden Source- und Drainstrukturen, das erste Kanalgebiet und die erste Gatestruktur Abschnitte eines ersten Transistors sind, die zweiten Verspannung-induzierenden Source- und Drainstrukturen, das zweite Kanalgebiet und die zweite Gatestruktur Abschnitte eines zweiten Transistors sind, und sowohl der erste als auch der zweite Transistor p-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistoren (p-Kanal-MOSFETs) sind.
  13. Halbleitervorrichtung nach einem der Ansprüche 9 bis 12, wobei die ersten Verspannung-induzierenden Source- und Drainstrukturen aus einem Material gefertigt sind, dessen Gitterkonstante größer ist als jene des ersten Kanalgebiets.
  14. Halbleitervorrichtung nach Anspruch 13, wobei die zweiten Verspannung-induzierenden Source- und Drainstrukturen aus einem Material gefertigt sind, dessen Gitterkonstante größer ist als jene des zweiten Kanalgebiets.
  15. Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, wobei die ersten Verspannung-induzierenden Source- und Drainstrukturen, das erste Kanalgebiet und die erste Gatestruktur Abschnitte eines ersten Transistors sind, die zweiten Verspannung-induzierenden Source- und Drainstrukturen, das zweite Kanalgebiet und die zweite Gatestruktur Abschnitte eines zweiten Transistors sind, und sowohl der erste als auch der zweite Transistor n-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistoren (n-Kanal-MOSFETs) sind.
  16. Halbleitervorrichtung nach einem der Ansprüche 9 bis 12 und 15, wobei die ersten Verspannung-induzierenden Source- und Drainstrukturen aus einem Material gefertigt sind, dessen Gitterkonstante kleiner ist als jene des ersten Kanalgebiets.
  17. Halbleitervorrichtung nach Anspruch 16, wobei die zweiten Verspannung-induzierenden Source- und Drainstrukturen aus einem Material gefertigt sind, dessen Gitterkonstante kleiner ist als jene des zweiten Kanalgebiets.
  18. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer ersten und einer zweiten Gatestruktur auf einem Substrat, und Ausbilden von ersten und zweiten Verspannung-induzierenden Source- und Drainstrukturen zumindest teilweise in dem Substrat, wobei das Ausbilden der ersten und der zweiten Verspannung-induzierenden Source- und Drainstrukturen in einer derartigen Weise ausgeführt wird, dass die erste Gatestruktur zwischen den ersten Verspannung-induzierenden Source- und Drainstrukturen ausgebildet wird, die erste Gatestruktur von mindestens einer der ersten Verspannung-induzierenden Source- und Drainstrukturen durch einen ersten Abstand getrennt ist, die zweite Gatestruktur zwischen den zweiten Verspannung-induzierenden Source- und Drainstrukturen ausgebildet wird, die zweite Gatestruktur von mindestens einer der zweiten Verspannung-induzierenden Source- und Drainstrukturen durch einen zweiten Abstand getrennt ist, und der erste Abstand und der zweite Abstand voneinander verschieden sind.
  19. Verfahren nach Anspruch 18, ferner umfassend: Ausbilden von mindestens einem ersten Spacer auf mindestens einer Seitenwand der ersten Gatestruktur und von mindestens einem zweiten Spacer auf mindestens einer Seitenwand der zweiten Gatestruktur, wobei der erste Spacer und der zweite Spacer verschiedene Dicken aufweisen.
  20. Verfahren nach Anspruch 18 oder 19, wobei die ersten und zweiten Verspannung-induzierenden Source- und Drainstrukturen aus im Wesentlichen demselben Material gefertigt werden.
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