DE102018122251A1 - Epitaktische Source- und Drain-Strukturen für Hochspannungsvorrichtungen - Google Patents

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Yi-huan Chen
Chien-Chih Chou
Kong-Beng Thei
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

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Abstract

Eine integrierte Schaltung mit einer epitaktischen Source und einem epitaktischen Drain, die einen Gate-Abbrand verringert und die Schaltgeschwindigkeit erhöht, so dass sie für Hochspannungsanwendungen geeignet ist, wird bereitgestellt. Die integrierte Schaltung umfasst ein Halbleitersubstrat mit einer Hochspannungs-N-Wanne (HVNW) und einer Hochspannungs-P-Wanne (HVPW). Die integrierte Schaltung umfasst weiterhin eine Hochspannungsvorrichtung auf dem Halbleitersubstrat. Die Hochspannungsvorrichtung umfasst eine epitaktische p-Typ-Source, die in der HVNW angeordnet ist, einen epitaktischen p-Typ-Drain, der in der HVPW angeordnet ist, und ein Gate, das zwischen der epitaktischen p-Typ-Source und dem epitaktischen p-Typ-Drain auf einer Oberfläche des Halbleitersubstrats angeordnet ist.

Description

  • HINTERGRUND
  • Moderne integrierte Chips verwenden ein breites Spektrum von Vorrichtungen, um verschiedene Funktionalitäten zu erzielen. Im Allgemeinen umfassen integrierte Chips aktive Vorrichtungen und passive Vorrichtungen. Aktive Vorrichtungen weisen Transistoren auf, wie Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET). MOSFET-Vorrichtungen werden in Anwendungen, wie elektrischen Systemen von Autos, Energieversorgungen und Energieverwaltungsanwendungen, auf der Basis der Schaltgeschwindigkeit der MOSFET-Vorrichtungen eingesetzt. Die Schaltgeschwindigkeit basiert zumindest zum Teil auf der RDS(on) der MOSFET-Vorrichtung. RDS(on) steht für „Drain-Source on resistance“ (Drain-Source-Einschaltwiderstand) oder den Gesamtwiderstand zwischen dem Drain und der Source in einem MOSFET, wenn der MOSFET „eingeschaltet“ ist. RDS(on) ist mit Stromverlust assoziiert und ist die Basis für einen Höchstnennstrom des MOSFET.
  • Figurenliste
  • Gesichtspunkte der vorliegenden Offenbarung werden anhand der folgenden ausführlichen Beschreibung bei Lesen mit den begleitenden Figuren am besten verstanden werden. Es wird angemerkt, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabgetreu gezeichnet sind. In der Tat können die Abmessungen der verschiedenen Merkmale der Klarheit der Erörterung halber beliebig vergrößert oder verkleinert sein.
    • 1A stellt eine Schnittansicht von einigen Ausführungsformen eines P-Typ-Metall-Oxid-Halbleiters (PMOS) mit einer epitaktischen Source und einem epitaktischen Drain dar.
    • 1B stellt eine detaillierte Ansicht einer epitaktischen Source dar, wie in 1A gezeigt.
    • 2 stellt eine Schnittansicht von einigen Ausführungsformen eines N-Typ-Metall-Oxid-Halbleiters (NMOS) mit einer epitaktischen Source und einem epitaktischen Drain dar.
    • 3 stellt eine Schnittansicht von einigen Ausführungsformen einer integrierten Schaltung (IC) mit einer epitaktischen Source und einem epitaktischen Drain für Hochspannungsvorrichtungen dar.
    • Die 4-13 stellen eine Reihe von Schnittansichten von einigen Ausführungsformen eines Verfahrens zur Herstellung einer IC mit einer epitaktischen Source und einem epitaktischen Drain dar.
    • 14 stellt ein Ablaufdiagramm von einigen Ausführungsformen des Verfahrens der 4-13 dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale dieser Offenbarung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind im Folgenden beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sollen nicht einschränkend sein. Das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sind, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung ist zum Zwecke der Einfachheit und Klarheit und schreibt nicht an sich eine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Des Weiteren können räumliche Bezugsbegriffe, wie „unterhalb“, „unter“, „untere“, „oberhalb“, „obere“ und dergleichen, der Einfachheit der Beschreibung halber hierin verwendet werden, um eine Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie in den Figuren dargestellt. Die räumlichen Bezugsbegriffe sollen unterschiedliche Ausrichtungen der Vorrichtung oder Einrichtung im Gebrauch oder Betrieb neben der in den Figuren dargestellten Ausrichtung umspannen. Die Vorrichtung oder Einrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten räumlichen Bezugsdeskriptoren können ebenso entsprechend gedeutet werden. Noch mehr sind die Begriffe „erste“, „zweite“, „dritte“, „vierte“ und dergleichen lediglich generische Identifikatoren und können daher in verschiedenen Ausführungsformen ausgetauscht werden. Obwohl ein Element (z. B. eine Ätzung, eine Dielektrikumsschicht oder ein Substrat) beispielsweise in einigen Ausführungsformen als ein „erstes“ Element bezeichnet werden kann, kann das Element in anderen Ausführungsformen als ein „zweites“ Element bezeichnet werden.
  • Hochspannungsvorrichtungen werden aufgrund ihrer erhöhten Schaltgeschwindigkeiten in einem breiten Spektrum von Anwendungen verwendet, einschließlich Energieverwaltung, Telekommunikation usw. Unerwünschte Effekte, wie ein hoher RDS(on), führen jedoch zu verringerten Schaltgeschwindigkeiten und mehr Energieverlust während des Schaltens. Ein niedrigerer RDS(on) ist wünschenswert, um Stromverlust zu vermeiden und einen höheren Höchstnennstrom, der für die assoziierte Vorrichtung angemessen ist, zu erzielen. Da beispielsweise eine Hochspannungsvorrichtung einen höheren Höchstnennstrom benötigt, ist ein niedrigerer RDS(on) wünschenswert.
  • Vorrichtungen, wie Hochspannungsvorrichtungen, können Transistoren mit einer Source und einem Drain umfassen, die durch ein Gate getrennt sind. Die Source und der Drain werden in der Regel durch Implantieren von Verunreinigungen in das Substrat gebildet. Der Implantationsvorgang kann jedoch die Oberfläche des Substrats an der Source und dem Drain beschädigen. Die Defekte in dem Substrat können sich negativ auf den Betrieb auswirken, beispielsweise durch Erhöhen des RDS(on). Hier werden anstelle des Implantierens von Verunreinigungen in das Substrat, um eine Source und einen Drain zu bilden, die Source und der Drain epitaktisch wachsen gelassen. Da die Source und der Drain wachsen gelassen werden, leiden die Oberflächen der Source und des Drains nicht unter den Defekten, die eine Ionenimplantation verursacht. Dementsprechend werden eine epitaktische Source und ein epitaktischer Drain für Hochspannungsvorrichtungen beschrieben, um den RDS(on) zu verringern. Darüber hinaus kann die Dotierungsdichte der Source und des Drains durch epitaktisches Wachstum erhöht werden, was auch den RDS(on) verringert.
  • Unter Bezugnahme auf 1A ist eine Schnittansicht von einigen Ausführungsformen eines P-Typ-Metall-Oxid-Halbleiter-Transistors (PMOS-Transistors) 100 mit epitaktischer p-Typ-Source und epitaktischem p-Typ-Drain dargestellt. Der PMOS-Transistor 100 umfasst ein Halbleitersubstrat 102. Das Substrat 102 weist N-Wannenregionen auf, die eine erste N-Wannenregion 104a und eine zweite N-Wannenregion 104b aufweisen. In einigen Ausführungsformen sind die N-Wannenregionen 104a, 104b Hochspannungs-N-Wannen (HVNW). Die N-Wannenregionen 104a, 104b weisen ein N-Typ-Dotiermittel auf und können eine Dotierkonzentration aufweisen, die zwischen etwa 10^15 und 10^17 Verunreinigungen/cm-3 liegt. Das Substrat 102 umfasst außerdem eine P-Wannenregion 106. In einigen Ausführungsformen ist die P-Wannenregion 106 eine Hochspannungs-P-Wanne (HVPW). Die P-Wannenregion 106 ist zwischen der ersten N-Wannenregion 104a und der zweiten N-Wannenregion 104b angeordnet. Die P-Wannenregion 106 weist ein P-Typ-Dotiermittel auf und können eine Dotierkonzentration aufweisen, die zwischen etwa 10^15 und 10^17 Verunreinigungen/cm-3 liegt.
  • Eine isolierte P-Wanne 108 ist in die erste N-Wannenregion 104a implantiert. In einigen Ausführungsformen weist die isolierte P-Wanne 108 ein P-Typ-Dotiermittel auf und kann eine Dotierkonzentration aufweisen, die zwischen etwa 10^16 und 10^18 Verunreinigungen/cm-3 liegt. Die isolierte P-Wanne 108 erstreckt sich von der obersten Oberfläche des Substrats 102 in die erste N-Wannenregion 104a.
  • Die N-Wannenregionen 104a, 104b umfassen außerdem N+-dotierte Regionen 110a, 110b. Beispielsweise ist eine erste N+-dotierte Region 110a in die erste N-Wannenregion 104a implantiert und eine zweite N+-dotierte Region 110b ist in die zweite N-Wannenregion 104b implantiert. Die N+-dotierten Regionen 110a, 110b fungieren als Gehäusekontakte zu den N-Wannenregionen 104a, 104b. Die N+-dotierten Regionen 110a, 110b können mit einer höheren Konzentration von N-Typ-Dotiermitteln (wie Bor) als die der N-Wannenregionen 104a, 104b dotiert sein, so dass die N+-dotierten Regionen als Kontakte zu den N-Wannenregionen 104a, 104b funktionieren.
  • Mehrere Isolationsstrukturen 112a, 112b, 112c definieren Bereiche für verschiedene aktive Merkmale und isolieren sie voneinander. Die mehreren Isolationsstrukturen 112a, 112b, 112c können eine erste Isolationsstruktur 112a, eine zweite Isolationsstruktur 112b und eine dritte Isolationsstruktur 112c umfassen. Die mehreren Isolationsstrukturen 112a, 112b, 112c können beispielsweise flache Grabenisolationsstrukturen, tiefe Grabenisolationsstrukturen oder irgendein anderer Typ von Isolationsstrukturen sein und können beispielsweise mit einem Dielektrikumsmaterial, wie beispielsweise Siliziumdioxid, gefüllt sein.
  • Eine epitaktische p-Typ-Source 114 ist in der ersten N-Wannenregion 104a angeordnet und ein epitaktischer p-Typ-Drain 116 ist in der P-Wannenregion 106 angeordnet. Die epitaktische p-Typ-Source 114 und der epitaktische p-Typ-Drain 116 werden als epitaktische Schichten wachsen gelassen. Die epitaktische p-Typ-Source 114 und der epitaktische p-Typ-Drain 116 weisen eine Polygonform auf. In einigen Ausführungsformen ist die Polygonform ein Hexagon, wie in 1B gezeigt.
  • Auf 1B Bezug nehmend ist die polygonale epitaktische p-Typ-Source 114 in die erste N-Wannenregion 104a eingebettet gezeigt. Die epitaktische p-Typ-Source 114 weist sechs im Wesentlichen planare Facetten auf, einschließlich einer unteren Facette 150, einer oberen Facette 152, einer ersten Seite 154 mit zwei abgewinkelten Facetten und einer zweiten Seite 156 mit zwei abgewinkelten Facetten. Die erste Seite 154 weist eine erste höhere Facette 158 auf, die sich von der oberen Facette 152 in die isolierte P-Wanne 108 erstreckt. Die erste Seite 154 weist außerdem eine erste niedrigere Facette 160 auf, die sich von der unteren Facette 150 zu der ersten höheren Facette 158 hin erstreckt. Die erste höhere Facette 158 und die erste niedrigere Facette 160 treffen an einem ersten Punkt 162 unterhalb einer obersten Oberfläche 104a' der ersten N-Wannenregion 104a um einen Abstand d1 aufeinander. Da das Substrat 102 die N-Wannenregionen 104 umfasst, ist die oberste Oberfläche 104a' der ersten N-Wannenregion 104a die oberste Oberfläche des Substrats 102.
  • Die zweite Seite 156 weist eine zweite höhere Facette 164 auf, die sich von der oberen Facette 152 in die erste N-Wannenregion 104a erstreckt. Die zweite Seite 156 weist außerdem eine zweite niedrigere Facette 166 auf, die sich von der unteren Facette 150 zu der zweiten höheren Facette 164 hin erstreckt. Die zweite höhere Facette 164 und die zweite niedrigere Facette 166 treffen an einem zweiten Punkt 168 unterhalb einer obersten Oberfläche 104a' der ersten N-Wannenregion 104a um einen Abstand d1 aufeinander. Dementsprechend kann die epitaktische p-Typ-Source 114 in die erste N-Wannenregion 104a eingebettet sein, so dass der erste Punkt 162 und der zweite Punkt 168 ein Abstand, d1 , unterhalb der obersten Oberfläche 104a' sind. In einigen Ausführungsformen kann der erste Punkt 162 unter einem Gate-Dielektrikum 124 oder einem Seitenwand-Abstandshalter der Seitenwand-Abstandshalter 126 liegen.
  • Ein Abschnitt der epitaktischen p-Typ-Source 114 erstreckt sich oberhalb der obersten Oberfläche 104a' der ersten N-Wannenregion 104a um einen Abstand d2 . Der Umfang der epitaktischen p-Typ-Source 114, die sich oberhalb der obersten Oberfläche 104a' erstreckt, kann auf dem epitaktischen Wachstumsvorgang basieren. Der Abstand d2 kann größer als der Abstand d1 sein. In einigen Ausführungsformen kann der Abstand d2 größer als die Höhe anderer Merkmale auf dem Substrat 102 sein. Der Abstand d2 kann beispielsweise größer als die Höhe eines Gates 120 sein. Die Facetten 150, 152, 158, 160, 164 und 166 sind aufgrund des epitaktischen Wachstums der epitaktischen p-Typ-Source 114 im Wesentlichen glatt.
  • Obwohl 1B die epitaktische p-Typ-Source 114 zeigt, kann der epitaktische p-Typ-Drain 116 ähnliche, wenn nicht sogar die gleichen Abmessungen aufweisen. Der epitaktische p-Typ-Drain 116 kann beispielsweise auch abgewinkelte Facetten an der Seite aufweisen, die sich erstrecken, um an Punkten aufeinander zu treffen, die unter der obersten Oberfläche der P-Wannenregion 106 liegen. Des Weiteren kann die Polygonform auf der Basis der Zugfestigkeit eines Polygons für die epitaktische p-Typ-Source 114 und/oder den epitaktischen p-Typ-Drain 116 ausgewählt werden, andere Formen können jedoch verwendet werden.
  • Zu 1A zurückkehrend können die epitaktische p-Typ-Source 114 und der epitaktische p-Typ-Drain 116 ein elementarer p-Typ-Halbleiter sein, der Silizium oder Germanium in einer kristallinen Struktur umfasst. In anderen Ausführungsformen umfassen die epitaktische p-Typ-Source 114 und der epitaktische p-Typ-Drain 116 eine p-Typ-Legierung, wie SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GalnAsP oder eine Ge-Zusammensetzungsveränderung von einem Verhältnis an einer Stelle zu einem anderen Verhältnis an einer anderen Stelle. Die epitaktische p-Typ-Source 114 und der epitaktische p-Typ-Drain 116 weisen eine Dotierkonzentration auf, die zwischen etwa 10^20 und 10^21 Verunreinigungen/cm-3 liegt.
  • Eine leicht dotierte P-Typ-Diffusionsregion (PLDD) 118 ist in der ersten N-Wannenregion 104a angeordnet und ist auf eine Kante des Gates 120 ausgerichtet und befindet sich unter dem Abstandshalter 126. Das Gate 120 ist auf einer obersten Oberfläche des Substrats 102 gebildet und ist seitlich zwischen der epitaktischen p-Typ-Source 114 und dem epitaktischen p-Typ-Drain 116 eingeschoben. Das Gate 120 kann sich über die zweite Isolationsstruktur 112b erstrecken, die zwischen der epitaktischen p-Typ-Source 114 und dem epitaktischen p-Typ-Drain 116 positioniert ist. Das Gate 120 umfasst ein Gate-Dielektrikum 122, eine Gate-Elektrode 124 und Seitenwand-Abstandshalter 126, die an den Seitenwänden des Gate-Dielektrikums 122 und der Gate-Elektrode 124 anliegen.
  • Die epitaktische p-Typ-Source 114, der epitaktische p-Typ-Drain 116 und das Gate 120 bilden zusammen einen PMOS-Transistor 100. Da die epitaktische p-Typ-Source 114 und der epitaktische p-Typ-Drain 116 wachsen gelassen werden, leiden die epitaktische p-Typ-Source 114 und der epitaktische p-Typ-Drain 116 nicht unter Defekten, die bei durch Ionenimplantation gebildeten Sources und Drains gewöhnlich sind. Des Weiteren kann das epitaktische Wachstum höhere Dotierkonzentrationen für die epitaktische p-Typ-Source 114 und den epitaktischen p-Typ-Drain 116 bereitstellen. Diese Vorteile haben den Effekt des Verringerns des RDS(on) des PMOS-Transistors 100. Vorteilhaft erleichtert der niedrigere RDS(on) einen Stromfluss in dem PMOS-Transistor 100, wodurch ein Gate-Abbrand verringert und die Schaltgeschwindigkeit erhöht wird, so dass er für Hochspannungsanwendungen geeignet ist.
  • Unter Bezugnahme auf 2 stellt eine Schnittansicht Ausführungsformen eines N-Typ-Metall-Oxid-Halbleiter-Transistors (NMOS-Transistors) 200 mit einer epitaktischen n-Typ-Source und einem epitaktischen n-Typ-Drain dar. Der NMOS-Transistor 200 umfasst ein Substrat 202. Das Substrat 202 weist P-Wannenregionen auf, die eine erste P-Wannenregion 204a und eine zweite P-Wannenregion 204b aufweisen. In einigen Ausführungsformen sind die P-Wannenregionen 204a, 204b Hochspannungs-P-Wannen (HVPW), wie oben in Bezug auf die P-Wannenregion 106 von 1A beschrieben. Das Substrat 202 umfasst außerdem eine N-Wannenregion 206. Die N-Wannenregion 206 ist zwischen der ersten P-Wannenregion 204a und der zweiten P-Wannenregion 204b angeordnet. In einigen Ausführungsformen ist die N-Wannenregion 206 eine Hochspannungs-N-Wanne (HVNW), wie oben in Bezug auf die N-Wannenregionen 104a, 104b von 1A beschrieben.
  • Eine isolierte N-Wanne 208 ist in die erste P-Wannenregion 204a implantiert. In einigen Ausführungsformen weist die isolierte N-Wanne 208 ein N-Typ-Dotiermittel auf und kann eine Dotierkonzentration aufweisen, die zwischen etwa 10^16 und 10^18 Verunreinigungen/cm-3 liegt. Die P-Wannenregionen 204a, 204b umfassen außerdem P+-dotierte Regionen 210a bzw. 210b. Beispielsweise ist eine erste P+-dotierte Region 210a in die erste P-Wannenregion 204a implantiert und eine zweite P+-dotierte Region 210b ist in die zweite P-Wannenregion 204b implantiert. Die P+-dotierten Regionen 110a, 110b fungieren als Gehäusekontakte zu den P-Wannenregionen 204.
  • Isolationsstrukturen 212a, 212b, 212c können eine erste Isolationsstruktur 212a, eine zweite Isolationsstruktur 212b und eine dritte Isolationsstruktur 212c umfassen. Die Isolationsstrukturen 212a, 212b, 212c können beispielsweise flache Grabenisolationsstrukturen, tiefe Grabenisolationsstrukturen oder irgendein anderer Typ von Isolationsstrukturen sein. Die Isolationsstrukturen 212a, 212b, 212c erstrecken sich von einer oberen Oberfläche des Substrats 202, wie oben in Bezug auf 1A beschrieben.
  • Eine epitaktische n-Typ-Source 214 ist in der ersten P-Wannenregion 204a angeordnet und ein epitaktischer n-Typ-Drain 216 ist in der N-Wannenregion 206 angeordnet. Die epitaktische n-Typ-Source 214 und der epitaktische n-Typ-Drain 216 werden als epitaktische Schichten wachsen gelassen, wie oben mit n-Typ-Materialien beschrieben. Die epitaktische n-Typ-Source 214 und der epitaktische n-Typ-Drain 216 umfassen hier beispielsweise einen elementaren n-Typ-Halbleiter, der Silizium oder Phosphor, wie SiP, umfasst. Des Weiteren können die epitaktischen n-Typ-Source 214 und der epitaktische n-Typ-Drain 216 eine ähnliche, wenn nicht sogar die gleiche Polygonform aufweisen, wie oben in Bezug auf 1B beschrieben.
  • Eine leicht dotierte N-Typ-Diffusionsregion (NLDD) 218 ist in der ersten P-Wannenregion 204a angeordnet und ist auf ein Gate 220 ausgerichtet. Das Gate 220 ist auf einer obersten Oberfläche des Substrats 202 gebildet und ist seitlich zwischen der epitaktischen n-Typ-Source 214 und dem epitaktischen n-Typ-Drain 216 eingeschoben. Das Gate 220 kann sich über die zweite Isolationsstruktur 212b erstrecken, die sich zwischen der epitaktischen n-Typ-Source 214 und dem epitaktischen n-Typ-Drain 216 positioniert ist. Das Gate 220 umfasst ein Gate-Dielektrikum 222, eine Gate-Elektrode 224 und Seitenwand-Abstandshalter 226, die an den Seitenwänden des Gate-Dielektrikums 222 und der Gate-Elektrode 224 anliegen. Die epitaktische n-Typ-Source 214, der epitaktische n-Typ-Drain 216 und das Gate 220 bilden zusammen einen NMOS-Transistor 200. Wie der oben beschriebene PMOS 100 stellen die epitaktische n-Typ-Source 214 und der epitaktischen n-Typ-Drain 216 einen niedrigen RDS(on) bereit.
  • Unter Bezugnahme auf 3 stellt eine Schnittansicht einige Ausführungsformen einer integrierten Schaltung (IC) unter Verwendung von epitaktischen Source- und Drain-Strukturen für Hochspannungsvorrichtungen dar. Der integrierte Chip 300 umfasst eine PMOS-Vorrichtung 304 und eine NMOS-Vorrichtung 306, die über einem Halbleitersubstrat 302 angeordnet sind. Die PMOS-Vorrichtung 304 umfasst PMOS-Wannenregionen 308, die innerhalb eines Halbleitersubstrats 302 angeordnet sind Die PMOS-Wannenregionen 308 umfassen eine erste PMOS-Wannenregion 308a und eine zweite PMOS-Wannenregion 308b. Die erste PMOS-Wannenregion 308a weist einen ersten Dotiertyp auf und die zweite PMOS-Wannenregion 308b weist einen zweiten Dotiertyp auf, der sich von dem ersten Dotiertyp unterscheidet. Die erste PMOS-Wannenregion 308a kann beispielsweise eine HVNW sein, während die zweite PMOS-Wannenregion 308b eine HVPW sein kann. Ein PMOS-Transistor ist innerhalb der PMOS-Wannenregionen 308 angeordnet. Der PMOS-Transistor umfasst eine epitaktische Source 310S, die durch eine Kanalregion 312 von einem epitaktischen Drain 310d getrennt ist. Eine Gate-Struktur 314 ist über der Kanalregion 312 angeordnet. Die Gate-Struktur 314 umfasst eine Gate-Elektrode 316, die durch eine Gate-Dielektrikumsschicht 318 von der Kanalregion 312 getrennt ist. In einigen Ausführungsformen ist eine Isolationsregion 320a (z. B. eine flache Grabenisolationsregion) zwischen der epitaktischen Source 310s und dem epitaktischen Drain 310d innerhalb des Halbleitersubstrats 302 angeordnet.
  • Die NMOS-Vorrichtung 306 umfasst NMOS-Wannenregionen 322, die innerhalb des Halbleitersubstrats 302 angeordnet sind. Die NMOS-Wannenregionen 322 umfassen eine erste NMOS-Wannenregion 322a und eine zweite NMOS-Wannenregion 322b. Die erste NMOS-Wannenregion 322a weist einen ersten Dotiertyp auf und die zweite NMOS-Wannenregion 322b weist einen zweiten Dotiertyp auf, der sich von dem ersten Dotiertyp unterscheidet. Die erste NMOS-Wannenregion 322a kann beispielsweise eine HVPW sein, während die zweite NMOS-Wannenregion 322b eine HVNW sein kann. Ein NMOS-Transistor ist innerhalb der NMOS-Wannenregionen 322 angeordnet. Der NMOS-Transistor umfasst eine epitaktische Source 3248, die durch eine Kanalregion 326 von einem epitaktischen Drain 324d getrennt ist. Eine Gate-Struktur 328 ist über der Kanalregion 326 angeordnet. Die Gate-Struktur 328 umfasst eine Gate-Elektrode 330, die durch eine Gate-Dielektrikumsschicht 332 von der Kanalregion 326 getrennt ist. In einigen Ausführungsformen ist eine Isolationsregion 320b (z. B. eine flache Grabenisolationsregion) zwischen der epitaktischen Source 324s und dem epitaktischen Drain 324d innerhalb des Halbleitersubstrats 302.
  • Eine Zwischenschicht-Dielektrikumsstruktur (ILD-Struktur) 334 ist über dem Halbleitersubstrat 302 angeordnet. In einigen Ausführungsformen kann die ILD-Struktur 334 eine oder mehrere Schichten eines Oxids, eines Dielektrikums mit niedrigem k-Wert oder eines Dielektrikums mit extrem niedrigem k-Wert umfassen. Ein erster Satz von Zwischenverbindungsschichten 336, die Kontakte 336a, Metalldrahtschichten 336b und Metalldurchkontaktierungsschichten 336c umfassen, ist von der ILD-Struktur 334 umgeben und liegt auf der PMOS-Vorrichtung 304. Ein zweiter Satz von Zwischenverbindungsschichten 338, die Kontakte 338a, Metalldrahtschichten 338b und Metalldurchkontaktierungsschichten 338c umfassen, ist von der ILD-Struktur 334 umgeben und liegt auf der NMOS-Vorrichtung 306. In einigen Ausführungsformen können der erste Satz von Zwischenverbindungsschichten 336 und der zweite Satz von Zwischenverbindungsschichten 338 Kupfer, Wolfram und/oder Aluminium umfassen. Die ILD-Struktur 334 ist durch eine Deckstruktur 340 abgedeckt. Die Deckstruktur 340 kann mehrere Passivierungsschichten, beispielsweise eine erste Passivierungsschicht 342 und eine zweite Passivierungsschicht 344, umfassen. Die erste Passivierungsschicht 342 und die zweite Passivierungsschicht 344 können Materialien umfassen, die Oxide oder Nitride (z. B. Siliziumoxid, Siliziumnitrid), undotiertes Silikatglas und/oder eine Mehrschicht davon sind. Bondpads, einschließlich eines ersten Bondpads 346 und eines zweiten Bondpads 348, sitzen in der Deckstruktur 340. Das erste Bondpad 346 und das zweite Bondpad 348 bestehen aus einem leitfähigen Material, wie Kupfer. In einigen Ausführungsformen ist das erste Bondpad 346 durch den ersten Satz von Zwischenverbindungsschichten 336 mit der PMOS-Vorrichtung 304 verbunden und das zweite Bondpad 348 ist durch den zweiten Satz von Zwischenverbindungsschichten 338 mit der NMOS-Vorrichtung 306 verbunden.
  • Unter Bezugnahme auf die 4-13 stellt eine Reihe von Schnittansichten 400-1300 einige Ausführungsformen eines Verfahrens zur Herstellung einer IC mit einer epitaktischen Source und einem epitaktischen Drain für einen PMOS-Transistor, wie den PMOS-Transistor von 1A, dar.
  • Wie durch die Schnittansicht 400 von 4 dargestellt, wird ein Substrat 102 bereitgestellt. Das Substrat 102 kann aus einem Halbleitermaterial hergestellt sein. In einigen Ausführungsformen ist das Substrat 102 ein Grundsubstrat aus monokristallinem Silizium sein, während das Substrat in anderen Ausführungsformen ein Halbleiter-oder-Isolator-Substrat (SOI-Substrat) ist, das ein Handhabungssubstrat, eine Isolierschicht über dem Handhabungssubstrat und eine Vorrichtungsschicht, die aus Halbleitermaterial hergestellt ist, über der Isolierschicht umfasst. Isolationsstrukturen 112a, 112b und 112c sind in dem Substrat gebildet und erstrecken sich in die obere Oberfläche des Substrats 102. Das Substrat 102 kann eine Dicke aufweisen, die zwischen etwa 1,5 Mikrometer und 4 Mikrometer liegt. Das Substrat 102 kann beispielsweise etwa 2,5 Mikrometer dick sein. Die Isolationsstrukturen 112a, 112b, 112c erstrecken sich von einer oberen Oberfläche des Substrats 102 und können beispielsweise eine Tiefe von ungefähr 1 Mikrometer aufweisen. Die Isolationsstrukturen 112a, 112b, 112c grenzen Vorrichtungsregionen des Substrats 102, wie eine Logikregion oder Hochspannungsvorrichtungsregion, ab. In einigen Ausführungsformen umfasst ein Vorgang zum Bilden der Isolationsstrukturen 112a, 112b, 112c ein Bilden von Gräben und ein anschließendes Füllen der Gräben mit einem Dielektrikumsmaterial.
  • Das Substrat wird mit Dotiermitteln implantiert, um N-Wannenregionen 104a, 104b und eine P-Wannenregion 106 zu bilden. Wie oben beschrieben weisen die N-Wannenregionen 104a, 104b ein N-Typ-Dotiermittel auf und können eine Dotierkonzentration aufweisen, die zwischen etwa 10^15 und 10^17 Verunreinigungen/cm-3 liegt, und die P-Wannenregion 106 weist ein P-Typ-Dotiermittel auf und kann eine Dotierkonzentration aufweisen, die zwischen etwa 10^15 und 10^17 Verunreinigungen/cm-3 liegt. Die N-Wannenregionen 102 können eine Dicke aufweisen, die zwischen etwa 2 Mikrometer und 5 Mikrometer liegt.
  • Wie durch die Schnittansicht 500 von 5 dargestellt, werden mehrere Gate-Schichten 502 über dem Substrat 102 gebildet. In einigen Ausführungsformen umfassen die mehreren Gate-Schichten 502 eine Gate-Dielektrikumsschicht 504 und eine Gate-Elektrodenschicht 506. Die Gate-Dielektrikumsschicht 504 kann beispielsweise ein Dielektrikum mit hohem k-Wert umfassen und die Gate-Elektrodenschicht 506 kann in einigen Ausführungsformen Polysilizium umfassen. Obwohl die Gate-Dielektrikumsschicht 504 und die Gate-Elektrodenschicht 506 jeweils wie gezeigt als eine einzige Schicht gezeigt sind, kann jede Schicht aus mehreren Schichten bestehen. Eine Gate-Maske 508 wird selektiv über den mehreren Gate-Schichten 502 abgeschieden. Die Gate-Maske 508 wird insbesondere gebildet und strukturiert, um zwischen der ersten Isolationsstruktur 112a und der zweiten Isolationsstruktur 112b zu liegen. In einigen Ausführungsformen ist die Gate-Maske 508 eine Photoresist-Schicht.
  • Wie durch die Schnittansicht 600 von 6 dargestellt, werden mehrere Gate-Schichten 502 bei aufgelegter Gate-Maske (508 von 5) strukturiert. Die erste Strukturierung 602 kann beispielsweise unter Verwendung von Photolithographie durchgeführt werden, um die mehreren Gate-Schichten (502 von 5) zu strukturieren. Alternativ dazu kann die erste Strukturierung 602 durch Aussetzen der Gate-Schichten (502 von 5) gegenüber einem Ätzmittel erfolgen. In einer anderen Ausführungsform kann die erste Strukturierung 602 durch Ätzen der mehreren Gate-Schichten (502 von 5) mit einem Ätzmittel durchgeführt werden. Das Ätzmittel kann ein trockenes Ätzmittel mit einer Ätzchemie, die eine Fluorspezies (z. B. CF4, CHF3, C4F8 usw.) umfasst, oder ein nasses Ätzmittel, das Fluorwasserstoffsäure (HF) umfasst, umfassen. Anschließend wird die Gate-Maske (508 von 5) abgezogen, was zu dem Gate-Dielektrikum 122 und der Gate-Elektrode 124 führt.
  • Wie durch die Schnittansicht 700 von 7 dargestellt, werden die Seitenwand-Abstandshalter 126 entlang Seitenwänden des Gate-Dielektrikums 122 und der Gate-Elektrode 124 gebildet, um das Gate 120 zu bilden. Die Seitenwand-Abstandshalter 126 können beispielsweise Oxid oder irgendein anderes Dielektrikum, wie Siliziumnitrid, sein. In einigen Ausführungsformen umfasst ein Vorgang zum Bilden der Seitenwand-Abstandshalter 126 ein Bilden einer Gate-Abstandshalterschicht, die das Gate-Dielektrikum 122 bzw. die Gate-Elektrode 124 konform bedeckt und auskleidet. Die Gate-Abstandshalterschicht kann beispielsweise durch Hochtemperatur-Oxidation (HTO) gebildet werden, auf die beispielsweise schnelles thermisches Tempern (RTA) folgen kann. Des Weiteren umfasst der Vorgang in einigen Ausführungsformen ein Durchführen eines Rückätzens in die Gate-Abstandshalterschicht, um horizontale Segmente der Gate-Abstandshalterschicht zu entfernen, ohne vertikale Segmente der Gate-Abstandshalterschicht zu entfernen. Die vertikalen Segmente, die nach dem Rückätzen an Ort und Stelle bleiben, entsprechen den Seitenwand-Abstandshaltern 126.
  • Wie durch die Schnittansicht 800 von 8 dargestellt, wird ein abgewinkeltes Implantat 802 durchgeführt, um eine PLDD-Region 118 unter dem Gate 120 in der ersten N-Wannenregion 104a zu bilden. Das abgewinkelte Implantat 802 weist einen anderen Leitfähigkeitstyp (z.B. p+) als die erste N-Wannenregion 104a auf. In einigen Ausführungsformen kann das abgewinkelte Implantat 802 in anderen freigelegten Oberflächenregionen des Substrats, einschließlich 104a, 104b und 106 (nicht gezeigt) implantiert werden, das abgewinkelte Implantat 802 kann jedoch auch durch ein Feldoxid oder eine andere Blockierungsstruktur (nicht gezeigt) von diesen anderen Oberflächenregionen blockiert, und aufgrund dessen ist nur eine PLDD-Region 118 dargestellt.
  • Wie durch die Schnittansicht 900 von 9 dargestellt, wird ein normaler p-Typ-Ionenimplantationsarbeitsvorgang mit einer aufgelegten p-Wannenmaske (nicht gezeigt) durchgeführt, um eine isolierte P-Wanne 108 zu bilden (wobei „normal“ lotrecht zu der Oberfläche des Substrats 102 bedeutet). Ein separater normaler n-Typ-Ionenimplantationsarbeitsvorgang wird mit einer aufgelegten n-Wannenmaske durchgeführt, um eine erste N+-dotierte Region 110a in der ersten N-Wannenregion 104a zu bilden und gleichzeitig eine zweite N+-dotierte Region 110b in der zweiten N-Wannenregion 104b zu bilden. Die isolierte P-Wanne 108 kann eine Dicke aufweisen, die zwischen etwa 0,5 Mikrometer und 2 Mikrometer liegt. In einem anderen Beispiel kann die Dicke der isolierten P-Wanne 108 zwischen etwa 1 Mikrometer und 1,5 Mikrometer liegen.
  • Wie durch die Schnittansicht 1000 von 10 dargestellt, werden Hartmaskenschichten 1002-1006 abgeschieden. Die Hartmaskenschichten 1002 und 1006 werden selektiv über dem Substrat 102 abgeschieden und die Hartmaskenschicht 1004 wird über dem Gate 120 abgeschieden. Die Hartmaskenschichten 1002-1006 können aus Siliziumnitrid (Si3N4) bestehen.
  • Wie durch die Schnittansicht 1100 von 11 dargestellt, ätzt eine zweite Strukturierung 1102 die oberste Oberfläche des Substrats 102, um eine mehrkantige Source-Aussparung 1104 und eine mehrkantige Drain-Aussparung 1106 zu bilden. In einigen Ausführungsformen ist die zweite Strukturierung 1102 eine abgewinkelte Ätzung, die ermöglicht, dass die Aussparung sich in Winkeln in das Substrat 102 erstreckt. Die mehrkantige Source-Aussparung 1104 und die mehrkantige Drain-Aussparung 1106 weisen mehrere im Wesentlichen planare Kanten auf, die an Ecken verbunden sind. Ein Ätzmittel der zweiten Strukturierung 1102 kann ein trockenes Ätzmittel mit einer Ätzchemie, die eine Fluorspezies (z. B. CF4, CHF3, C4F8 usw.) umfasst, oder ein nasses Ätzmittel, wie Fluorwasserstoffsäure (HF), umfassen.
  • Wie durch die Schnittansicht 1200 von 12 dargestellt, werden eine epitaktische p-Typ-Source 114 und ein epitaktischer p-Typ-Drain 116 durch einen epitaktischen Wachstumsvorgang gebildet. Die epitaktische p-Typ-Source 114 wird in der mehrkantigen Source-Aussparung (1104 von 11) gebildet und der epitaktische p-Typ-Drain 116 wird in der mehrkantigen Drain-Aussparung (1106 von 11) gebildet. Die epitaktische p-Typ-Source 114 und der epitaktische p-Typ-Drain 116 werden unter Verwendung epitaktischer Techniken wachsen gelassen. Man nehme an, dass die epitaktische p-Typ-Source 114 Silizium-Germanium (SiGe) ist. Die Abscheidung des dotierten Silizium-Germaniums in einem CVD-Reaktor, einem LPCVD-Reaktor oder einem Ultrahochvakuum-CVD (UHVCVD) vorgenommen. Die Reaktortemperatur kann zwischen 600 °C und 800 °C fallen und der Reaktordruck kann zwischen 1 und 760 Torr fallen. Das Trägergas kann aus Wasserstoff oder Helium bei einer Strömungsgeschwindigkeit bestehen, die zwischen 10 und 50 SLM liegt.
  • Die Abscheidung kann unter Verwendung eines Siliziumquellenvorläufergases vorgenommen werden, wie Dichlorsilan (DCS oder SiH2Cl2), Silan (SiH4) oder Disilan (Si2H6). DCS kann beispielsweise bei einer Strömungsgeschwindigkeit verwendet werden, die zwischen 15 und 100 SCCM liegt. Die Abscheidung kann auch ein Germaniumquellenvorläufergas verwenden, wie Ge, das in H2 verdünnt ist (z.B. kann das Ge zu 1-5 % verdünnt sein). Das verdünnte GeH4 kann beispielsweise in einer 1%-igen Konzentration und einer Strömungsgeschwindigkeit, die zwischen 50 und 300 SCCM liegt, verwendet werden. Dementsprechend kann dann eine epitaktische SiGe-p-Typ-Source 114 wachsen gelassen werden.
  • Hier wird das Verfahren zur Herstellung einer IC mit einer epitaktischen Source und einem epitaktischen Drain für einen PMOS-Transistor, wie den PMOS-Transistor von 1A, beschrieben. Dementsprechend kann der epitaktische p-Typ-Drain 116 auch SiGe sein. Somit ward der epitaktische p-Typ-Drain 116 unter Verwendung eines ähnlichen epitaktischen Wachstumsvorgangs wachsen gelassen. Das Verfahren zur Herstellung einer IC mit einer epitaktischen Source und einem epitaktischen Drain kann jedoch auch für einen NMOS-Transistor, wie den NMOS-Transistor von 2, verwendet werden. Die epitaktische n-Typ-Source 234 und der epitaktische n-Typ-Drain 216 können aus Siliziumphosphid (SiP) bestehen. Anstelle eines Verwendens eines Germaniumquellenvorläufergases kann beispielsweise ein Phosphorquellenvorläufergas dazu verwendet werden, die epitaktische n-Typ-Source 214 und den epitaktischen n-Typ-Drain 216 zu bilden. Der epitaktische Wachstumsvorgang kann bewirken, dass die epitaktische p-Typ-Source 114 und der epitaktische p-Typ-Drain 116 über der obersten Oberfläche des Substrats 102 wachsen.
  • Wie durch die Schnittansicht 1300 von 13 dargestellt, sobald die epitaktische p-Typ-Source 114 und der epitaktische p-Typ-Drain 116 wachsen gelassen wurden, werden die Hartmaskenschichten 1002-1006 von dem Substrat 102 und dem Gate 120 entfernt. In einigen Ausführungsformen kann ein Entfernen der Hartmaskenschichten 1002-1006 beispielsweise eine Dicke der epitaktischen p-Typ-Source 114 und des epitaktischen p-Typ-Drains 116 über dem Substrat 102 um einen Bereich zwischen ungefähr 1 % und ungefähr 10 % (z. B. von ungefähr 10 Ängström bis ungefähr 9 Ängström) verringern. In anderen Ausführungsformen kann ein Entfernen der Hartmaskenschichten 1002-1006 eine Dicke der epitaktischen p-Typ-Source 114 und des epitaktischen p-Typ-Drains 116 verringern, um bei oder unterhalb der Oberfläche des Substrats 102 zu sein.
  • Obwohl die 4-13 beschreiben das Herstellungsverfahren für eine PMOS-Vorrichtung mit einer epitaktischen p-Typ-Source und einem epitaktischen p-Typ-Drain beschreiben, kann das Verfahren durch Ändern der Dotiercharakteristika der Vorrichtung für eine NMOS-Vorrichtung angepasst werden. Eine NMOS-Vorrichtung würde beispielsweise eine epitaktische n-Typ-Source und einen epitaktischen n-Typ-Drain aufweisen. Dementsprechend würde sich das Verfahren nicht ändern, sondern die Dotiermittel würden sich vielmehr ändern, um für den Vorrichtungstyp geeignet zu sein.
  • Unter Bezugnahme auf 14 wird ein Ablaufdiagramm 1400 von einigen Ausführungsformen des Verfahrens der 4-13 bereitgestellt.
  • Bei 1402 werden Isolationsstrukturen in einem Substrat gebildet. Das Substrat umfasst eine n-Typ-Wanne und eine p-Typ-Wanne. Die n-Typ-Wanne kann eine Hochspannungs-n-Typ-Wanne (HVNW) sein und die p-Typ-Wanne kann eine Hochspannungs-p-Typ-Wanne (HVPW) sein. Die Isolationsstrukturen erstrecken sich von einer oberen Oberfläche des Substrats in das Innere des Substrats. Siehe beispielsweise 4.
  • Bei 1404 werden Gate-Schichten über dem Substrat gebildet. Die Gate-Schichten können eine Gate-Dielektrikumsschicht und eine Gate-Elektrodenschicht umfassen. Des Weiteren wird eine Gate-Maske über den Gate-Schichten abgeschieden. Siehe beispielsweise 5.
  • Bei 1406 wird ein Gate durch Strukturieren der Gate-Schichten gebildet. Das Gate umfasst ein Gate-Dielektrikum und eine Gate-Elektrode. Siehe beispielsweise 6.
  • Bei 1408 werden Seitenwand-Abstandshalter auf beiden Seiten des Gates gebildet. Siehe beispielsweise 7.
  • Bei 1410 wird eine PLDD-Region durch eine abgewinkelte Implantation unter dem Gate in der N-Typ-Wanne gebildet. In einigen Ausführungsformen ist eine Kante der PLDD-Region auf das Gate ausgerichtet. Siehe beispielsweise 8.
  • Bei 1412 werden eine isolierte P-Wanne und eine erste N+-dotierte Region in der ersten N-Typ-Wanne gebildet und eine N+-dotierte Region wird durch einen Ionenimplantationsarbeitsvorgang in der zweiten N-Wannenregion gebildet. Siehe beispielsweise 9.
  • Bei 1414 werden Hartmaskenschichten selektiv über dem Substrat und dem Gate abgeschieden. Siehe beispielsweise 10.
  • Bei 1416 eine mehrkantige Source-Aussparung in der n-Typ-Wanne und eine mehrkantige Drain-Aussparung in der p-Typ-Wanne des Substrats. Siehe beispielsweise 11.
  • Bei 1418 wird eine epitaktische p-Typ-Source in der mehrkantigen Source-Aussparung gebildet und ein epitaktischer p-Typ-Drain wird in der mehrkantigen Drain-Aussparung gebildet. Siehe beispielsweise 12.
  • Bei 1420 werden die Hartmaskenschichten entfernt. Siehe beispielsweise 13.
  • Vorteilhaft senken die epitaktische p-Typ-Source und der epitaktische p-Typ-Drain den RDS(on).
  • Obwohl das Ablaufdiagramm 1400 von 14 hierin als eine Reihe von Aktionen oder Ereignissen dargestellt und beschrieben ist, wird man zu schätzen wissen, dass die dargestellte Abwicklung derartiger Aktionen oder Ereignisse nicht in einem einschränkenden Sinn gedeutet werden sollte. Einige Aktionen können beispielsweise in anderen Reihenfolgen und/oder gleichzeitig mit anderen Aktionen oder Ereignissen neben den hierin dargestellten und/oder beschriebenen erfolgen. Des Weiteren können nicht alle dargestellten Aktionen erforderlich sein, um einen oder mehrere Gesichtspunkte oder Ausführungsformen der Beschreibung hierin zu implementieren, und eine oder mehrere der hierin dargelegten Aktionen können in einer oder mehreren separaten Aktionen und/oder Phasen vorgenommen werden.
  • In Anbetracht des Vorstehenden stellen einige Ausführungsformen der vorliegenden Anmeldung eine integrierte Schaltung mit einer epitaktischen Source und einem epitaktischen Drain bereit, die einen Gate-Abbrand verringert und die Schaltgeschwindigkeit erhöht, so dass sie für Hochspannungsanwendungen geeignet ist. Die integrierte Schaltung umfasst ein Halbleitersubstrat mit einer Hochspannungs-N-Wanne (HVNW) und einer Hochspannungs-P-Wanne (HVPW). Die integrierte Schaltung umfasst weiterhin eine Hochspannungsvorrichtung auf dem Halbleitersubstrat. Die Hochspannungsvorrichtung umfasst eine epitaktische p-Typ-Source, die in der HVNW angeordnet ist, einen epitaktischen p-Typ-Drain, der in der HVPW angeordnet ist, und ein Gate, das zwischen der epitaktischen p-Typ-Source und dem epitaktischen p-Typ-Drain auf einer Oberfläche des Halbleitersubstrats angeordnet ist.
  • Des Weiteren stellen andere Ausführungsformen der vorliegenden Anmeldung eine integrierte Schaltung mit einer epitaktischen Source und einem epitaktischen Drain bereit. Die integrierte Schaltung umfasst ein Halbleitersubstrat mit einer Hochspannungs-P-Wanne (HVPW) und einer Hochspannungs-N-Wanne (HVNW). Die integrierte Schaltung umfasst außerdem eine Hochspannungsvorrichtung auf dem Halbleitersubstrat. Die Hochspannungsvorrichtung weist eine epitaktische n-Typ-Source, die in der HVPW angeordnet ist, einen epitaktischen n-Typ-Drain, der in der HVNW angeordnet ist, und ein Gate auf, das zwischen der HVPW und der HVNW auf einer Oberfläche des Halbleitersubstrats angeordnet ist.
  • Noch weiter stellen andere Ausführungsformen der vorliegenden Anmeldung ein Verfahren zur Herstellung einer integrierten Schaltung (IC) mit einer epitaktischen Source und einem epitaktischen Drain bereit. Das Verfahren umfasst ein Bilden von Gate-Schichten über einem Substrat. Das Substrat weist eine Hochspannungs-N-Wanne (HVNW) und eine Hochspannungs-P-Wanne (HVPW) auf. Die Gate-Schichten werden strukturiert, um ein Gate mit einem Gate-Dielektrikum und einer Gate-Elektrode zu bilden. Seitenwand-Abstandshalter werden auf beiden Seiten des Gate-Dielektrikums und der Gate-Elektrode gebildet. Das Verfahren umfasst außerdem ein selektives Abscheiden von Hartmaskenschichten über dem Substrat und dem Gate. Eine abgewinkelte Ätzung wird durchgeführt, um eine mehrkantige Source-Aussparung in der HVNW und eine mehrkantige Drain-Aussparung in der HVPW zu bilden. Die mehrkantige Source-Aussparung und die mehrkantige Drain-Aussparung weisen mehrere im Wesentlichen planare Kanten auf, die an Ecken verbunden sind. Eine epitaktische p-Typ-Source wird in der mehrkantigen Source-Aussparung gebildet und ein epitaktischer p-Typ-Drain wird in der mehrkantigen Drain-Aussparung gebildet. Die epitaktische p-Typ-Source und der epitaktische p-Typ-Drain weisen eine Polygonform auf. Dann werden die Hartmaskenschichten entfernt.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, so dass Fachmänner die Gesichtspunkte der vorliegenden Offenbarung besser verstehen können. Fachmänner sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als eine Grundlage zum Entwerfen oder Modifizieren anderer Vorgänge und Strukturen zur Ausführung derselben Zwecke und/oder Erzielung derselben Vorteile der hierin eingeführten Ausführungsformen verwenden können. Fachmänner sollten zudem begreifen, dass derartige äquivalente Konstruktionen nicht von dem Sinn und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Substitutionen und Abänderungen hierin vornehmen können, ohne vom Sinn und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Integrierte Schaltung (IC), umfassend: ein Halbleitersubstrat mit einer Hochspannungs-N-Wanne (HVNW) und einer Hochspannungs-P-Wanne (HVPW) und eine Hochspannungsvorrichtung auf dem Halbleitersubstrat, wobei die Hochspannungsvorrichtung eine epitaktische p-Typ-Source, die in der HVNW angeordnet ist, einen epitaktischen p-Typ-Drain, der in der HVPW angeordnet ist, und ein Gate, das zwischen der epitaktischen p-Typ-Source und dem epitaktischen p-Typ-Drain auf einer Oberfläche des Halbleitersubstrats angeordnet ist, umfasst.
  2. IC nach Anspruch 1, wobei die epitaktische p-Typ-Source und der epitaktische p-Typ-Drain Silizium-Germanium (SiGe) sind.
  3. IC nach Anspruch 1 oder 2, wobei die epitaktische p-Typ-Source und der epitaktische p-Typ-Drain eine Polygonform aufweisen.
  4. IC nach Anspruch 3, wobei die Polygonform hexagonal ist.
  5. IC nach einem der vorhergehenden Ansprüche, wobei die epitaktische p-Typ-Source sechs im Wesentlichen planare Facetten aufweist, einschließlich einer unteren Facette, einer oberen Facette, einer ersten Seite mit zwei abgewinkelten Facetten und einer zweiten Seite mit zwei abgewinkelten Facetten.
  6. IC nach Anspruch 5, wobei die erste Seite Folgendes umfasst: eine erste höhere Facette, die sich von der oberen Facette in die HVNW erstreckt; und eine erste niedrigere Facette, die sich von der unteren Facette zu der ersten höheren Facette hin erstreckt, wobei die erste höhere Facette und die erste niedrigere Facette an einem ersten Punkt unterhalb der Oberfläche des Halbleitersubstrats aufeinander treffen.
  7. IC nach Anspruch 6, wobei die zweite Seite Folgendes umfasst: eine zweite höhere Facette, die sich von der oberen Facette in die HVPW erstreckt; und eine zweite niedrigere Facette, die sich von der unteren Facette zu der zweiten höheren Facette hin erstreckt, wobei die zweite höhere Facette und die zweite niedrigere Facette an einem zweiten Punkt unterhalb der Oberfläche des Halbleitersubstrats aufeinander treffen und wobei der erste Punkt und der zweite Punkt sich um einen Abstand d1 unter der Oberfläche des Halbleitersubstrats erstrecken.
  8. IC nach Anspruch 6 oder 7, wobei das Gate ein Gate-Dielektrikum, eine Gate-Elektrode und Seitenwand-Abstandshalter, die durch das Gate-Dielektrikum und die Gate-Elektrode getrennt sind, umfasst und wobei der erste Punkt unter einem Seitenwand-Abstandshalter der Seitenwand-Abstandshalter liegt.
  9. IC nach einem der vorhergehenden Ansprüche, wobei ein Abschnitt der epitaktischen p-Typ-Source sich oberhalb der Oberfläche des Halbleitersubstrats erstreckt.
  10. Integrierte Schaltung (IC), umfassend: ein Halbleitersubstrat mit einer Hochspannungs-P-Wanne (HVPW) und einer Hochspannungs-N-Wanne (HVNW) und eine Hochspannungsvorrichtung auf dem Halbleitersubstrat, wobei die Hochspannungsvorrichtung eine epitaktische n-Typ-Source, die in der HVPW angeordnet ist, einen epitaktischen n-Typ-Drain, der in der HVNW angeordnet ist, und ein Gate, das zwischen der HVPW und der HVNW auf einer Oberfläche des Halbleitersubstrats angeordnet ist, umfasst.
  11. IC nach Anspruch 10, wobei die epitaktische n-Typ-Source und der epitaktische n-Typ-Drain Siliziumphosphid (SiP) sind.
  12. IC nach Anspruch 10 oder 11, wobei die epitaktische n-Typ-Source und der epitaktische n-Typ-Drain eine Polygonform aufweisen.
  13. IC nach Anspruch 12, wobei die Polygonform hexagonal ist.
  14. IC nach einem der vorhergehenden Ansprüche 10 bis 13, wobei die epitaktische n-Typ-Source sechs im Wesentlichen planare Facetten aufweist, einschließlich einer unteren Facette, einer oberen Facette, einer ersten Seite mit zwei abgewinkelten Facetten und einer zweiten Seite mit zwei abgewinkelten Facetten.
  15. IC nach Anspruch 14, wobei die erste Seite Folgendes umfasst: eine erste höhere Facette, die sich von der oberen Facette in die HVPW erstreckt; und eine erste niedrigere Facette, die sich von der unteren Facette zu der ersten höheren Facette hin erstreckt, wobei die erste höhere Facette und die erste niedrigere Facette an einem ersten Punkt unterhalb einer obersten HVPW-Oberfläche aufeinander treffen.
  16. IC nach Anspruch 14 oder 15, wobei ein Abschnitt der epitaktischen n-Typ-Source sich oberhalb einer obersten Oberfläche der HVPW erstreckt.
  17. Verfahren zur Herstellung einer integrierten Schaltung (IC), wobei das Verfahren Folgendes umfasst: Bilden von Gate-Schichten über einem Substrat, wobei das Substrat eine Hochspannungs-N-Wanne (HVNW) und eine Hochspannungs-P-Wanne (HVPW) aufweist; Strukturieren der Gate-Schichten, um ein Gate mit einem Gate-Dielektrikum und einer Gate-Elektrode zu bilden; Bilden von Seitenwand-Abstandshaltern auf beiden Seiten des Gate-Dielektrikums und der Gate-Elektrode; selektives Abscheiden von Hartmaskenschichten über dem Substrat und dem Gate; Durchführen einer abgewinkelten Ätzung, um eine mehrkantige Source-Aussparung in der HVNW und eine mehrkantige Drain-Aussparung in der HVPW zu bilden, wobei die mehrkantige Source-Aussparung und die mehrkantige Drain-Aussparung mehrere im Wesentlichen planare Kanten aufweisen, die an Ecken verbunden sind; Bilden einer epitaktischen p-Typ-Source in der mehrkantigen Source-Aussparung und eines epitaktischen p-Typ-Drains in der mehrkantigen Drain-Aussparung, wobei die epitaktische p-Typ-Source und der epitaktische p-Typ-Drain eine Polygonform aufweisen; und Entfernen der Hartmaskenschichten.
  18. Verfahren nach Anspruch 17 oder 18, wobei die epitaktische p-Typ-Source und der epitaktische p-Typ-Drain aus Silizium-Germanium (SiGe) bestehen.
  19. Verfahren nach Anspruch 17, wobei die epitaktische p-Typ-Source und der epitaktische p-Typ-Drain jeweils sechs im Wesentlichen planare Facetten aufweisen, einschließlich einer unteren Facette, einer oberen Facette, einer ersten Seite mit zwei abgewinkelten Facetten und einer zweiten Seite mit zwei abgewinkelten Facetten.
  20. Verfahren nach Anspruch 19, wobei die zwei abgewinkelten Facetten der ersten Seite an einem ersten Punkt aufeinander treffen und die zwei abgewinkelten Facetten der zweiten Seite an einem zweiten Punkt aufeinander treffen und wobei der erste Punkt und der zweite Punkt in einem Abstand d1 unterhalb einer oberen Oberfläche des Substrats sind.
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