TWI706532B

TWI706532B - 半導體裝置

Info

Publication number: TWI706532B
Application number: TW108111809A
Authority: TW
Inventors: 溫文華; 劉家慎; 陳文鐘; 林崇榮
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2019-04-03
Filing date: 2019-04-03
Publication date: 2020-10-01
Also published as: TW202038412A

Abstract

一種半導體裝置包括基板以及導通結構。基板具有第一導電類型。基板包括第一隔離區、第一佈植區及第二佈植區。第一隔離區設置於基板的周圍。第一佈植區具有第一導電類型。第二佈植區具有第二導電類型，第二導電類型與第一導電類型相反。導通結構設置於基板上，且至少部分導通結構位於第一隔離區之上。

Description

半導體裝置

本發明實施例係有關於一種半導體裝置，且特別有關於一種絕緣層上半導體(semiconductor on insulator, SOI)裝置。

半導體裝置可被廣泛地使用於各種應用中。舉例而言，半導體裝置可被用來作為作成整流器、振盪器、發光器、放大器、測光器等。

隨著科技的進步，半導體產業遂發展出一種絕緣層上半導體(semiconductor on insulator, SOI)裝置，其具有較易提升時脈，並減少電流漏電成為省電的積體電路(integrated circuit, IC)，在製程上可省略部分光罩以節省成本等優勢。

然而，現有之絕緣層上半導體裝置並非在各方面皆令人滿意。舉例而言，半導體裝置中位於主動區上的多晶矽連接，可能產生額外的寄生電容(parasitic capacitance)，因而造成積體電路在線路上的電阻電容延遲(RC delay)。

本發明實施例包括一種半導體裝置。半導體裝置包括基板以及導通結構。基板具有第一導電類型。基板包括第一隔離區、第一佈植區及第二佈植區。第一隔離區設置於基板的周圍。第一佈植區具有第一導電類型。第二佈植區具有第二導電類型，第二導電類型與第一導電類型相反。導通結構設置於基板上，且至少部分導通結構位於第一隔離區之上。

本發明實施例亦包括一種半導體裝置。半導體裝置包括基板以及導通結構。基板包括第一隔離區、第二隔離區、第一佈植區及第二佈植區。第一隔離區設置於基板的周圍。第二隔離區設置於第一隔離區所圍繞的區域的內部並與第一隔離區分離。第一佈植區相鄰於第二隔離區。第二佈植區相鄰於第二隔離區與第一佈植區。導通結構設置於基板上，且至少部分導通結構位於第一隔離區與第二隔離區之上。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。

應理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。

此外，其中可能用到與空間相關用詞，例如「在… 下方」、「下方」、「較低的」、「在… 上方」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本發明的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本發明實施例有特別定義。

以下所揭露之不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。

在本發明實施例之半導體裝置中，複數電極(例如，源極/汲極、基極)可透過導通結構(包含導電層與介電層)彼此分離，且部分導通結構設置於隔離區(例如，深溝槽隔離(deep trench isolation,DTI)結構)之上，藉此有效降低寄生電容(parasitic capacitance)並改善線路的電阻電容延遲(RC delay)。以下將參考圖式所示的實施例進行說明。

第1圖為根據本發明一實施例之半導體裝置100的部分俯視圖。第2圖為第1圖的線A-A所切之半導體裝置100的部分剖面圖。第3圖為第1圖的線B-B所切之半導體裝置100的部分剖面圖。要注意的是，為了更清楚顯示本發明實施例的特徵，第1圖至第3圖中可能省略部分元件。

參照第1圖至第3圖，本發明實施例之半導體裝置100包括基板10。在一些實施例中，基板10為矽基板，但本發明實施例並非以此為限。舉例而言，在一些其他的實施例中，基板10可包括一些其他的元素半導體(例如，鍺)基板。基板10亦可包括化合物半導體(例如，碳化矽、砷化鎵、砷化銦或磷化銦)基板。基板10亦可包括合金半導體(例如，矽化鍺、碳化矽鍺(silicon germanium carbide)、磷砷化鎵(gallium arsenic phosphide)或磷化銦鎵(gallium indium phosphide))基板。

在一些實施例中，基板10可包括絕緣層上半導體(semiconductor on insulator, SOI)基板(例如，絕緣層上矽基板或絕緣層上鍺基板)，前述絕緣層上半導體基板可包括底板、設置於前述底板上之埋藏氧化層以及設置於前述埋藏氧化層上之半導體層。在一些實施例中，基板10可包括單晶基板、多層基板(multi-layer substrate)、梯度基板(gradient substrate)、其他適當之基板或前述之組合。

在本實施例中，基板10可具有第一導電類型，舉例來說，第一導電類型為P型，其可包括如硼、鋁、鎵、銦、鉈之P型摻質。在一些實施例中，基板10之摻雜濃度(例如，平均摻雜濃度)可為10 ¹⁰至10 ¹⁶cm ^-3，但本發明實施例並非以此為限。在其他實施例中，第一導電類型也可為N型。

如第1圖所示，基板包括第一隔離區31，第一隔離區31設置於基板10的周圍。舉例而言，第一隔離區31可被用來定義主動區並提供形成於前述主動區中的基板10中及/或上的各種裝置元件所需的電性隔離。在本發明實施例中，第一隔離區31為深溝槽隔離(deep trench isolation, DTI)結構。舉例而言，第一隔離區31的深度可為0.1至100 µm。

在一些實施例中，形成第一隔離區31(深溝槽隔離)之步驟可包括於基板10中蝕刻出溝槽，並於前述溝槽中填入絕緣材料(例如，氧化矽、氮化矽、或氮氧化矽)。所填充的溝槽可具有多層結構(例如，熱氧化襯層以及填充於溝槽之氮化矽)。可進行化學機械研磨(Chemical mechanical polishing, CMP)製程以研磨多餘的絕緣材料並平坦化第一隔離區31之上表面。

在本實施例中，基板10包括第一佈植區11與第二佈植區21，第一佈植區11與基板10同樣具有第一導電類型(例如，P型)，而第二佈植區21具有與第一導電類型相反的第二導電類型(例如，N型)。具體而言，可進行適當之製程(例如，離子佈植製程)將如硼、鋁、鎵、銦、鉈之P型摻質佈植至半導體裝置100之基板10的第一佈植區11中以形成P型第一佈植區11，也可進行適當之製程(例如，離子佈植製程)將如氮、磷、砷、銻、鉍之N型摻質佈植至半導體裝置100之基板10的第二佈植區21中以形成N型第二佈植區21。舉例而言，可先形成適當之佈植罩幕(未繪示)於基板10上，經由前述佈植罩幕進行離子佈植製程以形成P型第一佈植區11；接著，同樣以適當之佈植罩幕(未繪示)於基板10上，經由前述佈植罩幕進行離子佈植製程以形成N型第二佈植區21。在本實施例中，第一佈植區11的摻雜濃度大於基板10的摻雜濃度。

如第1圖所示，半導體裝置100進一步包括導通結構40，導通結構40設置於基板10上，且至少部分導通結構40位於第一隔離區31之上。在本實施例中，第二佈植區21可透過導通結構40被區分為第一電極211與第二電極213。具體而言，導通結構40可分為第一子區40-1及第二子區40-2，且第一子區40-1及第二子區40-2彼此分離。導通結構40之第一子區40-1可設置於第一佈植區11與第二佈植區21的交界處之上，而導通結構40之第二子區40-2可將第二佈植區21區分為第一電極211與第二電極213。

同時參照第2、3圖，導通結構40(第一子區40-1及第二子區40-2)包括介電層41與導電層43，導電層43設置於介電層41上。在一些實施例中，可先依序毯覆性(blanket)沉積介電材料層(未繪示)及位於其上之導電材料層(未繪示)於基板10上，再將此介電材料層及導電材料層經微影與蝕刻製程圖案化以分別形成介電層41以及導電層43。

在一些實施例中，前述介電材料層(用以形成介電層41)可由氧化矽、氮化矽、氮氧化矽、高介電常數(high-κ)介電材料、其他任何適合之介電材料或前述之組合所形成。舉例而言，前述高介電常數介電材料可為LaO、AlO、ZrO、TiO、Ta ₂O ₅、Y ₂O ₃、SrTiO ₃(STO)、BaTiO ₃(BTO)、BaZrO、HfO ₂、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO ₃(BST)、Al ₂O ₃、其他合適之高介電常數介電材料或前述組合。在一些實施例中，前述介電材料層可藉由化學氣相沉積法(chemical vapor deposition, CVD)、原子層沉積法(atomic layer deposition, ALD)或旋轉塗佈法形成。舉例而言，前述化學氣相沉積法可為低壓化學氣相沉積法(low pressure chemical vapor deposition, LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition, LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition, RTCVD)或電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition, PECVD)。

在一些實施例中，前述導電材料層(用以形成導電層43)可由多晶矽所形成，但本發明實施例並非以此為限。在一些實施例中，前述導電材料層可由金屬(例如，W、Ti、Al、Cu、Mo、Ni、Pt、類似的金屬材料或前述之組合)、金屬合金、金屬氮化物(例如，氮化鎢、氮化鉬、氮化鈦、氮化鉭、類似的金屬氮化物或前述之組合)、金屬矽化物(例如，矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺、類似的金屬矽化物或前述之組合)、金屬氧化物(例如，氧化釕、氧化銦錫、類似的金屬氧化物或前述之組合)、其他適當的導電材料或前述之組合所形成。舉例而言，可使用化學氣相沉積製程、物理氣相沉積製程(例如，真空蒸鍍製程(vacuum evaporation process)或濺鍍製程(sputtering process))、其他適當的製程或前述之組合形成前述導電材料層。

在第1圖至第3圖所示的實施例中，基板10可進一步包括第二隔離區33。第二隔離區33設置於第一隔離區31所圍繞的區域的內部並與第一隔離區31分離。如第1圖所示，第一佈植區11相鄰於第二隔離區33，第二佈植區21相鄰於第二隔離區33與第一佈植區11。具體而言，第一佈植區11與第二佈植區21可設置於第一隔離區31與第二隔離區33之間，且第一佈植區11與第二佈植區21圍繞第二隔離區33。

類似地，第二隔離區33為深溝槽隔離(deep trench isolation, DTI)結構。舉例而言，第二隔離區33的深度可為0.1至100 µm。在一些實施例中，形成第二隔離區33(深溝槽隔離)之步驟可包括於基板10中蝕刻出溝槽，並於前述溝槽中填入絕緣材料(例如，氧化矽、氮化矽、或氮氧化矽)。所填充的溝槽可具有多層結構(例如，熱氧化襯層以及填充於溝槽之氮化矽)。可進行化學機械研磨(Chemical mechanical polishing, CMP)製程以研磨多餘的絕緣材料並平坦化第二隔離區33之上表面。

在本實施例中，導通結構40的部分第一子區40-1設置於第一隔離區31之上，部分第一子區40-1設置於第二隔離區33之上，導通結構40的部分第二子區40-2設置於第一隔離區31之上，且部分第二子區40-2設置於該第二隔離區33之上。具體而言，如第1圖所示，導通結構40之第一子區40-1的兩端設置於第一隔離區31之上，第一子區40-1的中央設置於第二隔離區33之上；導通結構40之第二子區40-2的兩端分別設置於第一隔離區31與第二隔離區33之上。但本發明實施例並非以此為限。

在一些實施例中，導通結構40之第二子區40-2的導電層43可作為半導體裝置100的閘極、導通結構40之第二子區40-2的介電層41可作為半導體裝置100的閘極介電層，第二佈植區21之第一電極211可作為半導體裝置100的源極，第二電極213可作為半導體裝置100的汲極，而第一佈植區11可作為半導體裝置100的基極(Bulk)。但本發明實施例並非以此為限。在一些實施例中，第二佈植區21之第一電極211可作為半導體裝置100的汲極，第二電極213可作為半導體裝置100的源極。

在第1圖至第3圖所示的實施例中，導通結構40之第二子區40-2設置於第二佈植區21之第一電極211與第二電極213(源極/汲極)之間且導通結構40之第二子區40-2的兩端分別設置於第一隔離區31與第二隔離區33之上；導通結構40之第一子區40-1設置於第一佈植區11(基極)與第二佈植區21(源極/汲極)之間且導通結構40之第一子區40-1的兩端設置於第一隔離區31之上，第一子區40-1的中央設置於第二隔離區33之上。由於第一隔離區31與第二隔離區33為深溝槽隔離結構，因此，能有效降低半導體裝置100的寄生電容，並改善線路的電阻電容延遲。

第4圖為根據本發明另一實施例之半導體裝置101的部分俯視圖。類似地，為了更清楚顯示本發明實施例的特徵，第4圖中可能省略部分元件。

如第4圖所示，本發明實施例之半導體裝置101包括基板(未標示)、以及導通結構45。基板具有第一導電類型(例如，P型)，且基板包括第一隔離區31、第一佈植區11及第二佈植區21。在本實施例中，第一隔離區31設置於基板的周圍；第一佈植區11具有與基板相同的第一導電類型(例如，P型)，且第一佈植區11的摻雜濃度大於基板的摻雜濃度；第二佈植區21具有與第一導電類型相反的第二導電類型(例如，N型)；導通結構45設置於基板上，且至少部分導通結構45位於第一隔離區31之上。在一些實施例中，第一隔離區31為深溝槽隔離結構，而導通結構45包括介電層與導電層，導電層設置於介電層上，且導電層可例如為多晶矽層。

具體而言，導通結構45可分為第一子區45-1及第二子區45-2。在本實施例中，第一子區45-1及第二子區45-2彼此相連，且第一子區45-1與第二子區45-2呈交叉形(cross type，或十字形)。但本發明實施例並非以此為限。在其他實施例中，第一子區45-1與第二子區45-2也可呈T形，在此不多加贅述。

類似地，導通結構45之第一子區45-1可設置於第一佈植區11與第二佈植區21的交界處之上，而導通結構45之第二子區45-2可將第二佈植區21區分為第一電極211與第二電極213。在第4圖所示的實施例中，導通結構45之第一子區45-1的兩端設置於第一隔離區31之上；導通結構45之第二子區45-2的兩端設置於第一隔離區31之上。此外，如第4圖所示，導通結構45之第二子區45-2也可將第一佈植區11區分為兩個區域(電極)。但本發明實施例並非以此為限。

第5圖為根據本發明一實施例之半導體裝置102的部分俯視圖。第6圖為第5圖的線C-C所切之半導體裝置102的部分剖面圖。第7圖為第5圖的線D-D所切之半導體裝置102的部分剖面圖。要注意的是，為了更清楚顯示本發明實施例的特徵，第5圖至第7圖中可能省略部分元件。

參照第5圖至第7圖，本發明實施例之半導體裝置102包括基板10、以及導通結構47。基板10具有第一導電類型(例如，P型)，且基板包括第一隔離區31、第一佈植區11及第二佈植區21。在本實施例中，第一隔離區31設置於基板的周圍；第一佈植區11具有與基板10相同的第一導電類型(例如，P型)，且第一佈植區11的摻雜濃度大於基板10的摻雜濃度；第二佈植區21具有與第一導電類型相反的第二導電類型(例如，N型)；導通結構47設置於基板上，且至少部分導通結構47位於第一隔離區31之上。在一些實施例中，第一隔離區31為深溝槽隔離結構，而導通結構47包括介電層41與導電層43，導電層43設置於介電層41上，且導電層43可例如為多晶矽層。

具體而言，導通結構47可分為第一子區47-1及第二子區47-2。在本實施例中，第一子區47-1及第二子區47-2彼此相連，且第一子區47-1與第二子區47-2呈T形，但本發明實施例非以此為限。

在本實施例中，導通結構47之第二子區47-2可將第二佈植區21區分為第一電極211與第二電極213。如第5圖所示，導通結構47之第二子區47-2的兩端設置於第一隔離區31之上。此外，在本實施例中，第一佈植區11可鄰接於第二佈植區21。具體而言，參照第5圖、第6圖，第一佈植區11可鄰接於第二佈植區21之第一電極211，而第二佈植區21之第一電極211可鄰接於第二佈植區21之第二電極213。亦即，第二佈植區21之第一電極211可位於第一佈植區11與第二佈植區21之第二電極213之間。

在第5圖至第7圖所示的實施例中，導通結構47之第二子區47-2(的導電層43)可作為半導體裝置102的閘極，第二佈植區21之第一電極211可作為半導體裝置102的源極，第二電極213可作為半導體裝置102的汲極，而第一佈植區11可作為半導體裝置102的基極(Bulk)。

在第5圖至第7圖所示的實施例中，進一步示出半導體裝置102的複數個接點(contact)51，這些接點可分別設置於半導體裝置102的第一佈植區11(基極)、第二佈植區21之第一電極211(源極)及第二佈植區21之第二電極213(汲極)上。要特別注意的是，接點51的數量以及位置並未限定於第5圖至第7圖所示的實施例中。舉例而言，在一些實施例中，導通結構47之第一子區47-1上也可設置有複數個接點51，可視實際需求而定，在此不多加贅述。

第8圖為根據本發明另一實施例之半導體裝置103的部分俯視圖。類似地，為了更清楚顯示本發明實施例的特徵，第8圖中可能省略部分元件。

如第8圖所示，本發明實施例之半導體裝置103包括基板(未標示)、以及導通結構49。基板具有第一導電類型(例如，P型)，且基板包括第一隔離區31、第一佈植區11及第二佈植區21。在本實施例中，第一隔離區31設置於基板的周圍；第一佈植區11具有與基板相同的第一導電類型(例如，P型)，且第一佈植區11的摻雜濃度大於基板的摻雜濃度；第二佈植區21具有與第一導電類型相反的第二導電類型(例如，N型)；導通結構49設置於基板上，且至少部分導通結構49位於第一隔離區31之上。在一些實施例中，第一隔離區31為深溝槽隔離結構，而導通結構49包括介電層與導電層，導電層設置於介電層上，且導電層可例如為多晶矽層。

具體而言，導通結構49可分為第一子區49-1及第二子區49-2。在本實施例中，第一子區49-1及第二子區49-2彼此相連，且第一子區49-1與第二子區49-2大致上呈T形。但本發明實施例並非以此為限。在其他實施例中，第一子區49-1與第二子區49-2也可呈其他形狀，可視實際需求而定，在此不多加贅述。

類似地，導通結構49之第一子區49-1可設置於第一佈植區11與第二佈植區21的交界處之上，而導通結構49之第二子區49-2可將第二佈植區21區分為第一電極211與第二電極213。在第8圖所示的實施例中，導通結構49之第一子區49-1的兩端設置於第一隔離區31之上；導通結構49之第二子區49-2的兩端設置於第一隔離區31之上。

此外，如第8圖所示，在本實施例中，第一佈植區11與第二佈植區21可形成為L形結構。具體而言，第一佈植區11可鄰接於第二佈植區21的第一電極211，且第一佈植區11的延伸方向垂直於第二佈植區21的第一電極211與第二電極213的延伸方向。但本發明實施例並非以此為限。

要特別注意的是，雖然前述實施例中皆以第一導電類型為P型且第二導電類型為N型進行說明，但本發明實施例並非以此為限。在一些實施例中，第一導電類型可為N型且第二導電類型為P型。

綜合上述，在本發明實施例之半導體裝置中，複數電極(例如，源極/汲極、基極)可透過導通結構(包含導電層與介電層)彼此分離，且部分導通結構(例如，導通結構的端部)設置於隔離區(例如，深溝槽隔離(DTI)結構)之上。因此，能有效降低半導體裝置中的寄生電容，並改善線路的電阻電容延遲(RC delay)。

前述內文概述了許多實施例的特徵部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，且並非所有優點都已於此詳加說明。

本揭露之每一請求項可為個別的實施例，且本揭露之範圍包括本揭露之每一請求項及每一實施例彼此之結合。

100、101、102、103:半導體裝置

10:基板

11:第一佈植區

21:第二佈植區

211:第一電極

213:第二電極

31:第一隔離區

33:第二隔離區

40、45、47、49:導通結構

40-1、45-1、47-1、49-1:第一子區

40-2、45-2、47-2、49-2:第二子區

41:介電層

43:導電層

51:接點

A-A、B-B、C-C、D-D:剖面線

以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。第1圖為根據本發明一實施例之半導體裝置的部分俯視圖。第2圖為第1圖的線A-A所切之半導體裝置的部分剖面圖。第3圖為第1圖的線B-B所切之半導體裝置的部分剖面圖。第4圖為根據本發明另一實施例之半導體裝置的部分俯視圖。第5圖為根據本發明一實施例之半導體裝置的部分俯視圖。第6圖為第5圖的線C-C所切之半導體裝置的部分剖面圖。第7圖為第5圖的線D-D所切之半導體裝置的部分剖面圖。第8圖為根據本發明另一實施例之半導體裝置的部分俯視圖。

100:半導體裝置

11:第一佈植區

21:第二佈植區

211:第一電極

213:第二電極

31:第一隔離區

33:第二隔離區

40:導通結構

40-1:第一子區

40-2:第二子區

A-A、B-B:剖面線

Claims

一種半導體裝置，包括：一基板，具有一第一導電類型，該基板包括：一第一隔離區，設置於該基板的周圍；一第一佈植區，設置於該第一隔離區所圍繞的區域的內部，並具有該第一導電類型；及一第二佈植區，設置於該第一隔離區所圍繞的區域的內部且相鄰於該第一佈植區，並具有一第二導電類型，該第二導電類型與該第一導電類型相反；以及一導通結構，設置於該基板上，且至少部分該導通結構位於該第一隔離區之上，其中該導通結構被分為一第一子區及一第二子區，該第一子區設置於該第一佈植區與該第二佈植區的交界處之上，且該第二佈植區被該第二子區區分為一第一電極與一第二電極。
如申請專利範圍第1項所述之半導體裝置，其中該第一隔離區為一深溝槽隔離結構。
如申請專利範圍第2項所述之半導體裝置，其中該導通結構包括：一介電層；及一導電層，設置於該介電層上。
如申請專利範圍第3項所述之半導體裝置，其中該導電層為一多晶矽層。
如申請專利範圍第1項所述之半導體裝置，其中該第一佈植區與該第二佈植區形成一L形結構。
如申請專利範圍第1項所述之半導體裝置，其中該第一子區與該第二子區彼此相連。
如申請專利範圍第6項所述之半導體裝置，其中該第一子區與該第二子區呈交叉形或T形。
如申請專利範圍第1項所述之半導體裝置，其中該第一子區與該第二子區彼此分離。
如申請專利範圍第8項所述之半導體裝置，其中該基板更包括一第二隔離區，該第二隔離區設置於該第一隔離區所圍繞的區域的內部並與該第一隔離區分離。
如申請專利範圍第9項所述之半導體裝置，其中部分該第一子區設置於該第一隔離區之上，部分該第一子區設置於該第二隔離區之上，部分該第二子區設置於該第一隔離區之上，且部分該第二子區設置於該第二隔離區之上。
如申請專利範圍第10項所述之半導體裝置，其中該第二隔離區為一深溝槽隔離結構。
如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型為P型，而該第二導電類型為N型。
如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型為N型，而該第二導電類型為P型。
一種半導體裝置，包括：一基板，該基板包括：一第一隔離區，設置於該基板的周圍；一第二隔離區，設置於該第一隔離區所圍繞的區域的內部並與該第一隔離區分離；一第一佈植區，相鄰於該第二隔離區；及一第二佈植區，相鄰於該第二隔離區與該第一佈植區；以及一導通結構，設置於該基板上，且至少部分該導通結構位於該第一隔離區與該第二隔離區之上，其中該導通結構包括彼此分離的一第一子區及一第二子區，該第一子區設置於該第一佈植區與該第二佈植區的交界處之上，而該第二子區將該第二佈植區區分為一第一電極與一第二電極。
如申請專利範圍第14項所述之半導體裝置，其中該基板與該第一佈植區具有一第一導電類型，該第二佈植區具有一第二導電類型，且該第二導電類型與該第一導電類型相反。
如申請專利範圍第14項所述之半導體裝置，其中該第一隔離區與該第二隔離區為深溝槽隔離結構。