CN111834284A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN111834284A
CN111834284A CN201910307968.1A CN201910307968A CN111834284A CN 111834284 A CN111834284 A CN 111834284A CN 201910307968 A CN201910307968 A CN 201910307968A CN 111834284 A CN111834284 A CN 111834284A
Authority
CN
China
Prior art keywords
region
semiconductor device
sub
substrate
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910307968.1A
Other languages
English (en)
Inventor
温文华
刘家慎
陈文钟
林崇荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vanguard International Semiconductor Corp
Vanguard International Semiconductor America
Original Assignee
Vanguard International Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard International Semiconductor Corp filed Critical Vanguard International Semiconductor Corp
Priority to CN201910307968.1A priority Critical patent/CN111834284A/zh
Publication of CN111834284A publication Critical patent/CN111834284A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

本发明提供了一种半导体装置，包括基板以及导通结构。基板具有第一导电类型。基板包括第一隔离区、第一注入区及第二注入区。第一隔离区设置于基板的周围。第一注入区具有第一导电类型。第二注入区具有第二导电类型，第二导电类型与第一导电类型相反。导通结构设置于基板上，且至少部分导通结构位于第一隔离区之上。本发明能有效降低半导体装置中的寄生电容，并改善线路的电阻电容延迟。

Description

半导体装置
技术领域
本发明实施例是有关于一种半导体装置，且特别有关于一种绝缘层上半导体(semiconductor on insulator,SOI)装置。
背景技术
半导体装置可被广泛地使用于各种应用中。举例而言，半导体装置可被用来作为作成整流器、振荡器、发光器、放大器、测光器等。
随着科技的进步，半导体产业遂发展出一种绝缘层上半导体(semiconductor oninsulator,SOI)装置，其具有较易提升时脉，并减少电流漏电成为省电的集成电路(integrated circuit,IC)，在工艺上可省略部分掩膜以节省成本等优势。
然而，现有的绝缘层上半导体装置并非在各方面皆令人满意。举例而言，半导体装置中位于主动区上的多晶硅连接，可能产生额外的寄生电容(parasitic capacitance)，因而造成集成电路在线路上的电阻电容延迟(RC delay)。
发明内容
本发明实施例包括一种半导体装置。半导体装置包括基板以及导通结构。基板具有第一导电类型。基板包括第一隔离区、第一注入区及第二注入区。第一隔离区设置于基板的周围。第一注入区具有第一导电类型。第二注入区具有第二导电类型，第二导电类型与第一导电类型相反。导通结构设置于基板上，且至少部分导通结构位于第一隔离区之上。
本发明实施例亦包括一种半导体装置。半导体装置包括基板以及导通结构。基板包括第一隔离区、第二隔离区、第一注入区及第二注入区。第一隔离区设置于基板的周围。第二隔离区设置于第一隔离区所围绕的区域的内部并与第一隔离区分离。第一注入区相邻于第二隔离区。第二注入区相邻于第二隔离区与第一注入区。导通结构设置于基板上，且至少部分导通结构位于第一隔离区与第二隔离区之上。
本发明实施例提供了一种半导体装置，在该装置中部分导通结构设置于隔离区之上，能有效降低半导体装置中的寄生电容，并改善线路的电阻电容延迟(RC delay)。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地表现出本发明实施例的技术特征。
图1为根据本发明一实施例的半导体装置的部分俯视图。
图2为图1的线A-A所切的半导体装置的部分剖面图。
图3为图1的线B-B所切的半导体装置的部分剖面图。
图4为根据本发明另一实施例的半导体装置的部分俯视图。
图5为根据本发明一实施例的半导体装置的部分俯视图。
图6为图5的线C-C所切的半导体装置的部分剖面图。
图7为图5的线D-D所切的半导体装置的部分剖面图。
图8为根据本发明另一实施例的半导体装置的部分俯视图。
附图标号：
100、101、102、103～半导体装置
10～基板
11～第一注入区
21～第二注入区
211～第一电极
213～第二电极
31～第一隔离区
33～第二隔离区
40、45、47、49～导通结构
40-1、45-1、47-1、49-1～第一子区
40-2、45-2、47-2、49-2～第二子区
41～介电层
43～导电层
51～接点
A-A、B-B、C-C、D-D～剖面线
具体实施方式
以下的揭露内容提供许多不同的实施例或范例以实施本案的不同特征。以下的揭露内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。
应理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，部分的操作步骤可被取代或省略。
此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“在…上方”、“上方”、“较高的”及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)元件或特征部件与另一个(些)元件或特征部件之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇揭露所属的本领域技术人员所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。
以下所揭露的不同实施例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
在本发明实施例的半导体装置中，多个电极(例如，源极/漏极、基极)可通过导通结构(包含导电层与介电层)彼此分离，且部分导通结构设置于隔离区(例如，深沟槽隔离(deep trench isolation,DTI)结构)之上，藉此有效降低寄生电容(parasiticcapacitance)并改善线路的电阻电容延迟(RC delay)。以下将参考图式所示的实施例进行说明。
图1为根据本发明一实施例的半导体装置100的部分俯视图。图2为图1的线A-A所切的半导体装置100的部分剖面图。图3为图1的线B-B所切的半导体装置100的部分剖面图。要注意的是，为了更清楚显示本发明实施例的特征，图1至图3中可能省略部分元件。
参照图1至图3，本发明实施例的半导体装置100包括基板10。在一些实施例中，基板100为硅基板，但本发明实施例并非以此为限。举例而言，在一些其他的实施例中，基板10可包括一些其他的元素半导体(例如，锗)基板。基板10亦可包括化合物半导体(例如，碳化硅、砷化镓、砷化铟或磷化铟)基板。基板10亦可包括合金半导体(例如，硅化锗、碳化硅锗(silicon germanium carbide)、磷砷化镓(gallium arsenic phosphide)或磷化铟镓(gallium indium phosphide))基板。
在一些实施例中，基板10可包括绝缘层上半导体(semiconductor on insulator,SOI)基板(例如，绝缘层上硅基板或绝缘层上锗基板)，前述绝缘层上半导体基板可包括底板、设置于前述底板上的埋藏氧化层以及设置于前述埋藏氧化层上的半导体层。在一些实施例中，基板10可包括单晶基板、多层基板(multi-layer substrate)、梯度基板(gradientsubstrate)、其他适当的基板或前述的组合。
在本实施例中，基板10可具有第一导电类型，举例来说，第一导电类型为P型，其可包括如硼、铝、镓、铟、铊的P型掺质。在一些实施例中，基板10的掺杂浓度(例如，平均掺杂浓度)可为1010至1016cm-3，但本发明实施例并非以此为限。在其他实施例中，第一导电类型也可为N型。
如图1所示，基板包括第一隔离区31，第一隔离区31设置于基板10的周围。举例而言，第一隔离区31可被用来定义主动区并提供形成于前述主动区中的基板10中及/或上的各种装置元件所需的电隔离。在本发明实施例中，第一隔离区31为深沟槽隔离(deeptrench isolation,DTI)结构。举例而言，第一隔离区31的深度可为0.1至100μm。
在一些实施例中，形成第一隔离区31(深沟槽隔离)的步骤可包括于基板10中刻蚀出沟槽，并于前述沟槽中填入绝缘材料(例如，氧化硅、氮化硅、或氮氧化硅)。所填充的沟槽可具有多层结构(例如，热氧化衬层以及填充于沟槽的氮化硅)。可进行化学机械抛光(Chemical mechanical polishing,CMP)工艺以抛光多余的绝缘材料并平坦化第一隔离区31的上表面。
在本实施例中，基板10包括第一注入区11与第二注入区21，第一注入区11与基板10同样具有第一导电类型(例如，P型)，而第二注入区21具有与第一导电类型相反的第二导电类型(例如，N型)。具体而言，可进行适当的工艺(例如，离子注入工艺)将如硼、铝、镓、铟、铊的P型掺质注入至半导体装置100的基板10的第一注入区11中以形成P型第一注入区11，也可进行适当的工艺(例如，离子注入工艺)将如氮、磷、砷、锑、铋的N型掺质注入至半导体装置100的基板10的第二注入区21中以形成N型第二注入区21。举例而言，可先形成适当的注入掩膜(未绘示)于基板10上，经由前述注入掩膜进行离子注入工艺以形成P型第一注入区11；接着，同样以适当的注入掩膜(未绘示)于基板10上，经由前述注入掩膜进行离子注入工艺以形成N型第二注入区21。在本实施例中，第一注入区11的掺杂浓度大于基板10的掺杂浓度。
如图1所示，半导体装置100进一步包括导通结构40，导通结构40设置于基板10上，且至少部分导通结构40位于第一隔离区31之上。在本实施例中，第二注入区21可通过导通结构40被区分为第一电极211与第二电极213。具体而言，导通结构40可分为第一子区40-1及第二子区40-2，且第一子区40-1及第二子区40-2彼此分离。导通结构40的第一子区40-1可设置于第一注入区11与第二注入区21的交界处之上，而导通结构40的第二子区40-2可将第二注入区21区分为第一电极211与第二电极213。
同时参照图2、图3，导通结构40(第一子区40-1及第二子区40-2)包括介电层41与导电层43，导电层43设置于介电层41上。在一些实施例中，可先依序毯覆性(blanket)沉积介电材料层(未绘示)及位于其上的导电材料层(未绘示)于基板10上，再将此介电材料层及导电材料层经光刻与刻蚀工艺图案化以分别形成介电层41以及导电层43。
在一些实施例中，前述介电材料层(用以形成介电层41)可由氧化硅、氮化硅、氮氧化硅、高介电常数(high-κ)介电材料、其他任何适合的介电材料或前述的组合所形成。举例而言，前述高介电常数介电材料可为LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其他合适的高介电常数介电材料或前述组合。在一些实施例中，前述介电材料层可藉由化学气相沉积法(chemical vapor deposition,CVD)、原子层沉积法(atomic layer deposition,ALD)或旋转涂布法形成。举例而言，前述化学气相沉积法可为低压化学气相沉积法(low pressure chemical vapor deposition,LPCVD)、低温化学气相沉积法(low temperature chemical vapor deposition,LTCVD)、快速升温化学气相沉积法(rapid thermal chemical vapor deposition,RTCVD)或等离子体辅助化学气相沉积法(plasma enhanced chemical vapor deposition,PECVD)。
在一些实施例中，前述导电材料层(用以形成导电层43)可由多晶硅所形成，但本发明实施例并非以此为限。在一些实施例中，前述导电材料层可由金属(例如，W、Ti、Al、Cu、Mo、Ni、Pt、类似的金属材料或前述的组合)、金属合金、金属氮化物(例如，氮化钨、氮化钼、氮化钛、氮化钽、类似的金属氮化物或前述的组合)、金属硅化物(例如，硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒、类似的金属硅化物或前述的组合)、金属氧化物(例如，氧化钌、氧化铟锡、类似的金属氧化物或前述的组合)、其他适当的导电材料或前述的组合所形成。举例而言，可使用化学气相沉积工艺、物理气相沉积工艺(例如，真空蒸发工艺(vacuumevaporation process)或溅射工艺(sputtering process))、其他适当的工艺或前述的组合形成前述导电材料层。
在图1至图3所示的实施例中，基板10可进一步包括第二隔离区33。第二隔离区33设置于第一隔离区31所围绕的区域的内部并与第一隔离区31分离。如图1所示，第一注入区11相邻于第二隔离区33，第二注入区21相邻于第二隔离区33与第一注入区11。具体而言，第一注入区11与第二注入区21可设置于第一隔离区31与第二隔离区33之间，且第一注入区11与第二注入区21围绕第二隔离区33。
类似地，第二隔离区33为深沟槽隔离(deep trench isolation,DTI)结构。举例而言，第二隔离区33的深度可为0.1至100μm。在一些实施例中，形成第二隔离区33(深沟槽隔离)的步骤可包括于基板10中刻蚀出沟槽，并于前述沟槽中填入绝缘材料(例如，氧化硅、氮化硅、或氮氧化硅)。所填充的沟槽可具有多层结构(例如，热氧化衬层以及填充于沟槽的氮化硅)。可进行化学机械抛光(Chemical mechanical polishing,CMP)工艺以抛光多余的绝缘材料并平坦化第二隔离区33的上表面。
在本实施例中，导通结构40的部分第一子区40-1设置于第一隔离区31之上，部分第一子区40-1设置于第二隔离区33之上，导通结构40的部分第二子区40-2设置于第一隔离区31之上，且部分第二子区40-2设置于该第二隔离区33之上。具体而言，如图1所示，导通结构40的第一子区40-1的两端设置于第一隔离区31之上，第一子区40-1的中央设置于第二隔离区33之上；导通结构40的第二子区40-2的两端分别设置于第一隔离区31与第二隔离区33之上。但本发明实施例并非以此为限。
在一些实施例中，导通结构40的第二子区40-2的导电层43可作为半导体装置100的栅极、导通结构40的第二子区40-2的介电层41可作为半导体装置100的栅极介电层，第二注入区21的第一电极211可作为半导体装置100的源极，第二电极213可作为半导体装置100的漏极，而第一注入区11可作为半导体装置100的基极(Bulk)。但本发明实施例并非以此为限。在一些实施例中，第二注入区21的第一电极211可作为半导体装置100的漏极，第二电极213可作为半导体装置100的源极。
在图1至图3所示的实施例中，导通结构40的第二子区40-2设置于第二注入区21的第一电极211与第二电极213(源极/漏极)之间且导通结构40的第二子区40-2的两端分别设置于第一隔离区31与第二隔离区33之上；导通结构40的第一子区40-1设置于第一注入区11(基极)与第二注入区21(源极/漏极)之间且导通结构40的第一子区40-1的两端设置于第一隔离区31之上，第一子区40-1的中央设置于第二隔离区33之上。由于第一隔离区31与第二隔离区33为深沟槽隔离结构，因此，能有效降低半导体装置100的寄生电容，并改善线路的电阻电容延迟。
图4为根据本发明另一实施例的半导体装置101的部分俯视图。类似地，为了更清楚显示本发明实施例的特征，图4中可能省略部分元件。
如图4所示，本发明实施例的半导体装置101包括基板(未标示)、以及导通结构45。基板具有第一导电类型(例如，P型)，且基板包括第一隔离区31、第一注入区11及第二注入区21。在本实施例中，第一隔离区31设置于基板的周围；第一注入区11具有与基板相同的第一导电类型(例如，P型)，且第一注入区11的掺杂浓度大于基板的掺杂浓度；第二注入区21具有与第一导电类型相反的第二导电类型(例如，N型)；导通结构45设置于基板上，且至少部分导通结构45位于第一隔离区31之上。在一些实施例中，第一隔离区31为深沟槽隔离结构，而导通结构45包括介电层与导电层，导电层设置于介电层上，且导电层可例如为多晶硅层。
具体而言，导通结构45可分为第一子区45-1及第二子区45-2。在本实施例中，第一子区45-1及第二子区45-2彼此相连，且第一子区45-1与第二子区45-2呈交叉形(crosstype，或十字形)。但本发明实施例并非以此为限。在其他实施例中，第一子区45-1与第二子区45-2也可呈T形，在此不多加赘述。
类似地，导通结构45的第一子区45-1可设置于第一注入区11与第二注入区21的交界处之上，而导通结构45的第二子区45-2可将第二注入区21区分为第一电极211与第二电极213。在图4所示的实施例中，导通结构45的第一子区45-1的两端设置于第一隔离区31之上；导通结构45的第二子区45-2的两端设置于第一隔离区31之上。此外，如图4所示，导通结构45的第二子区45-2也可将第一注入区11区分为两个区域(电极)。但本发明实施例并非以此为限。
图5为根据本发明一实施例的半导体装置102的部分俯视图。图6为图5的线C-C所切的半导体装置102的部分剖面图。图7为图5的线D-D所切的半导体装置102的部分剖面图。要注意的是，为了更清楚显示本发明实施例的特征，图5至图7中可能省略部分元件。
参照图5至图7，本发明实施例的半导体装置102包括基板10、以及导通结构47。基板10具有第一导电类型(例如，P型)，且基板包括第一隔离区31、第一注入区11及第二注入区21。在本实施例中，第一隔离区31设置于基板的周围；第一注入区11具有与基板10相同的第一导电类型(例如，P型)，且第一注入区11的掺杂浓度大于基板10的掺杂浓度；第二注入区21具有与第一导电类型相反的第二导电类型(例如，N型)；导通结构47设置于基板上，且至少部分导通结构47位于第一隔离区31之上。在一些实施例中，第一隔离区31为深沟槽隔离结构，而导通结构47包括介电层41与导电层43，导电层43设置于介电层41上，且导电层43可例如为多晶硅层。
具体而言，导通结构47可分为第一子区47-1及第二子区47-2。在本实施例中，第一子区47-1及第二子区47-2彼此相连，且第一子区47-1与第二子区47-2呈T形，但本发明实施例非以此为限。
在本实施例中，导通结构47的第二子区47-2可将第二注入区21区分为第一电极211与第二电极213。如图5所示，导通结构47的第二子区47-2的两端设置于第一隔离区31之上。此外，在本实施例中，第一注入区11可邻接于第二注入区21。具体而言，参照图5、图6，第一注入区11可邻接于第二注入区21的第一电极211，而第二注入区21的第一电极211可邻接于第二注入区21的第二电极213。亦即，第二注入区21的第一电极211可位于第一注入区11与第二注入区21的第二电极213之间。
在图5至图7所示的实施例中，导通结构47的第二子区47-2(的导电层43)可作为半导体装置102的栅极，第二注入区21的第一电极211可作为半导体装置102的源极，第二电极213可作为半导体装置102的漏极，而第一注入区11可作为半导体装置102的基极(Bulk)。
在图5至图7所示的实施例中，进一步示出半导体装置102的多个接点(contact)51，这些接点可分别设置于半导体装置102的第一注入区11(基极)、第二注入区21的第一电极211(源极)及第二注入区21的第二电极213(漏极)上。要特别注意的是，接点51的数量以及位置并未限定于图5至图7所示的实施例中。举例而言，在一些实施例中，导通结构47的第一子区47-1上也可设置有多个接点51，可视实际需求而定，在此不多加赘述。
图8为根据本发明另一实施例的半导体装置103的部分俯视图。类似地，为了更清楚显示本发明实施例的特征，图8中可能省略部分元件。
如图8所示，本发明实施例的半导体装置103包括基板(未标示)、以及导通结构49。基板具有第一导电类型(例如，P型)，且基板包括第一隔离区31、第一注入区11及第二注入区21。在本实施例中，第一隔离区31设置于基板的周围；第一注入区11具有与基板相同的第一导电类型(例如，P型)，且第一注入区11的掺杂浓度大于基板的掺杂浓度；第二注入区21具有与第一导电类型相反的第二导电类型(例如，N型)；导通结构49设置于基板上，且至少部分导通结构49位于第一隔离区31之上。在一些实施例中，第一隔离区31为深沟槽隔离结构，而导通结构49包括介电层与导电层，导电层设置于介电层上，且导电层可例如为多晶硅层。
具体而言，导通结构49可分为第一子区49-1及第二子区49-2。在本实施例中，第一子区49-1及第二子区49-2彼此相连，且第一子区49-1与第二子区49-2大致上呈T形。但本发明实施例并非以此为限。在其他实施例中，第一子区49-1与第二子区49-2也可呈其他形状，可视实际需求而定，在此不多加赘述。
类似地，导通结构49的第一子区49-1可设置于第一注入区11与第二注入区21的交界处之上，而导通结构49的第二子区49-2可将第二注入区21区分为第一电极211与第二电极213。在图8所示的实施例中，导通结构49的第一子区49-1的两端设置于第一隔离区31之上；导通结构49的第二子区49-2的两端设置于第一隔离区31之上。
此外，如图8所示，在本实施例中，第一注入区11与第二注入区21可形成为L形结构。具体而言，第一注入区11可邻接于第二注入区21的第一电极211，且第一注入区11的延伸方向垂直于第二注入区21的第一电极211与第二电极213的延伸方向。但本发明实施例并非以此为限。
要特别注意的是，虽然前述实施例中皆以第一导电类型为P型且第二导电类型为N型进行说明，但本发明实施例并非以此为限。在一些实施例中，第一导电类型可为N型且第二导电类型为P型。
综合上述，在本发明实施例的半导体装置中，多个电极(例如，源极/漏极、基极)可通过导通结构(包含导电层与介电层)彼此分离，且部分导通结构(例如，导通结构的端部)设置于隔离区(例如，深沟槽隔离(DTI)结构)之上。因此，能有效降低半导体装置中的寄生电容，并改善线路的电阻电容延迟(RC delay)。
前述内文概述了许多实施例的特征部件，使本技术领域中的技术人员可以从各个方面更佳地了解本发明实施例。本技术领域中的技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例相同的优点。本技术领域中的技术人员也应了解这些相等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改，因此本发明的保护范围当视申请专利范围所界定者为准。另外，虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，且并非所有优点都已于此详加说明。
本揭露的每一请求项可为个别的实施例，且本揭露的范围包括本揭露的每一请求项及每一实施例彼此的结合。

Claims (20)

1.一种半导体装置，其特征在于，包括：
一基板，具有一第一导电类型，该基板包括：
一第一隔离区，设置于该基板的周围；
一第一注入区，具有该第一导电类型；及
一第二注入区，具有一第二导电类型，该第二导电类型与该第一导电类型相反；以及
一导通结构，设置于该基板上，且至少部分该导通结构位于该第一隔离区之上。
2.如权利要求1所述的半导体装置，其特征在于，该第一隔离区为一深沟槽隔离结构。
3.如权利要求2所述的半导体装置，其特征在于，该导通结构包括：
一介电层；及
一导电层，设置于该介电层上。
4.如权利要求3所述的半导体装置，其特征在于，该导电层为一多晶硅层。
5.如权利要求3所述的半导体装置，其特征在于，该第二注入区通过该导通结构被区分为一第一电极与一第二电极。
6.如权利要求5所述的半导体装置，其特征在于，该导通结构被分为一第一子区及一第二子区，且该第二注入区被该第二子区区分为该第一电极与该第二电极。
7.如权利要求6所述的半导体装置，其特征在于，该第一子区设置于该第一注入区与该第二注入区的交界处之上。
8.如权利要求7所述的半导体装置，其特征在于，该第一注入区与该第二注入区形成一L形结构。
9.如权利要求6所述的半导体装置，其特征在于，该第一子区与该第二子区彼此相连。
10.如权利要求9所述的半导体装置，其特征在于，该第一子区与该第二子区呈交叉形或T形。
11.如权利要求6所述的半导体装置，其特征在于，该第一子区与该第二子区彼此分离。
12.如权利要求11所述的半导体装置，其特征在于，该基板更包括一第二隔离区，该第二隔离区设置于该第一隔离区所围绕的区域的内部并与该第一隔离区分离。
13.如权利要求12所述的半导体装置，其特征在于，部分该第一子区设置于该第一隔离区之上，部分该第一子区设置于该第二隔离区之上，部分该第二子区设置于该第一隔离区之上，且部分该第二子区设置于该第二隔离区之上。
14.如权利要求13所述的半导体装置，其特征在于，该第二隔离区为一深沟槽隔离结构。
15.如权利要求1所述的半导体装置，其特征在于，该第一导电类型为P型，而该第二导电类型为N型。
16.如权利要求1所述的半导体装置，其特征在于，该第一导电类型为N型，而该第二导电类型为P型。
17.一种半导体装置，其特征在于，包括：
一基板，该基板包括：
一第一隔离区，设置于该基板的周围；
一第二隔离区，设置于该第一隔离区所围绕的区域的内部并与该第一隔离区分离；
一第一注入区，相邻于该第二隔离区；及
一第二注入区，相邻于该第二隔离区与该第一注入区；以及
一导通结构，设置于该基板上，且至少部分该导通结构位于该第一隔离区与该第二隔离区之上。
18.如权利要求17所述的半导体装置，其特征在于，该基板与该第一注入区具有一第一导电类型，该第二注入区具有一第二导电类型，且该第二导电类型与该第一导电类型相反。
19.如权利要求17所述的半导体装置，其特征在于，该第一隔离区与该第二隔离区为深沟槽隔离结构。
20.如权利要求17所述的半导体装置，其特征在于，该导通结构包括彼此分离的一第一子区及一第二子区，该第一子区设置于该第一注入区与该第二注入区的交界处之上，而该第二子区将该第二注入区区分为一第一电极与一第二电极。
CN201910307968.1A 2019-04-17 2019-04-17 半导体装置 Pending CN111834284A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910307968.1A CN111834284A (zh) 2019-04-17 2019-04-17 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910307968.1A CN111834284A (zh) 2019-04-17 2019-04-17 半导体装置

Publications (1)

Publication Number Publication Date
CN111834284A true CN111834284A (zh) 2020-10-27

Family

ID=72915623

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910307968.1A Pending CN111834284A (zh) 2019-04-17 2019-04-17 半导体装置

Country Status (1)

Country Link
CN (1) CN111834284A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201027630A (en) * 2009-01-15 2010-07-16 Vanguard Int Semiconduct Corp Lateral diffused metal oxide semiconductor transistor and method for increasing break down voltage of lateral diffused metal oxide semiconductor transistor
US20120018804A1 (en) * 2010-07-23 2012-01-26 Khemka Vishnu K Guard Ring Integrated LDMOS
US8288244B2 (en) * 2006-06-05 2012-10-16 International Business Machines Corporation Lateral passive device having dual annular electrodes
US20150364576A1 (en) * 2013-10-07 2015-12-17 Freescale Semiconductor, Inc. Reliability in mergeable semiconductor devices
US20160372360A1 (en) * 2015-06-17 2016-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with junction leakage reduction
CN109560079A (zh) * 2017-09-26 2019-04-02 台湾积体电路制造股份有限公司 集成电路及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8288244B2 (en) * 2006-06-05 2012-10-16 International Business Machines Corporation Lateral passive device having dual annular electrodes
TW201027630A (en) * 2009-01-15 2010-07-16 Vanguard Int Semiconduct Corp Lateral diffused metal oxide semiconductor transistor and method for increasing break down voltage of lateral diffused metal oxide semiconductor transistor
US20120018804A1 (en) * 2010-07-23 2012-01-26 Khemka Vishnu K Guard Ring Integrated LDMOS
US20150364576A1 (en) * 2013-10-07 2015-12-17 Freescale Semiconductor, Inc. Reliability in mergeable semiconductor devices
US20160372360A1 (en) * 2015-06-17 2016-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with junction leakage reduction
CN109560079A (zh) * 2017-09-26 2019-04-02 台湾积体电路制造股份有限公司 集成电路及其制造方法

Similar Documents

Publication Publication Date Title
US10636909B2 (en) Formation method of semiconductor device with source/drain structures
CN102738246B (zh) 具有金属栅电极的肖特基二极管及其形成方法
TWI415173B (zh) 低米勒電容之超級接面功率電晶體製造方法
US11682710B2 (en) Structure and formation method of semiconductor device structure with gate structure
TWI683437B (zh) 高壓半導體裝置
US20120018739A1 (en) Body contact device structure and method of manufacture
CN111834284A (zh) 半导体装置
TWI706532B (zh) 半導體裝置
TWI706536B (zh) 半導體裝置結構
US10910469B2 (en) Semiconductor device with conducting structure for reducing parasitic capacitance and improving RC delay
US20200194581A1 (en) Semiconductor device and method for forming the same
TWI658590B (zh) 高壓半導體裝置及其形成方法
CN110752252B (zh) 半导体装置及其形成方法
CN109346510B (zh) 半导体装置及其形成方法
CN110444582B (zh) 高压半导体装置及其形成方法
CN111146268B (zh) 半导体装置及其形成方法
US11978810B2 (en) Method for forming an IC including a varactor with reduced surface field region
TWI575707B (zh) 半導體裝置及其製造方法
US20200411688A1 (en) Semiconductor device with anti-hot electron effect capability
CN112289844A (zh) 半导体装置结构
US20200176600A1 (en) High-voltage semiconductor devices and methods for manufacturing the same
TW202017017A (zh) 半導體裝置及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination