CN109346510B - 半导体装置及其形成方法 - Google Patents
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Abstract
本发明提出了一种半导体装置及其形成方法。上述方法包括提供基板、形成隔离结构于上述基板上。上述隔离结构定义出主动区与非主动区。上述方法亦包括形成掺杂区于上述基板中。上述掺杂区包括位于上述主动区中的第一区域以及围绕上述第一区域的第二区域，且上述第二区域从上述非主动区延伸进入上述主动区的一部分中。上述第一区域包括多个彼此分离的子区域。
Description
技术领域
本发明实施例有关于一种半导体装置的形成方法，且特别有关于一种掺杂区的形成方法。
背景技术
半导体装置已广泛地使用于各种电子产品中，举例而言，诸如个人电脑、手机、以及数字相机……等。半导体装置的制造通常是通过在半导体基板上沉积绝缘层或介电层材料、导电层材料以及半导体层材料，接着使用光刻工艺图案化所形成的各种材料层，藉以在此半导体基板的上形成电路零件及组件。
随着技术节点尺寸降低以及集成电路缩小化，功能密度(亦即，单位芯片面积的互连装置的数量)普遍地增加，然而几何尺寸(亦即，使用一生产工艺可制造的最小元件(或导线))则降低。上述尺寸的缩减大体上可提升生产效率、降低相关成本而带来许多好处。
然而，上述缩小化亦产生许多问题。举例而言，随着半导体装置的缩小化，需要使用如浅沟槽隔离的隔离结构以提供更良好的隔离效果。然而，邻近于上述隔离结构的掺质可能会偏析进入上述隔离结构中，使得掺质浓度不均匀而产生如次临界区驼峰效应(subthreshold hump effect)的问题。
发明内容
本发明实施例提供一种半导体装置的形成方法。上述方法包括提供基板、形成隔离结构于上述基板上。上述隔离结构定义出主动区与非主动区。上述方法亦包括形成掺杂区于上述基板中。上述掺杂区包括位于上述主动区中的第一区域以及围绕上述第一区域的第二区域，且上述第二区域从上述非主动区延伸进入上述主动区的一部分中。上述第一区域包括多个彼此分离的子区域。
本发明实施例亦提供一种半导体装置。上述半导体装置包括基板、设置于上述基板上的隔离结构。上述隔离结构定义出主动区与非主动区。上述半导体装置亦包括设置于上述半导体基板中的阱。上述阱自上述非主动区延伸进入上述主动区。上述主动区中的上述阱的深度小于上述非主动区中的上述阱的深度。
本发明的有益效果在于，本发明的半导体装置的形成方法先形成掺杂区于半导体基板中，然后对上述掺杂区进行如热处理的工艺以形成阱。由于上述掺杂区于半导体基板的主动区中具有多个分离的子区域，因此可平衡前述由于掺质偏析所造成的掺质浓度不均匀，使得上述主动区中的阱可具有大抵上均匀的浓度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1A、图2A、图3A、图4A、图5A、图6A及图8A为一系列的上视图，其绘示出本发明一些实施例的半导体装置的形成方法。
图1B、图2B、图3B、图4B、图5B、图6B及图8B为一系列的剖面图，其各自对应至图1A、图2A、图3A、图4A、图5A、图6A及图8A。
图3C绘示出本发明一些实施例的半导体装置的形成方法的工艺上视图。
图3D绘示出本发明一些实施例的半导体装置的形成方法的工艺上视图。
图7A绘示出阱的掺质浓度曲线图。
图7B绘示出本发明一些实施例的阱的掺质浓度曲线图。
图7C绘示出本发明一些实施例的阱的掺质浓度曲线图。
附图标号：
10～半导体装置；
100～基板；
100a～主动区；
100b～非主动区；
200～沟槽；
202～隔离结构；
300～图案化掩膜层；
302～开口；
400～掺杂区；
400A～掺杂区的第一区域；
400B～掺杂区的第二区域；
400a1、400a2、400a3～第一区域的子区域；
600～阱；
600a～主动区中的阱的中心部分；
600b～主动区中的阱的边缘部分；
800～栅极结构；
802～源极区；
804～漏极区；
E1、E2、E3、E4～主动区的边缘；
S1、S2、S3、S4～间距；
d1、d2～深度；
L1、L2、L3～掺质浓度曲线；
Q～间距；
A-A’～剖面线；
B-B’～剖面线。
具体实施方式
以下的揭露内容提供许多不同的实施例或范例以实施本案的不同特征。以下的揭露内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下所揭露的不同范例可能重复使用相同的参考符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
应可理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，部分的操作步骤可被取代或省略。
此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
本发明实施例的半导体装置的形成方法先形成包括多个分离的子区域的掺杂区于半导体基板中，然后对上述掺杂区进行如热处理的工艺以形成一连续的阱。通过上述多个分离的子区域，可大抵上平衡前述由于掺质偏析所造成的掺质浓度不均匀，使得上述阱可具有大抵上均匀的掺质浓度。
图1A及图1B绘示出本发明一些实施例的半导体装置的形成方法的起始步骤的部分上视图与部分剖面图。详细而言，图1B为沿着图1A的剖面线A-A’而得的剖面图。
如图1A及图1B所示，提供基板100。举例而言，基板100可包括硅基板。在一些实施例中，基板100包括一些其他的元素半导体基板(例如：锗)。举例而言，基板100亦可包括化合物半导体基板(例如：碳化硅、砷化镓、砷化铟或磷化铟)。基板100亦可包括合金半导体基板(例如：硅化锗、碳化硅锗(silicon germanium carbide)、磷砷化镓(gallium arsenicphosphide)或磷化铟镓(gallium indium phosphide))。在一些实施例中，基板100可包括绝缘层上半导体(semiconductor on insulator，SOI)基板(例如：绝缘层上硅基板或绝缘层上锗基板)，上述绝缘层上半导体基板可包括底板、设置于上述底板上的埋藏氧化层以及设置于上述埋藏氧化层上的半导体层。在一些实施例中，基板100可包括单晶基板、多层基板(multi-layer substrate)、梯度基板(gradient substrate)、其他适当的基板或上述的组合。
在一些实施例中，半导体基板100可包括磊晶半导体层。举例而言，可使用气相磊晶法(vapor phase epitaxy，VPE)、液相磊晶法(liquid phase epitaxy，LPE)、分子束磊晶法(molecular-beam epitaxy process，MBE)、金属化学气相沉积法(metal organicchemical vapor deposition process，MOCVD)、其他适当的方法或上述的组合形上述磊晶半导体层。举例而言，可在沉积或成长上述磊晶半导体层时进行原位掺杂，或在形成上述磊晶半导体层之后以离子注入之方式掺杂上述磊晶半导体层。在一些实施例中，上述磊晶半导体层中可掺杂有n型掺质，例如：氮、磷、砷、锑、铋。在一些其他的实施例中，上述磊晶半导体层中可掺杂有p型掺质，例如：硼、铝、镓、铟、铊。
接着，如图2A及图2B所示，形成隔离结构202于基板100上。在一些实施例中，隔离结构202为浅沟槽隔离结构(shallow trench isolation，STI)。举例而言，可使用如低压化学气相沉积工艺(low-pressure chemical vapor depositionprocess)或电浆辅助化学气相沉积工艺形成包括氮化硅或氧化硅的硬掩膜层(未绘示于图中)于半导体基板100上。接着，进行图案化工艺图案化上述硬掩膜层，然后以上述经图案化的硬掩膜层作为刻蚀掩膜刻蚀基板100以形成沟槽200于基板100中。接着，可使用如高密度电浆化学气相沉积工艺(high-density plasmachemical vapor deposition process)填充绝缘材料(例如：氧化硅、氮化硅或氮氧化硅)于沟槽200中以形成浅沟槽隔离结构202。
在一些实施例中，可在填充上述绝缘材料于沟槽200中的步骤之后，进行如化学机械研磨(chemical mechanical polishing，CMP)的平坦化工艺移除多余的绝缘材料，使得浅沟槽隔离结构202具有大抵上平坦的顶表面。
在一些实施例中，如图2A与图2B所示，隔离结构202定义出基板100的主动区100a以及非主动区100b。举例而言，非主动区100b可围绕主动区100a，并分隔且电性隔离主动区100a与基板100的其他主动区(未个别绘示于图中)。举例而言，可在主动区100a中形成各种电子元件(例如：晶体管)。
接着，如图3A及图3B所示，形成图案化掩膜层300于基板100上。图案化掩膜层300将于后续的工艺中充当注入掩膜。在一些实施例中，如图3A及图3B所示，由于图案化掩膜层300于出主动区100a中定义出数个彼此分离的区域，因此后续以图案化掩膜层300充当注入掩膜进行的注入工艺所形成的掺杂区亦具有数个彼此分离的区域，于后文将详细说明。
如图3A所示，图案化掩膜层300可包括三个开口302，但本发明实施例并非依此为限。举例而言，可视设计上的需要使图案化掩膜层300包括任何其他数量的开口302(如图3C所示)。此外，虽然图3A中所示的开口302大抵上为长方形，但本发明实施例并非依此为限。举例而言，开口302亦可大抵上为圆形、椭圆形(如图3D所示)、长圆形、其他适当的形状或上述的组合。
在一些实施例中，可使用如旋转涂布(spin-on coating)的方式形成光刻胶层于基板100上，接着进行软烘烤(soft baking)、曝光(exposure)、曝光后烘烤(post-exposurebaking)以及显影(developing)等步骤图案化上述光刻胶层以形成图案化掩膜层300。在一些其他的实施例中，图案化掩膜层300亦可由如氧化硅或氮化硅等硬掩膜材料所形成。
接着，如图4A及图4B所示，进行离子注入工艺以形成掺杂区400于半导体基板100中。应注意的是，为了简明说明掺杂区400，于图4A中省略了隔离结构202。
如图4A及图4B所示，在一些实施例中，掺杂区400包括主动区100a中的第一区域400A以及环设于第一区域400A周边的第二区域400B。在一些实施例中，第二区域400B自非主动区100b延伸进入主动区100a的一部分中。
如图4A及图4B所示，在一些实施例中，第一区域400A可包括多个分离的子区域400a1、400a2及400a3，而第二区域400B则可为一连续的掺杂区。应注意的是，虽然于此以第一区域400A包括三个分离的子区域为例进行说明，但本发明实施例并非依此为限。在一些其他的实施例中，亦可视设计需求使第一区域400A具有不同数量的分离的子区域。
在一些实施例中，在上视图中(例如：图4A)，主动区100a中的图案化掩膜层300的面积与主动区100a的面积的比值若太大(例如：大于0.6)或太小(例如：小于0.1)，则都可能会造成后续所形成的阱600于主动区中发生掺质浓度不均匀的问题。因此，在另一些实施例中，在上视图中(例如：图4A)，主动区100a中的图案化掩膜层300的面积与主动区100a的面积的比值大抵上为0.1至0.6，而可避免上述因图案化掩膜层300的面积与主动区100a的面积的比值太大(例如：大于0.6)或太小(例如：小于0.1)所产生的问题。在此些实施例中，在上视图中(例如：图4A)，主动区100a中的掺杂区400的面积与主动区100a的面积的比值大抵上为0.4至0.9。
如图4B所示，第一区域400A的相邻的子区域可具有间距Q。举例而言，间距Q可为0.5至5μm。
在一些实施例中，可使用上述注入工艺注入硼离子、铟离子或二氟化硼离子(BF2 +)于半导体基板100中以形成p型掺杂区400，其可于后续工艺中被用来形成p型阱。
接着，如图5A及图5B所示，移除图案化掩膜层300。在一些实施例中，图案化掩膜层300由光刻胶所形成，因此可使用如电浆灰化的方式移除图案化掩膜层300。在一些其他的实施例中，图案化掩膜层300由如氧化硅或氮化硅等硬掩膜材料所形成，因此可使用刻蚀工艺移除图案化掩膜层300。应注意的是，为了简明起见，于图5A中省略了隔离结构202。
接着，如图6A及图6B所示，可进行热处理工艺，使掺杂区400的第一区域400A的多个彼此分离的子区域与第二区域400B经由热扩散形成一连续的阱600。举例而言，上述热处理工艺可包括快速热退火工艺(rapid thermal process，RTP)、炉管退火工艺(furnaceannealing process)、激光尖峰退火工艺(laser spike annealing process，LSA)、其他适当的热处理工艺或上述的组合。在一些实施例中，上述热处理工艺为快速热退火工艺，其热处理温度可为900至1100℃，且所对应的热处理时间(duration)可为30至60秒。在一些实施例中，上述热处理工艺为炉管退火工艺，其热处理温度可为900至1100℃，且所对应的热处理时间可为30至120分。
如图6A及图6B所示，阱600可自非主动区100b延伸进入主动区100a中。如图6A所示，主动区100a中的阱600可具有中心部分600a以及边缘部分600b。在一些实施例中，边缘部分600b可环绕中心部分600a。如图6A所示，中心部分600a与主动区100a的边缘E1、E2、E3以及E4可具有间距S1、S2、S3以及S4。在一些实施例中，间距S1、S2、S3以及S4皆大于0.2μm(例如：间距S1、S2、S3以及S4为0.2至1.0μm)。
如前所述，在进行上述热处理工艺时，主动区100a的边缘E1、E2、E3以及E4附近的掺质可能会扩散进入隔离结构202中，而降低主动区100a中的阱600的边缘部分600b的掺质浓度。进一步而言，在传统的工艺中，上述掺质的偏析可能使得主动区100a中的阱600的边缘部分600b的上表面的掺质浓度低于主动区100a中的阱600的中心部分600a的上表面的掺质浓度(如图7A的掺质浓度曲线L1所示)。
相较之下，如前所述，在本发明一些实施例中，在上述热处理工艺之前于主动区100a的中心部分形成分离的掺杂区(如图4A、图4B所示的掺杂区400a1、400a2、400a3)，因此在热处理工艺之后主动区100a中的阱600的中心部分600a亦可具有较低的浓度，而可平衡前述由于掺质偏析所造成的掺质浓度不均匀。
进一步而言，在一些实施例中，边缘部分600b的上表面的掺质浓度大抵上等于(如图7B的掺质浓度曲线L2所示)或大于(如图7C的掺质浓度曲线L3所示)中心部分600a的上表面的掺质浓度，而可避免前述的次临界区驼峰效应(sub threshold hump effect)。在一些实施例中，边缘部分600b的上表面具有第一掺质浓度(例如：平均掺质浓度)，而中心部分600a的上表面具有第二掺质浓度(例如：平均掺质浓度)，且第一掺质浓度与第二掺质浓度的比值可为0.95至1.2。
举例而言，在一些实施例中，边缘部分600b的上表面的第一掺质浓度可为1E16至5E18cm-3，而中心部分600a的上表面的第二掺质浓度可为1E16至5E18cm-3。
如图6B所示，主动区100a中的阱600可具有深度d1，而非主动区100b中的阱600可具有深度d2。详细而言，深度d1可为主动区100a中的阱600的底表面与基板100的顶表面之间的最小距离，而深度d2可为非主动区100b中的阱600的底表面与基板100的顶表面之间的最小距离。在一些实施例中，由于主动区100a中的阱600形成自分离的掺杂区(例如：掺杂区400a1、400a2及400a3)，因此主动区100a中的阱600的深度d1可小于非主动区100b中的阱600的深度d2，但本发明并非依此为限。在一些其他的实施例中，主动区100a中的阱600的深度d1亦可大抵上等于非主动区100b中的阱600的深度d2。
在一些实施例中，主动区100a中的阱600的深度d1与非主动区100b中的阱600的深度d2的比值(亦即，d1/d2)可为0.3至1(例如：0.3至0.95)。
接着，如图8A及图8B所示，可形成栅极结构800、源极区802与漏极区804，以形成本发明的半导体装置10。详细而言，图8A为半导体装置10的部分上视图，而图8B为沿着图8A的剖面线B-B’所得的剖面图。
如图8A及图8B所示，栅极结构800可横跨主动区100a。举例而言，栅极结构800可包括栅极介电层以及设置于上述栅极介电层上的栅极电极。
在一些实施例中，上述栅极介电层可包括经由氧化工艺(例如：干式氧化工艺或湿式氧化工艺)、化学气相沉积工艺(chemical vapor deposition process，CVD)、其他适当的工艺或上述的组合所形成的氧化硅。在一些实施例中，上述栅极介电层可包括高介电常数(highk)介电材料，例如HfO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba,Sr)TiO3、Al2O3、其他适当的高介电常数介电材料或上述的组合。举例而言，可使用化学气相沉积工艺(例如：电浆辅助化学气相沉积工艺(plasma enhanced chemical vapor deposition，PECVD))、原子层沉积工艺(atomic layer deposition，ALD)、其他适当的工艺或上述的组合形成上述的高介电常数介电材料。
在一些实施例中，上述栅极电极可包括多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属(例如：W、Ti、Al、Cu、Mo、Ni或Pt)、金属合金、金属氮化物(例如：氮化钨、氮化钼、氮化钛或氮化钽)、金属硅化物、金属氧化物、其他适当的材料或上述的组合。举例而言，可使用化学气相沉积工艺(例如：低压化学气相沉积工艺(low pressure chemical vapordeposition process)或电浆辅助化学气相沉积工艺)、物理气相沉积工艺(例如：蒸镀工艺或溅射工艺(sputtering))、其他适当的工艺或上述的组合形成上述栅极电极的材料。
举例而言，在形成上述栅极介电层的材料以与门栅极电极的材料之后，可进行图案化工艺图案化上述栅极介电层的材料以与门栅极电极的材料以形成栅极结构800。在一些实施例中，上述图案化工艺可包括光刻工艺(例如：光刻胶涂布、软烘烤(soft baking)、曝光(exposure)、曝光后烘烤(post-exposure baking)或显影(developing))、刻蚀工艺(例如：干式刻蚀工艺或湿式刻蚀工艺)、其他适当的工艺或上述的组合。
如图8A及图8B所示，源极区802与漏极区804可分别位于栅极结构800的相对两侧。详细而言，在一些实施例中，源极区802与漏极区804可分别位于栅极结构800的相对两侧的主动区100a中。
在一些实施例中，阱600与源极区802与漏极区804可具有相反的导电型态。举例而言，在一些实施例中，阱600为掺杂有如硼、铝、镓、铟、铊的掺质的p型阱，因此源极区802与漏极区804可为掺杂有如氮、磷、砷、锑、铋的掺质的n型源极区802与漏极区804。举例而言，可使用注入工艺注入磷离子或砷离子于主动区100a中的阱600中以形成掺质浓度为5E19至1E21cm-3的n型源极区802与漏极区804。
在一些实施例中，可使用如旋转涂布的方式形成光刻胶层(未绘示于图中)于基板100上，接着进行图案化工艺图案化上述光刻胶层，然后以上述图案化光刻胶层充当注入掩膜进行上述注入工艺，以形成源极区802与漏极区804。在一些实施例中，可使用由如氧化硅或氮化硅等材料所形成的图案化硬掩膜(未绘示于图中)充当注入掩膜进行上述注入工艺，以形成源极区802与漏极区804。在一些实施例中，亦可直接使用栅极结构800充当注入掩膜进行上述注入工艺，以形成源极区802与漏极区804。
综合上述，本发明实施例的半导体装置的形成方法先形成掺杂区于半导体基板中，然后对上述掺杂区进行如热处理的工艺以形成阱。由于上述掺杂区于半导体基板的主动区中具有多个分离的子区域，因此可平衡前述由于掺质偏析所造成的掺质浓度不均匀，使得上述主动区中的阱可具有大抵上均匀的浓度。
前述内文概述了许多实施例的特征，使本技术领域中相关技术人员可以从各个方面更佳地了解本发明实施例。本技术领域中相关技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中相关技术人员也应了解这些相等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。
此外，本发明的每一权利要求可为个别的实施例，且本发明的范围包括本发明的每一权利要求及每一实施例彼此的结合。
Claims (9)
1.一种半导体装置的形成方法，其特征在于，包括：
提供一基板；
形成一隔离结构于该基板上，其中该隔离结构定义出一主动区与一非主动区，该主动区与该非主动区之间无缝隙连接；
形成一掺杂区于该基板中，其中该掺杂区包括位于该主动区中的一第一区域以及围绕该第一区域的一第二区域，且该第二区域从该非主动区延伸进入该主动区的一部分中，其中该第一区域包括多个彼此分离的子区域，该第一区域与该第二区域的深度相同；
进行一热工艺，使该第一区域的多个彼此分离的子区域与该第二区域经由热扩散形成一连续的阱。
2.如权利要求1所述的半导体装置的形成方法，其特征在于，形成该掺杂区的步骤包括进行一离子注入工艺。
3.如权利要求2所述的半导体装置的形成方法，其特征在于，形成该掺杂区的步骤更包括：
在进行该离子注入工艺之前形成一图案化掩膜层于该基板上；以及
以该图案化掩膜层作为注入掩膜进行该离子注入工艺以形成该掺杂区的该第一区域与该第二区域。
4.如权利要求1所述的半导体装置的形成方法，其特征在于，在该基板形成隔离结构的一面上，该主动区具有一第一面积，该主动区中的该掺杂区具有一第二面积，且该第二面积与该第一面积的比值为0.4至0.9。
5.如权利要求4所述的半导体装置的形成方法，其特征在于，在该热工艺后，该主动区中的该阱的边缘部分的上表面具有一第一掺质浓度，该主动区中的该阱的中心部分的上表面具有一第二掺质浓度，且该第一掺质浓度与该第二掺质浓度的比值为0.95至1.2。
6.如权利要求5所述的半导体装置的形成方法，其特征在于，该主动区中的该阱的深度小于该非主动区中的该阱的深度。
7.一种半导体装置，其特征在于，包括：
一基板；
一隔离结构，设置于该基板上，其中该隔离结构定义出一主动区与一非主动区，该主动区与该非主动区之间无缝隙连接；
一阱，设置于该基板中，其中该阱自该非主动区延伸进入该主动区，其中该主动区中的该阱的深度小于该非主动区中的该阱的深度；以及
其中该主动区中的该阱的边缘部分的上表面具有一第一掺质浓度，该主动区中的该阱的中心部分的上表面具有一第二掺质浓度，且该第一掺质浓度与该第二掺质浓度的比值为0.95至1.2。
8.如权利要求7所述的半导体装置，其特征在于，该主动区中的该阱的深度与该非主动区中的该阱的深度的比值为0.3至0.95。
9.如权利要求7所述的半导体装置，其特征在于，更包括：
一栅极结构，设置于该基板上且横跨该主动区；以及
一源极区与一漏极区，各自设置于该栅极结构两相对侧的该主动区中。
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