TWI575707B

TWI575707B - 半導體裝置及其製造方法

Info

Publication number: TWI575707B
Application number: TW105105819A
Authority: TW
Inventors: 陳巨峰; 周葦俊; 邱建維
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2016-02-26
Filing date: 2016-02-26
Publication date: 2017-03-21
Also published as: TW201731076A

Description

半導體裝置及其製造方法

本揭露係有關於半導體技術，且特別係有關於半導體裝置及其製造方法。

由於對高產率裝置需求的增加，兩個或多個半導體裝置被整合於單一晶片中。雙極性電晶體-互補式金氧半導體-雙擴散金氧半電晶體(Bipolar-CMOS-DMOS，BCD)已被廣泛應用於裝置整合。雙極性電晶體-互補式金氧半導體-雙擴散金氧半電晶體技術係將雙極性電晶體、互補式金氧半導體(complementary metal-oxide-semiconductor，CMOS)及雙擴散金氧半電晶體(double diffused metal-oxide-semiconductor transistor，DMOS)技術整合於單一晶片中。

目前，雙極性電晶體-互補式金氧半導體-雙擴散金氧半電晶體裝置之製程係朝著提高崩潰電壓之方向發展，而習知提高裝置之崩潰電壓的方法例如可為增加磊晶層之厚度，或者為使用絕緣層上覆半導體(semiconductor-on-insulator，SOI)取代矽基板。然而，上述習知的方法皆需耗費過多的成本。

因此，業界仍須一種不需增加過多成本即可提高裝置之崩潰電壓的半導體裝置及其製造方法。

本揭露提供一種半導體裝置，包括：基板；磊晶層，設於基板上；第一導電型第一井區，設於基板與磊晶層中；第二導電型第一埋藏層與第二導電型第二埋藏層，設於基板與磊晶層中，其中第二導電型第一埋藏層與第二導電型第二埋藏層分別設於第一導電型第一井區之兩側，其中第一導電型與第二導電型不同；第一導電型第二井區，設於磊晶層中且直接接觸第一導電型第一井區；第二導電型第三埋藏層，設於第一導電型第一井區及/或第一導電型第二井區中；第二導電型摻雜區，設於第一導電型第二井區中；閘極結構，設於磊晶層之上表面上；汲極接觸插塞，其中汲極接觸插塞電性連接第一導電型第二井區與第二導電型摻雜區其中之一；及源極接觸插塞，其中源極接觸插塞電性連接第一導電型第二井區與第二導電型摻雜區其中之另一。

本揭露更提供一種半導體裝置之製造方法，包括：提供基板；形成第一導電型第一井區於基板中；形成第二導電型第一埋藏層與第二導電型第二埋藏層於基板中，其中第二導電型第一埋藏層與第二導電型第二埋藏層分別設於第一導電型第一井區之兩側，其中第一導電型與第二導電型不同；形成磊晶層於基板上，其中第一導電型第一井區、第二導電型第一埋藏層及第二導電型第二埋藏層延伸進入磊晶層中；形成第二導電型第三埋藏層於基板中及/或磊晶層中；形成第一導電型第二井區於磊晶層中，其中第一導電型第二井區直接接觸第一導電型第一井區，且第二導電型第三埋藏層係設於第一導電型第一井區及/或第一導電型第二井區中；形成第二導電型摻雜區於第一導電型第二井區中；形成閘極結構於磊晶層之上表面上；形成汲極接觸插塞，汲極接觸插塞電性連接第一導電型第二井區與第二導電型摻雜區其中之一；及形成源極接觸插塞，源極接觸插塞電性連接第一導電型第二井區與第二導電型摻雜區其中之另一。

為讓本揭露之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧半導體裝置

102‧‧‧基板

104‧‧‧第一導電型第一井區

106A‧‧‧第二導電型第一埋藏層

106B‧‧‧第二導電型第二埋藏層

106C‧‧‧第二導電型第三埋藏層

108‧‧‧磊晶層

108S‧‧‧上表面

110‧‧‧第一導電型第二井區

112A‧‧‧第二導電型第一井區

112B‧‧‧第二導電型第二井區

114‧‧‧第二導電型摻雜區

114S‧‧‧邊緣

116‧‧‧隔離結構

118‧‧‧閘極結構

118A‧‧‧閘極介電層

118B‧‧‧閘極電極

120‧‧‧層間介電層

122D‧‧‧汲極接觸插塞

122G‧‧‧閘極接觸插塞

122S‧‧‧源極接觸插塞

122B‧‧‧主體接觸插塞

124‧‧‧第一導電型摻雜區

200A‧‧‧半導體裝置

200B‧‧‧半導體裝置

200C‧‧‧半導體裝置

300‧‧‧半導體裝置

第1A圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第1B圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第1C圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第1D圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第2A圖係本揭露另一實施例之半導體裝置之剖面圖。

第2B圖係本揭露另一實施例之半導體裝置之剖面圖。

第2C圖係本揭露另一實施例之半導體裝置之剖面圖。

第3A圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第3B圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第3C圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

以下針對本揭露之半導體裝置及其製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

必需了解的是，圖式之元件或裝置可以此技術人士所熟知之各種形式存在。此外，當某層在其它層或基板「上」時，有可能是指「直接」在其它層或基板上，或指某層在其它層或基板上，或指其它層或基板之間夾設其它層。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有一與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在此特別定義。

本揭露實施例可配合圖式一併理解，本揭露之圖式亦被視為揭露說明之一部分。需了解的是，本揭露之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露之特徵。

在本揭露中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

應注意的是，在後文中「基板」一詞可包括半導體晶圓上已形成的元件與覆蓋在晶圓上的各種膜層，其上方可以已形成任何所需的半導體元件，不過此處為了簡化圖式，僅以平整的基板表示之。此外，「基板表面」係包括半導體晶圓上最上方且暴露之膜層，例如一矽表面、一絕緣層及/或金屬線。

本揭露實施例係將習知半導體裝置的第二導電型埋藏層中的一部分改為一第一導電型井區，藉此可提高此半導體裝置之崩潰電壓，使此半導體裝置可用於操作電壓較高之應用中，例如用於操作電壓大於100伏特(V)之應用。

此外，由於本揭露實施例僅是改變摻雜區之配置，而不需增加磊晶層之厚度或使用絕緣層上覆半導體(semiconductor-on-insulator，SOI)取代矽基板，故不需增加過多製程成本即可提高此半導體裝置之崩潰電壓。

參見第1A圖，該圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。如第1A圖所示，提供一基板102，參見第1圖，首先提供基板102。基板102可為半導體基板，例如矽基板。此外，上述半導體基板亦可為元素半導體，包括鍺(germanium)；化合物半導體，包括氮化鎵(gallium nitride，GaN)、碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)及/或磷砷銦鎵合金(GaInAsP)或上述材料之組合。在一些實施例中，此基板102可為輕摻雜之基板，例如輕摻雜有第二導電型摻質之基板。在本揭露一些實施例中，當此第二導電型為P型時，此基板102可為P型基板。

接著，形成第一導電型第一井區104、第二導電型第一埋藏層106A與第二導電型第二埋藏層106B於基板102中。此第二導電型第一埋藏層106A與第二導電型第二埋藏層106B係分別設於第一導電型第一井區104之兩側，且此第一導電型與第二導電型不同。

上述第一導電型第一井區104、第二導電型第一埋藏層106A與第二導電型第二埋藏層106B之形成順序並無限制。在本揭露一些實施例中，可先形成第一導電型第一井區104，再形成第二導電型第一埋藏層106A與第二導電型第二埋藏層106B。然而，在其它實施例中，可先形成第二導電型第一埋藏層106A與第二導電型第二埋藏層106B，再形成第一導電型第一井區104。

在本揭露一些實施例中，此第一導電型第一井區104可藉由離子佈植步驟形成。例如，當此第一導電型為N型時，可於預定形成第一導電型第一井區104之區域佈植磷離子或砷離子以形成第一導電型第一井區104。

在本揭露一些實施例中，此第二導電型第一埋藏層106A與第二導電型第二埋藏層106B可藉由離子佈植步驟形成。例如，當此第二導電型為P型時，可於預定形成此第二導電型第一埋藏層106A與第二導電型第二埋藏層106B之區域佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)以形成第二導電型第一埋藏層106A與第二導電型第二埋藏層106B。

接著，參見第1B圖，該圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。如第1B圖所示，形成磊晶層108於基板102上。此磊晶層108可包括矽、鍺、矽與鍺、III-V族化合物或上述之組合。此磊晶層108可藉由磊晶成長(epitaxial growth)製程形成，例如金屬有機物化學氣相沉積法(MOCVD)、金屬有機物化學氣相磊晶法(MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced CVD)、遙控電漿化學氣相沉積法(RP-CVD)、分子束磊晶法(MBE)、氫化物氣相磊晶法(HVPE)、液相磊晶法(LPE)、氯化物氣相磊晶法(Cl-VPE)或類似的方法形成。

在本揭露一些實施例中，此磊晶層108可為未摻雜之磊晶層。然而，在其它實施例中，此磊晶層108具有第二導電型。例如，當此第二導電型為P型時，磊晶層108為P型磊晶層，其可藉由在沈積磊晶層108時，於反應氣體中加入硼烷(BH₃)或三溴化硼(BBr₃)進行原位(in-situ)摻雜，或者，亦可先沈積未摻雜之磊晶層108後，再以硼離子或銦離子進行離子佈植。

此外，由於上述磊晶成長製程係在高溫下進行，例如在1180℃下進行，故上述第一導電型第一井區104之第一導電型摻質，以及上述第二導電型第一埋藏層106A與第二導電型第二埋藏層106B之第二導電型摻質會於此磊晶成長製程中向上擴散進入磊晶層108中，以使第一導電型第一井區104、第二導電型第一埋藏層106A及第二導電型第二埋藏層106B延伸進入磊晶層108中。易言之，第一導電型第一井區104、第二導電型第一埋藏層106A及第二導電型第二埋藏層106B可同時設於基板102以及磊晶層108中。

繼續參見第1B圖，形成一第二導電型第三埋藏層106C於基板102中及/或磊晶層108中。例如，在本揭露一些實施例中，如第1B圖所示，第二導電型第三埋藏層106C係形成於磊晶層108中。

在本揭露一些實施例中，此第二導電型第三埋藏層106C可藉由離子佈植步驟形成。例如，當此第二導電型為P型時，可於預定形成此第二導電型第三埋藏層106C之區域佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)以形成第二導電型第三埋藏層106C。

需注意的是，雖然第1B圖之第二導電型第三埋藏層106C僅設於磊晶層108中，然而此第二導電型第三埋藏層 106C亦可同時設於基板102及磊晶層108中。或者，此第二導電型第三埋藏層106C亦可僅設於基板102中。此外，雖然第1B圖之第二導電型第三埋藏層106C係於磊晶層108之後形成，然而此第二導電型第三埋藏層106C亦可於磊晶層108之前形成，此部分將於後文詳細說明。因此，第1B圖所示之實施例僅為說明之用，本揭露之範圍並不以此為限。

接著，參見第1C圖，該圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。如第1C圖所示，形成第一導電型第二井區110、第二導電型第一井區112A與第二導電型第二井區112B於磊晶層108中，且此第二導電型第一井區112A與第二導電型第二井區112B係分別設於第一導電型第二井區110之兩側。

此第一導電型第二井區110、第二導電型第一井區112A與第二導電型第二井區112B之形成順序並無限制。在本揭露一些實施例中，可先形成第一導電型第二井區110，再形成第二導電型第一井區112A與第二導電型第二井區112B。然而，在其它實施例中，可先形成第二導電型第一井區112A與第二導電型第二井區112B，再形成第一導電型第二井區110。

在本揭露一些實施例中，此第一導電型第二井區110可藉由離子佈植步驟形成。例如，當此第一導電型為N型時，可於預定形成第一導電型第二井區110之區域佈植磷離子或砷離子以形成第一導電型第二井區110。

在本揭露一些實施例中，此第二導電型第一井區112A與第二導電型第二井區112B可藉由離子佈植步驟形成。例如，當此第二導電型為P型時，可於預定形成此第二導電型第一井區112A與第二導電型第二井區112B之區域佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)以形成第二導電型第一井區112A與第二導電型第二井區112B。

此外，繼續參見第1C圖，在本揭露一些實施例中，此第一導電型第二井區110直接接觸第一導電型第一井區104，且直接接觸磊晶層108之上表面108S。

此外，在本揭露一些實施例中，第二導電型第一井區112A直接接觸第二導電型第一埋藏層106A，而第二導電型第二井區112B直接接觸第二導電型第二埋藏層106B，且第二導電型第一井區112A與第二導電型第二井區112B亦直接接觸磊晶層108之上表面108S。

此外，上述第二導電型第三埋藏層106C係設於第一導電型第一井區104及/或第一導電型第二井區110中。例如，在本揭露一些實施例中，如第1C圖所示，第二導電型第三埋藏層106C係設於第一導電型第一井區104中。

然而，需注意的是，雖然第1C圖之第二導電型第三埋藏層106C僅設於第一導電型第一井區104中，然而此第二導電型第三埋藏層106C亦可同時設於第一導電型第一井區104及第一導電型第二井區110中，或者此第二導電型第三埋藏層106C亦可僅設於第一導電型第二井區110中，此部分將於後文詳細說明。因此，第1C圖所示之實施例僅為說明之用，本揭露之範圍並不以此為限。

繼續參見第1C圖，形成第二導電型摻雜區114於第一導電型第二井區110中。且在本揭露一些實施例中，此第二導電型摻雜區114可直接接觸磊晶層108之上表面108S。在本揭露一些實施例中，此第二導電型摻雜區114可藉由離子佈植步驟形成。例如，當此第二導電型為P型時，可於預定形成此第二導電型摻雜區114之區域佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)以形成第二導電型摻雜區114。

此外，在本揭露一些實施例中，此第二導電型摻雜區114不物理接觸第二導電型第一埋藏層106A、第二導電型第二埋藏層106B、第二導電型第一井區112A、第二導電型第二井區112B及第二導電型第三埋藏層106C。此外，在本揭露一些實施例中，第二導電型第三埋藏層106C不物理接觸第二導電型第一埋藏層106A、第二導電型第二埋藏層106B、第二導電型第一井區112A、第二導電型第二井區112B及第二導電型摻雜區114。

接著，參見第1D圖，該圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。如第1D圖所示，於磊晶層108中形成多個隔離結構116。在本揭露一些實施例中，隔離結構116可為淺溝槽隔離。

在本揭露一些實施例中，淺溝槽隔離116可藉由以下製程步驟形成。首先，於預定形成隔離結構116之區域形成溝槽。在一些實施例中，此溝槽可藉由蝕刻步驟形成。此蝕刻步驟包括乾蝕刻、濕蝕刻或上述之組合。此濕蝕刻可包括浸洗蝕刻(immersion etching)、噴洗蝕刻(spray etching)、上述之組合、或其它適合之乾蝕刻。此乾蝕刻步驟包括電容耦合電漿蝕刻、感應耦合型電漿蝕刻、螺旋電漿蝕刻、電子迴旋共振電漿蝕刻、上述之組合、或其它適合之乾蝕刻。此乾蝕刻步驟使用的氣體可包括惰性氣體、含氟氣體、含氯氣體、含溴氣體、含碘氣體、上述氣體之組合或其它任何適合的氣體。在一些實施例中，此乾蝕刻步驟使用的氣體包括Ar、CF₄、SF₆、CH₂F₂、CHF₃、C₂F₆、Cl₂、CHCl₃、CCl₄、HBr、CHBr₃、BF₃、BCl₃、上述氣體之組合或其它任何適合的氣體。

接著，於此溝槽中填入絕緣材料以形成隔離結構116。在一實施例中，此絕緣材料可填滿溝槽122。此絕緣材料可為使用化學氣相沉積(CVD)法形成之氧化矽、氮化矽、氮氧化矽、其它任何適合之絕緣材料、或上述之組合。此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。

繼續參見第1D圖，形成閘極結構118於磊晶層108之上表面108S上。此閘極結構118包括閘極介電層118A以及設於此閘極介電層118A之上的閘極電極118B。

在本揭露一些實施例中，可先依序毯覆性沈積一介電材料層(用以形成閘極介電層118A，未繪示)及位於其上之導電材料層(用以形成閘極電極118B，未繪示)於基板102上，再將此介電材料層及導電材料層經微影與蝕刻製程形成閘極介電層118A及閘極電極118B。

上述介電材料層之材料(亦即閘極介電層118A之材料)可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。此高介電常數(high-k)介電材料之材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如，此高介電常數(high-k)介電材料可為LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfO₂、HfO₃、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO₃(BST)、Al₂O₃、其它適當材料之其它高介電常數介電材料、或上述組合。此介電材料層可藉由前述化學氣相沉積法(CVD)或旋轉塗佈法形成。

前述導電材料層之材料(亦即閘極電極118B之材料)可為非晶矽、複晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。上述金屬可包括但不限於鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包括但不限於氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦(titanium nitride)以及氮化鉭(tantalum nitride)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。此導電材料層之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成，例如，在本揭露一些實施例中，可用低壓化學氣相沈積法(LPCVD)在525~650℃之間沈積而製得非晶矽導電材料層或複晶矽導電材料層，其厚度範圍可為約1000Å至約10000Å。

接著，繼續參見第1D圖，形成層間介電層(ILD)120。層間介電層120可為氧化矽、氮化矽、氮氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、高密度之電漿(high density plasma，HDP)沉積或其它任何適合之介電材料、或上述之組合。層間介電層(ILD)120可藉由前述之化學氣相沉積法(CVD)或旋轉塗佈法以及圖案化步驟形成。

接著，於此層間介電層120中形成汲極接觸插塞122D、閘極接觸插塞122G、源極接觸插塞122S及主體接觸插塞(bulk contact plug)122B，以形成半導體裝置100。

此汲極接觸插塞122D係電性連接第一導電型第二井區110與第二導電型摻雜區114其中之一，而此源極接觸插塞122S電性連接第一導電型第二井區110與第二導電型摻雜區114其中之另一。例如，在本揭露一些實施例中，如第1D圖所示，汲極接觸插塞122D係電性連接第一導電型第二井區110，而源極接觸插塞122S係電性連接第二導電型摻雜區114。

此外，上述閘極接觸插塞122G係電性連接閘極電極118B，而上述主體接觸插塞122B係電性連接第二導電型第二井區112B。此主體接觸插塞122B係用以收集裝置中多餘的載子，例如收集多餘的電洞或電子。

此外，第二導電型摻雜區114具有位於汲極接觸插塞122D與源極接觸插塞122S之間的邊緣114S，且此閘極結構118係對應此邊緣114S設置。易言之，此閘極結構118係設於此第二導電型摻雜區114之邊緣114S上，而汲極接觸插塞122D與源極接觸插塞122S係分別設於閘極結構118與閘極接觸插塞122G之兩側。

在本揭露一些實施例中，上述汲極接觸插塞122D、閘極接觸插塞122G、源極接觸插塞122S及主體接觸插塞122B之材料可包括銅、鋁、鎢、金、鉻、鎳、鉑、鈦、銥、銠、上述之合金、上述之組合或其它導電性佳的金屬材料。於其它實施例中，上述汲極接觸插塞122D、閘極接觸插塞122G、源極接觸插塞122S及主體接觸插塞122B之材料可為一非金屬材料，只要使用之材料具有導電性即可。此汲極接觸插塞122D、閘極接觸插塞122G、源極接觸插塞122S及主體接觸插塞122B之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沉積方式形成。

在一些實施例中，上述汲極接觸插塞122D、閘極接觸插塞122G、源極接觸插塞122S及主體接觸插塞122B之材料可相同，且可藉由同一道沈積步驟形成。然而，在其它實施例中，上述汲極接觸插塞122D、閘極接觸插塞122G、源極接觸插塞122S及主體接觸插塞122B亦可藉由不同之沈積步驟形成，且其材料可彼此不同。

繼續參見第1D圖，半導體裝置100包括基板102及設於基板102上之磊晶層108。此半導體裝置100更包括設於基板102與磊晶層108中的第一導電型第一井區104，以及設於基板102與磊晶層108中且分別設於第一導電型第一井區104之兩側的第二導電型第一埋藏層106A與第二導電型第二埋藏層106B。此外，此第一導電型與第二導電型不同。此半導體裝置100更包括設於磊晶層108中且直接接觸第一導電型第一井區104之第一導電型第二井區110，以及設於第一導電型第一井區104及/或第一導電型第二井區110中的第二導電型第三埋藏層106C。此半導體裝置100更包括設於第一導電型第二井區110中的第二導電型摻雜區114以及設於磊晶層108之上表面108S上之閘極結構118。此半導體裝置100更包括電性連接第一導電型第二井區110與第二導電型摻雜區114其中之一的汲極接觸插塞122D，以及電性連接第一導電型第二井區110與第二導電型摻雜區114其中之另一的源極接觸插塞122S。

此外，在本揭露一些實施例中，此半導體裝置100更包括設於磊晶層108中且分別設於第一導電型第二井區110之兩側的第二導電型第一井區112A與第二導電型第二井區112B。

此外，在本揭露一些實施例中，半導體裝置100可包括雙極性電晶體-互補式金氧半導體-雙擴散金氧半電晶體裝置(Bipolar-CMOS-DMOS，BCD)。

本揭露實施例係將習知半導體裝置的第二導電型埋藏層中的一部分改為一第一導電型第一井區104，藉此可提高此半導體裝置之崩潰電壓。詳細而言，於另一實施例中，第1D圖之第一導電型第一井區104所在之區域被置換為另一第二導電型埋藏層，其摻質類型與摻雜濃度皆與第二導電型第一埋藏層106A與第二導電型第二埋藏層106B相同，故此第二導電型埋藏層與第二導電型第一埋藏層106A與第二導電型第二埋藏層106B係共同作為一第二導電型底埋藏層。而在此實施例中，半導體裝置的崩潰電壓小於100V。甚至，在一些實施例中，此半導體裝置的崩潰電壓小於80V、60V或40V。

相較之下，本揭露第1D圖之半導體裝置100係將上述第二導電型底埋藏層之一部分改為第1D圖所示之第一導電型第一井區104。而由於此第一導電型第一井區104中的第一導電型摻質可降低基板102中第二導電型摻質的濃度，故可更進一步提高此半導體裝置100之崩潰電壓。例如，在本揭露一些實施例中，半導體裝置100之崩潰電壓可大於或等於120伏特、140V、150V、或甚至160V。而由於本揭露實施例之半導體裝置100具有較高之崩潰電壓，故此半導體裝置100可用於操作電壓較高之應用中，例如用於操作電壓大於或等於100V或120V之應用。

此外，由於本揭露實施例僅是改變摻雜區之配置，而不需增加磊晶層之厚度或使用絕緣層上覆半導體(semiconductor-on-insulator，SOI)取代矽基板，故不需增加過多製程成本即可提高此半導體裝置100之崩潰電壓。

此外，如第1D圖所示，由於第二導電型第三埋藏層106C係設於第一導電型第一井區104及/或第一導電型第二井區110中，且此第二導電型第三埋藏層106C並未電性連接至其它第二導電型之摻雜區，故此第二導電型第三埋藏層106C 與第一導電型第一井區104、第一導電型第二井區110共同形成一減少表面電場(reduced surface field，RESURF)結構，此減少表面電場結構可更進一步提高半導體裝置100之崩潰電壓。

應注意的是，第1A-1D圖所示之實施例僅為說明之用，本揭露之範圍並不以此為限。除上述第1A-1D圖所示之實施例以外，本揭露之第二導電型第三埋藏層亦可有其它配置，如第2A-2B圖之實施例所示。本揭露之範圍並不以第1A-1D圖所示之實施例為限。此部分將於後文詳細說明。

第2A圖係本揭露另一實施例之半導體裝置200A之剖面圖。如第2A圖所示，第二導電型第三埋藏層106C係設於第一導電型第一井區104及第一導電型第二井區110中。

第2B圖係本揭露另一實施例之半導體裝置200B之剖面圖。如第2B圖所示，第二導電型第三埋藏層106C僅設於第一導電型第二井區110中。

此外，雖然於第1A-1D圖之實施例中，第二導電型第三埋藏層106C係於磊晶層108之後形成，然而，此第二導電型第三埋藏層106C亦可於磊晶層108之前形成，如第2C圖之實施例所示。

第2C圖係本揭露另一實施例之半導體裝置200C之剖面圖。如第2C圖所示，此第二導電型第三埋藏層106C係於磊晶層108形成之前形成於基板102中，且此第二導電型第三埋藏層106C僅設於此基板102中。

或者，在其它實施例中，此第二導電型第三埋藏層106C可於磊晶層108形成之前形成於基板102中，並於形成磊晶層108之步驟中擴散進入磊晶層108中，如第2A圖所示。

此外，除上述第1A-2C圖所示之實施例以外，本揭露之第二導電型摻雜區亦可有其它配置，如第3A-2C圖之實施例所示。本揭露之範圍並不以第1A-2C圖所示之實施例為限。此部分將於後文詳細說明。

參見第3A圖，該圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。第3A圖之結構係藉由類似第1A-1C圖之步驟形成，且尚未形成第二導電型摻雜區。

接著，參見第3B圖，形成第二導電型摻雜區114於第一導電型第二井區110中。此第二導電型摻雜區114直接接觸第二導電型第三埋藏層106C。

此外，如第3B圖所示，可更進一步形成第一導電型摻雜區124於第一導電型第二井區110中。在本揭露一些實施例中，此第一導電型第二井區110直接接觸磊晶層108之上表面108S，且不物理接觸第二導電型摻雜區114、第二導電型第三埋藏層106C、第二導電型第一埋藏層106A、第二導電型第二埋藏層106B、第二導電型第一井區112A及第二導電型第二井區112B。

此外，在本揭露一些實施例中，上述第二導電型第三埋藏層106C不接觸第二導電型第一埋藏層106A、第二導電型第二埋藏層106B、第二導電型第一井區112A、第二導電型第二井區112B及第一導電型摻雜區124。

接著，參見第3C圖，該圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。如第3C圖所示，藉由與第1D圖類似之步驟形成層間介電層120、汲極接觸插塞122D、閘極接觸插塞122G、源極接觸插塞122S及主體接觸插塞122B，以形成半導體裝置300。

此汲極接觸插塞122D係電性連接第二導電型摻雜區114，而此源極接觸插塞122S電性連接第一導電型摻雜區124，並透過此第一導電型摻雜區124電性連接第一導電型第二井區110。此外，在本揭露一些實施例中，上述主體接觸插塞122B亦電性連接第一導電型摻雜區124，並透過此第一導電型摻雜區124電性連接第一導電型第二井區110。

綜上所述，本揭露實施例係將習知半導體裝置中的第二導電型埋藏層的一部分改為一第一導電型井區，藉此可提高此半導體裝置之崩潰電壓(例如大於120V)，使此半導體裝置可用於操作電壓較高之應用中，例如用於操作電壓大於100伏特(V)之應用。此外，由於本揭露實施例僅是改變摻雜區之配置，而不需增加磊晶層之厚度或使用絕緣層上覆半導體取代矽基板，故不需增加過多製程成本即可提高此半導體裝置之崩潰電壓。此外，在本揭露一些實施例中，可於半導體裝置中形成減少表面電場(reduced surface field，RESURF)結構，故可更進一步提高半導體裝置之崩潰電壓。

此外，應注意的是，雖然在以上之實施例中，皆以第一導電型為N型，第二導電型為P型說明，然而，此技術領域中具有通常知識者當可理解第一導電型亦可為P型，而此時第二導電型則為N型。

此外，應注意的是，熟習本技術領域之人士均深知，本揭露所述之汲極與源極可互換，因其定義係與本身所連接的電壓位準有關。

值得注意的是，以上所述之元件尺寸、元件參數、以及元件形狀皆非為本揭露之限制條件。此技術領域中具有通常知識者可以根據不同需要調整這些設定值。另外，本揭露之半導體裝置及其製造方法並不僅限於第1A-3C圖所圖示之狀態。本揭露可以僅包括第1A-3C圖之任何一或複數個實施例之任何一或複數項特徵。換言之，並非所有圖示之特徵均須同時實施於本揭露之半導體裝置及其製造方法中。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。