TW201719893A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本揭露提供一種半導體裝置，包括：基底，且基底包括：高電位區；低電位區；及隔離區，包括電位轉換區以及連接區；磊晶層；第一導電型第一底摻雜區，設於連接區中；第一導電型第一頂摻雜區，設於連接區中，且直接接觸第一導電型第一底摻雜區；至少一個第二導電型第一摻雜區，設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中；第一導電型體區；第一導電型摻雜區；源極區；汲極區；閘極電極；源極電極；及汲極電極。本揭露亦提供此半導體裝置之製造方法。

Description

半導體裝置及其製造方法
本揭露係有關於半導體裝置及其製造方法，且特別係有關於一種高壓半導體裝置及其製造方法。
高壓半導體裝置技術適用於高電壓與高功率的積體電路領域。傳統高壓半導體裝置可例如為垂直式擴散金氧半導體(vertically diffused metal oxide semiconductor，VDMOS)電晶體及水平擴散金氧半導體(laterally diffused metal oxide semiconductor，LDMOS)電晶體。高壓裝置技術的優點在於符合成本效益，且易相容於其它製程，已廣泛應用於顯示器驅動IC元件、電源供應器、電力管理、通訊、車用電子或工業控制等領域中。
一般在製造此高壓半導體裝置時，會希望此高壓半導體裝置具有較大之擊穿電壓(punch through voltage)以及較大之接面崩潰電壓(junction breakdown voltage)。然而，通常擊穿電壓與接面崩潰電壓之間具有抵換(trade-off)的關係。亦即，當擊穿電壓提高時，接面崩潰電壓會降低，反之，當接面崩潰電壓提高時，擊穿電壓會降低。
因此，業界亟須一種可大幅提高擊穿電壓，同時不影響或僅稍微影響接面崩潰電壓的高壓半導體裝置。
本揭露提供一種半導體裝置，包括：基底，具有第一導電型，且基底包括：高電位區(high side region)；低電位區(low side region)；及隔離區，設於高電位區與低電位區之間，其中隔離區包括電位轉換區(level shift region)以及連接區(connection region)，其中連接區設於電位轉換區與高電位區之間；磊晶層，設於基底上，其中磊晶層具有第二導電型，且第一導電型與第二導電型不同；第二導電型第一埋藏層，設於高電位區中之基底與磊晶層之交界處，其中第二導電型第一埋藏層具有第二導電型；第二導電型第二埋藏層，設於電位轉換區中之基底與磊晶層之交界處，其中第二導電型第二埋藏層具有第二導電型；第一導電型第一底摻雜區，設於連接區中之基底與磊晶層之交界處，其中第一導電型第一底摻雜區具有第一導電型；第一導電型第二底摻雜區，設於基底與磊晶層之交界處，且第一導電型第二底摻雜區係對應電位轉換區與低電位區之交界設置，且第一導電型第二底摻雜區具有第一導電型；第一導電型第一頂摻雜區，設於連接區之磊晶層中，其中第一導電型第一頂摻雜區具有第一導電型且直接接觸第一導電型第一底摻雜區；第一導電型第二頂摻雜區，設於磊晶層中，其中第一導電型第二頂摻雜區係對應電位轉換區與低電位區之交界設置，且第一導電型第二頂摻雜區具有第一導電型且直接接觸第一導電型第二底摻雜區；至少一個第二導電型第一摻雜區，設於連接區之磊晶層中，其中第二導電型第一摻雜區具有第二導電型，且第二導電型第一摻雜區係設於第一導電型第一 頂摻雜區或第一導電型第一底摻雜區中；第一導電型體區，設於電位轉換區之磊晶層中，其中第一導電型體區具有第一導電型；第一導電型摻雜區，設於電位轉換區之磊晶層中，其中第一導電型摻雜區具有第一導電型；源極區，設於第一導電型體區中；汲極區，設於電位轉換區之磊晶層中；第二導電型第二摻雜區，設於高電位區之磊晶層中，且該第二導電型第二摻雜區具有該第二導電型；閘極電極，設於磊晶層上；源極電極，電性連接源極區；及汲極電極，電性連接汲極區，並自電位轉換區延伸經過連接區至高電位區。
本揭露更提供一種半導體裝置之製造方法，包括：提供基底，基底具有第一導電型，且基底包括：高電位區(high side region)；低電位區(low side region)；及隔離區，設於高電位區與低電位區之間，其中隔離區包括電位轉換區(level shift region)以及連接區(connection region)，其中連接區設於電位轉換區與高電位區之間；形成第二導電型第一埋藏層於高電位區之基底中，其中第二導電型第一埋藏層具有第二導電型，且第一導電型與第二導電型不同；形成第二導電型第二埋藏層於電位轉換區之基底中，其中第二導電型第二埋藏層具有第二導電型；形成第一導電型第一底摻雜區於連接區之基底中，其中第一導電型第一底摻雜區具有第一導電型；形成第一導電型第二底摻雜區於基底中，其中第一導電型第二底摻雜區係對應電位轉換區與低電位區之交界設置，且第一導電型第二底摻雜區具有第一導電型；形成磊晶層於基底上，其中磊晶層具有第二導電型，且第二導電型第一埋藏層、第二導電型第 二埋藏層、第一導電型第一底摻雜區及第一導電型第二底摻雜區延伸進入磊晶層中；形成至少一個第二導電型第一摻雜區於連接區之磊晶層中，其中第二導電型第一摻雜區具有第二導電型；形成第一導電型第一頂摻雜區於連接區之磊晶層中，第一導電型第一頂摻雜區具有第一導電型且直接接觸第一導電型第一底摻雜區，其中第二導電型第一摻雜區係設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中；形成第一導電型第二頂摻雜區於磊晶層中，其中第一導電型第二頂摻雜區係對應電位轉換區與低電位區之交界設置，且第一導電型第二頂摻雜區具有第一導電型且直接接觸第一導電型第二底摻雜區；形成第一導電型體區於電位轉換區之磊晶層中，其中第一導電型體區具有第一導電型；形成第一導電型摻雜區於電位轉換區之磊晶層中，其中第一導電型摻雜區具有第一導電型；形成閘極電極於磊晶層上；形成源極區於第一導電型體區中；形成汲極區於電位轉換區之磊晶層中；形成第二導電型第二摻雜區於高電位區之磊晶層中，其中該第二導電型第二摻雜區具有該第二導電型；形成源極電極，電性連接源極區；及形成汲極電極，電性連接汲極區，並自電位轉換區延伸經過連接區至高電位區。
為讓本揭露之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
100‧‧‧基底
102‧‧‧高電位區
104‧‧‧低電位區
106‧‧‧隔離區
108‧‧‧電位轉換區
110‧‧‧連接區
112‧‧‧第二導電型第一埋藏層
114‧‧‧第二導電型第二埋藏層
116‧‧‧第一導電型第一底摻雜區
118‧‧‧第一導電型第二底摻雜區
120‧‧‧交界
122‧‧‧磊晶層
124‧‧‧交界處
126‧‧‧第二導電型第一摻雜區
128‧‧‧第一導電型第一頂摻雜區
130‧‧‧第一導電型第二頂摻雜區
132‧‧‧汲極預定區
134‧‧‧罩幕層
136‧‧‧開口
138‧‧‧開口
140‧‧‧閘極預定區
142‧‧‧第一導電型體區
144‧‧‧摻雜區
146‧‧‧重疊區域
148‧‧‧第一導電型摻雜區
150‧‧‧閘極介電層
152‧‧‧閘極電極
154‧‧‧源極區
156‧‧‧汲極區
158‧‧‧第二導電型第二摻雜區
160‧‧‧層間介電層
162‧‧‧源極電極
164‧‧‧汲極電極
166‧‧‧連接部
200‧‧‧半導體裝置
H1‧‧‧厚度
H2‧‧‧厚度
第1-9圖係本揭露實施例之半導體裝置在其製造方法中各 階段的剖面圖。
第10圖係本揭露另一實施例之半導體裝置之剖面圖。
第11圖係本揭露又一實施例之半導體裝置之剖面圖。
第12圖係本揭露再一實施例之半導體裝置之剖面圖。
以下針對本揭露之半導體裝置及其製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露之不同樣態。以下所述特定的元件及排列方式僅為簡單描述本揭露。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。
必需了解的是，為特別描述或圖示之元件可以此技術人士所熟知之各種形式存在。此外，當某層在其它層或基底「上」時，有可能是指「直接」在其它層或基底上，或指某層在其它層或基底上，或指其它層或基底之間夾設其它層。
此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖示的一個元件對於另一元件的相對關係。能理解的是，如果將圖示的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在 「較高」側的元件。
在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。
本揭露實施例係利用於連接區之第一導電型第一頂摻雜區或第一導電型第一底摻雜區中設置至少一個第二導電型第一摻雜區，使半導體裝置可大幅提高擊穿電壓且同時不影響或僅稍微影響其接面崩潰電壓。此外，此配置亦可減少裝置之漏電流、提升裝置之結構可靠度及製程可靠度。
第1-9圖係本揭露實施例之半導體裝置在其製造方法中各階段的剖面圖。首先，參見第1圖，提供基底100，此基底100具有第一導電型。在一實施例中，此基底100為輕摻雜第一導電型，例如，當此第一導電型為P型時，此基底100可為輕摻雜P型基底。
在所述實施例中，“輕摻雜”意指約1011-1013/cm3的摻雜濃度，例如為約1012/cm3的摻雜濃度。然而，本領域具有通常知識者可瞭解的是，“重摻雜”的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，“重摻雜”的定義當視可技術內容重新評估，而不受限於在此所舉之實施例。
此基底100可包括：單晶結構、多晶結構或非晶結構的矽或鍺之元素半導體；氮化鎵(GaN)、碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide) 或銻化銦(indium antimonide)等化合物半導體；SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等合金半導體或其它適合的材料及/或上述組合。
此外，如第1圖所示，基底100包括高電位區(high side region)102、低電位區(low side region)104及設於高電位區102與低電位區104之間的隔離區106。此隔離區106包括電位轉換區(level shift region)108以及連接區(connection region)110，且此連接區110係設於電位轉換區108與高電位區102之間。此電位轉換區108可包括橫向擴散金屬氧化物半導體區(laterally diffused metal oxide semiconductor region，LDMOS region)108。
此高電位區102係用以電性連接至裝置中以高電壓操作之部分，而低電位區104係用以電性連接至裝置中以低電壓操作之部分。而隔離區106係用以在橫向擴散金屬氧化物半導體之閘極設於關閉狀態時，電性隔離上述高電位區102及低電位區104。此外，當橫向擴散金屬氧化物半導體之閘極係設於開通狀態時，其可傳遞高電位區102與低電位區104之間的訊號。
接著，參見第1圖，形成第二導電型第一埋藏層112於高電位區102之基底100中，並形成第二導電型第二埋藏層114於橫向擴散金屬氧化物半導體區108之基底100中。此第二導電型第一埋藏層112與第二導電型第二埋藏層114具有第二導電型，且第一導電型與第二導電型不同。
此第二導電型第一埋藏層112與第二導電型第二 埋藏層114可藉由離子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成第二導電型第一埋藏層112與第二導電型第二埋藏層114之區域佈植磷離子或砷離子以形成第二導電型第一埋藏層112與第二導電型第二埋藏層114。此外，在一實施例中，此第二導電型第一埋藏層112與第二導電型第二埋藏層114可藉由同一道離子佈植步驟形成。然而，在其它實施例中，此第二導電型第一埋藏層112與第二導電型第二埋藏層114亦可分別藉由兩道離子佈植步驟形成。
此外，應注意的是，在所述實施例中，若無特別指名“輕摻雜”或”重摻雜”，則”摻雜”意指約1014-1016/cm3的摻雜濃度，例如為約1015/cm3的摻雜濃度。易言之，在一些實施例中，上述第二導電型第一埋藏層112與第二導電型第二埋藏層114之摻雜濃度可為約1014-1016/cm3的摻雜濃度，例如為約1015/cm3。然而，本領域具有通常知識者可瞭解的是，“摻雜”的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，“摻雜”的定義當視可技術內容重新評估，而不受限於在此所舉之實施例。
此外，在一些實施例中，上述第二導電型第一埋藏層112可部分延伸至連接區110中。上述第二導電型第二埋藏層114係對應後續設於橫向擴散金屬氧化物半導體區108中之汲極區設置，且在一些實施例中，此第二導電型第二埋藏層114亦可部分延伸至連接區110中。
接著，參見第2圖，形成第一導電型第一底摻雜區116於連接區110之基底100中，並形成第一導電型第二底摻雜 區118於基底100中，且此第一導電型第二底摻雜區118係對應橫向擴散金屬氧化物半導體區108與低電位區104之交界120設置。此外，此第一導電型第一底摻雜區116與第一導電型第二底摻雜區118皆向下延伸超過第二導電型第一埋藏層112與第二導電型第二埋藏層114之底部。
此第一導電型第一底摻雜區116與第一導電型第二底摻雜區118皆具有第一導電型。此外，此第一導電型第一底摻雜區116與第一導電型第二底摻雜區118可藉由離子佈植步驟形成。例如，在一實施例中，當此第二導電型為P型時，可於預定形成第一導電型第一底摻雜區116與第一導電型第二底摻雜區118之區域佈植硼離子、銦離子或二氟化硼離子(BF2 +)以形成此第一導電型第一底摻雜區116與第一導電型第二底摻雜區118。
此外，在一實施例中，此第一導電型第一底摻雜區116與第一導電型第二底摻雜區118可藉由同一道離子佈植步驟形成。然而，在其它實施例中，此第一導電型第一底摻雜區116與第一導電型第二底摻雜區118亦可分別藉由兩道離子佈植步驟形成。
接著，參見第3圖，形成磊晶層122於基底100上，其中磊晶層122具有第二導電型。在一些實施例中，磊晶層122為輕摻雜第二導電型。
此磊晶層122可包括矽、鍺、矽與鍺、III-V族化合物或上述之組合。此磊晶層122可藉由磊晶成長(epitaxial growth)製程形成，例如金屬有機物化學氣相沉積法 (MOCVD)、金屬有機物化學氣相磊晶法(MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced CVD)、遙控電漿化學氣相沉積法(RP-CVD)、分子束磊晶法(MBE)、氫化物氣相磊晶法(HVPE)、液相磊晶法(LPE)、氯化物氣相磊晶法(Cl-VPE)或類似的方法形成。在一實施例中，當此第一導電型為N型時，磊晶層122為N型輕摻雜磊晶層。其可藉由在沈積磊晶層122時，於反應氣體中加入磷化氫(phosphine)或砷化三氫(arsine)進行原位(in-situ)摻雜，或者，亦可先沈積未摻雜之磊晶層122後，再以磷離子或砷離子進行離子佈植。
此外，在形成磊晶層122的過程中，上述第二導電型第一埋藏層112、第二導電型第二埋藏層114、第一導電型第一底摻雜區116及第一導電型第二底摻雜區118會延伸進入磊晶層122中。詳細而言，上述第二導電型第一埋藏層112、第二導電型第二埋藏層114、第一導電型第一底摻雜區116及第一導電型第二底摻雜區118會自基底100中延伸進入磊晶層122中。
易言之，第二導電型第一埋藏層112係設於高電位區102中之基底100與磊晶層122之交界處124，第二導電型第二埋藏層114係設於橫向擴散金屬氧化物半導體區108中之基底100與磊晶層122之交界處124，第一導電型第一底摻雜區116係設於連接區110中之基底100與磊晶層122之交界處124，而第一導電型第二底摻雜區118係設於基底100與磊晶層122之交界處124，且此第一導電型第二底摻雜區118係對應橫向擴散金屬氧化物半導體區108與低電位區104之交界120設置。
此外，在一些實施例中，如第3圖所示，此第一導 電型第一底摻雜區116與第一導電型第二底摻雜區118皆向上延伸超過第二導電型第一埋藏層112與第二導電型第二埋藏層114之頂部。
接著，參見第4圖，形成至少一個第二導電型第一摻雜區126於連接區110之磊晶層122中，此第二導電型第一摻雜區126具有第二導電型。此第二導電型第一摻雜區126可藉由上述之離子佈植步驟形成。
接著，參見第5圖，形成第一導電型第一頂摻雜區128於連接區110之磊晶層122中，並形成第一導電型第二頂摻雜區130於磊晶層122中。此第一導電型第一頂摻雜區128具有第一導電型，且直接接觸第一導電型第一底摻雜區116。而此第一導電型第二頂摻雜區130係對應橫向擴散金屬氧化物半導體區108與低電位區104之交界120設置，且此第一導電型第二頂摻雜區130具有第一導電型，且直接接觸第一導電型第二底摻雜區118，如第5圖所示。
在一些實施例中，此第一導電型第一頂摻雜區128與第一導電型第二頂摻雜區130為重摻雜第一導電型。在所述實施例中，“重摻雜”意指超過約1019/cm3的摻雜濃度，例如為約1019/cm3至約1021/cm3的摻雜濃度。然而，本領域具有通常知識者可瞭解的是，“重摻雜”的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，“重摻雜”的定義當視可技術內容重新評估，而不受限於在此所舉之實施例。
此第一導電型第一頂摻雜區128與第一導電型第二頂摻雜區130可藉由上述之離子佈植步驟形成。且在一實施 例中，此第一導電型第一頂摻雜區128與第一導電型第二頂摻雜區130可藉由同一道離子佈植步驟形成。然而，在其它實施例中，此第一導電型第一頂摻雜區128與第一導電型第二頂摻雜區130亦可分別藉由兩道離子佈植步驟形成。
詳細而言，如第5圖所示，此第一導電型第一頂摻雜區128係自磊晶層122之頂面122A向下延伸並直接接觸第一導電型第一底摻雜區116。而第一導電型第二頂摻雜區130係自磊晶層122之頂面122A向下延伸並直接接觸第一導電型第二底摻雜區118。在後續設於橫向擴散金屬氧化物半導體區108中的橫向擴散金屬氧化物半導體之閘極處於關閉狀態時，此第一導電型第一頂摻雜區128、第一導電型第一底摻雜區116、第一導電型第二頂摻雜區130及第一導電型第二底摻雜區118可電性隔離高電位區102與低電位區104。
此外，第二導電型第一摻雜區126係設於第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中。例如，在一些實施例中，如第5圖所示，第二導電型第一摻雜區126係設於第一導電型第一頂摻雜區128中。藉由將第二導電型第一摻雜區126係設於第一導電型第一頂摻雜區128中，可在第一導電型第一頂摻雜區128中形成空乏區，增加隔離區106之電性隔離能力，故可降低裝置之漏電流。此外，由於設於第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中的第二導電型第一摻雜區126可增加電性隔離能力，故即使第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116因製成的變異而造成其寬度變化(例如寬度變小)，此半導體裝置仍可運 作，而不會因第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116寬度變小而在裝置運作時造成該處的接面崩潰。因此，本揭露亦可提升裝置之製成可靠度。
此外，裝置之擊穿電壓(punch through voltage)係指使電流由汲極區(位置如第5圖所示之汲極預定區132)擊穿並通過第二導電型第二埋藏層114所需之電壓，而接面崩潰電壓(junction breakdown voltage)係指電流橫向穿過第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116所需之電壓。通常，上述擊穿電壓與接面崩潰電壓之間具有抵換(trade-off)的關係。然而，由於設於第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中的第二導電型第一摻雜區126可增加電性隔離能力，故本揭露之半導體裝置在增加第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中的第一導電型離子濃度時，可大幅增加上述擊穿電壓(例如，在一實施例中，由51V增加至82V)，且可僅造成崩潰電壓之些微減少(例如，在一實施例中，由1315V降低至1254V)。此外，第二導電型第一摻雜區126可使半導體裝置之磊晶層122的上表面122A更不易產生崩潰，故亦可增加裝置之結構可靠度。
此外，在一些實施例中，如第5圖所示，第二導電型第一摻雜區126可直接接觸磊晶層122的上表面122A。然而，在其它實施例中，此第二導電型第一摻雜區126亦可不直接接觸磊晶層122的上表面122A。
應注意的是，除上述第5圖所示之實施例以外，本揭露之第二導電型第一摻雜區亦可有其它數量及配置，如第10-12 圖之實施例所示。故本揭露之範圍並不以第5圖所示之實施例為限。
此外，第二導電型第一摻雜區126不直接接觸第一導電型第一頂摻雜區128之邊緣及第一導電型第一底摻雜區116之邊緣。易言之，此第二導電型第一摻雜區126不延伸超出第一導電型第一頂摻雜區128之邊緣及第一導電型第一底摻雜區116之邊緣。
此外，第二導電型第一摻雜區126之厚度H1小於第一導電型第一頂摻雜區128之厚度H2。此厚度H1為厚度H2的約0.2-0.4倍(H1=0.2xH2~0.4xH2)，例如為約0.25-0.35倍(H1=0.25xH2~0.35xH2)。需注意的是，第二導電型第一摻雜區126之厚度H1係指第二導電型第一摻雜區126之頂部至底部的最大距離。在第二導電型第一摻雜區126直接接觸磊晶層122的上表面122A之實施例中，如第5圖所示，第二導電型第一摻雜區126之厚度H1亦為磊晶層122的上表面122A至第二導電型第一摻雜區126之底部的最大距離。然而，需注意的是，在其它實施例中，若第二導電型第一摻雜區126並未直接接觸磊晶層122的上表面122A，則第二導電型第一摻雜區126之厚度H1並非磊晶層122的上表面122A至第二導電型第一摻雜區126之底部的最大距離。
之後，請參照第6圖，在磊晶層122上形成圖案化罩幕層134。罩幕層134在橫向擴散金屬氧化物半導體區108中具有一開口136及多個開口138。上述開口138之間的間距(即兩開口138之間的圖案化罩幕層134之寬度)自閘極預定區140至 汲極預定區132(圖式為由左至右)漸減。此罩幕層134可為硬罩幕層(hard mask)或光阻層。硬罩幕層的材質例如是氮化矽，形成的方法例如是經由化學氣相沉積法沉積罩幕材料層，然後以微影與蝕刻法將其圖案化。若採用光阻材料做為罩幕層，且可直接以微影的方式將其圖案化。
接著，以罩幕層134做為離子植入罩幕，進行離子佈植製程以摻雜第一導電型摻質，於開口136下方之磊晶層122中形成第一導電型體區142，並於多個開口138下方之磊晶層122中形成多個摻雜區144。
如第6圖之實施例所示，相鄰的摻雜區144在對應圖案化罩幕層134下方彼此重疊，而形成重疊區域146。重疊區域146的大小與相鄰的兩個開口138之間的間距(即圖案化罩幕層134)有關。
然後，請參照第7圖，移除罩幕層134。之後進行退火步驟。在進行退火步驟時，重疊區域146會均勻的擴散，而與非重疊區域共同形成第一導電型摻雜區148。退火步驟的溫度例如是攝氏900度至攝氏1150度。
此第一導電型摻雜區148之底部輪廓平滑，且其濃度自閘極預定區140至汲極預定區132漸減(圖式為由左至右)。在一些實施例中，第一導電型摻雜區148的摻質濃度梯度呈線性。亦即，自閘極預定區140至汲極預定區132(圖式為由左至右)的摻質濃度呈線性漸減。第一導電型摻雜區148自閘極預定區140至汲極預定區132(圖式為由左至右)深度漸減，且第一導電型摻雜區148的底部的輪廓平滑，大致呈線性。此外，透過 前述罩幕開口大小以及間距的調控，可形成不同的摻質濃度梯度。在一些實施例中，第一導電型摻雜區148在接近閘極預定區140的摻質劑量為約5x1012~5x 1013/cm3，深度為約2~3μm，而在接近汲極預定區132的摻質劑量為3x1011~5x1012/cm3，深度為0.3~1μm。
易言之，上述第一導電型摻雜區148係形成於橫向擴散金屬氧化物半導體區108之磊晶層122中，且是形成於後續之閘極(亦即閘極預定區140)與汲極區(亦即汲極預定區132)之間。且此第一導電型摻雜區148具有第一導電型。
此外，上述第一導電型體區142係形成於橫向擴散金屬氧化物半導體區108之磊晶層122中，且係設於後續之閘極(亦即閘極預定區140)下。此第一導電型體區142具有第一導電型，且在一些實施例中，部分第一導電型體區142與部分第一導電型第二頂摻雜區130，如第7圖中之虛線所表示。
此外，在一些實施例中，如第7圖所示，第一導電型體區142並未直接接觸第一導電型摻雜區148，且第一導電型摻雜區148並未直接接觸第一導電型第一頂摻雜區128與第一導電型第一底摻雜區116。
此外，雖然在第6-7圖所示之實施例中，第一導電型體區142與第一導電型摻雜區148係藉由同一道離子佈植步驟形成。然而，在其它實施例中，此第一導電型體區142與第一導電型摻雜區148亦可分別藉由兩道離子佈植步驟形成。本揭露之範圍並不以第6-7圖所示之實施例為限。
接著，參見第8圖，形成閘極介電層150於磊晶層 122上，並形成閘極電極152於閘極介電層150上(亦可視為設於於磊晶層122上)。在一實施例中，可先依序毯覆性沈積一閘極介電層150及位於其上之導電材料層於磊晶層122之上表面122A上，再將此導電材料層經微影與蝕刻製程圖案化以形成閘極電極152。
上述閘極介電層150可為氧化矽、氮化矽、氮氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。此高介電常數(high-k)介電材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如，此高介電常數(high-k)介電材料可為LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其它適當材料之其它高介電常數介電材料、或上述組合。此介電材料層可藉由化學氣相沉積法(CVD)或旋轉塗佈法形成，此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其 它常用的方法。例如，在一些實施例中，此閘極介電層150例如可為電漿化學氣相沈積法(PE-CVD)所形成之氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、高密度電漿所沈積的氧化矽(HDP-SiO2)、臭氧-四乙氧基矽烷(O3-TEOS)所沈積的氧化矽等。
前述導電材料層之材料(亦即閘極電極152之材料)可為複晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。上述金屬可包括但不限於鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包括但不限於氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦(titanium nitride)以及氮化鉭(tantalum nitride)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。此導電材料層之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成，例如，在一實施例中，可用低壓化學氣相沈積法(LPCVD)在525~575℃之間沈積而製得複晶矽導電材料層，其厚度範圍可為約1000Å至約5000Å。
此外，閘極電極152之頂部可更包括一金屬矽化物層，此金屬矽化物可包括但不限於矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、矽化鎢(tungsten silicide)、矽化鈦(titanium silicide)、矽化鉭(tantalum silicide)、矽化鉑(platinum silicide)以及矽化鉺(erbium silicide)。
接著，於磊晶層122中形成源極區154、汲極區156及第二導電型第二摻雜區158。詳細而言，源極區154係形成於第一導電型體區142中，汲極區156係形成於橫向擴散金屬氧化物半導體區108之磊晶層122中，而第二導電型第二摻雜區158於高電位區102之磊晶層122中。
在一些實施例中，此源極區154、汲極區156及第二導電型第二摻雜區158可為重摻雜第二導電型。此源極區154、汲極區156及第二導電型第二摻雜區158可藉由上述離子佈植步驟形成，且在一些實施例中，此源極區154、汲極區156及第二導電型第二摻雜區158可藉由同一道離子佈植步驟形成。然而，在其它實施例中，此源極區154、汲極區156及第二導電型第二摻雜區158亦可藉由不同之離子佈植步驟形成。
此外，如第8圖之實施例所示，源極區154並未直接接觸第一導電型體區142之邊緣，亦即，此源極區154不延伸超出第一導電型體區142之邊緣。此外，閘極電極152係設於源極區154與第一導電型體區142之上，且源極區154與第一導電型體區142之間具有一通道區，此閘極電極152係設於此通道區之上。此外，在一些實施例中，第一導電型摻雜區148係設於閘極電極152與汲極區156之間，且不直接接觸汲極區156。
接著，參見第9圖，形成層間介電層(ILD)160於閘極介電層150及閘極電極152上。此層間介電層(ILD)160可為氧化矽、氮化矽、氮氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、或其它任何適合之介電材料、或上述之組合。層間介電層(ILD)160可藉由前述之化學氣相沉積法(CVD) 或旋轉塗佈法以及圖案化步驟形成。
接著，形成電性連接源極區154之源極電極162，以及形成電性連接汲極區156之汲極電極164。此外，此汲極電極164係自橫向擴散金屬氧化物半導體區108延伸經過連接區110至高電位區102，並電性連接此高電位區102。而上述源極電極162係電性連接至低電位區104。
上述源極電極162與汲極電極164可藉由以下步驟形成。首先，以微影蝕刻步驟於層間介電層160與閘極介電層150中對應源極區154與汲極區156之區域形成兩開口。接著，毯覆性沈積一導電材料層於層間介電層160上，此導電材料層亦填入上述開口中。之後，將此導電材料層經微影與蝕刻製程圖案化以形成源極電極162與汲極電極164。
此源極電極162填入上述對應源極區154之開口並電性連接源極區154。此汲極電極164填入上述對應汲極區156之開口並電性連接汲極區156。
上述源極電極162與汲極電極164之材料可分別獨立地包括銅、鋁、鎢、金、鉻、鎳、鉑、鈦、銥、銠、上述之合金、上述之組合或其它導電性佳的金屬材料。於其它實施例中，上述源極電極162與汲極電極164之材料可為一非金屬材料，只要使用之材料具有導電性即可。此源極電極162與汲極電極164之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沉積方式形成。在一些實施例中，上述源極電極162與汲極電極164之材料可相同，且可藉由同一道沈積步驟形成。然而，在其它實施 例中，上述源極電極162與汲極電極164亦可藉由不同之沈積步驟形成，且其材料可彼此不同。
繼續參見第9圖，本揭露提供一種半導體裝置200，包括具有第一導電型之基底100，且此基底100包括高電位區102(high side region)、低電位區104(low side region)及隔離區106。此隔離區106係設於高電位區102與低電位區104之間。此隔離區106包括電位轉換區108(level shift region)以及連接區110(connection region)，且此連接區110係設於電位轉換區108與高電位區102之間。此電位轉換區108可包括橫向擴散金屬氧化物半導體區(laterally diffused metal oxide semiconductor region，LDMOS region)108。
此半導體裝置200更包括設於基底100上之磊晶層122，此磊晶層122具有第二導電型，且第一導電型與第二導電型不同。此半導體裝置200更包括設於高電位區102中之基底100與磊晶層122之交界處124之第二導電型第一埋藏層112，此第二導電型第一埋藏層112具有第二導電型。此半導體裝置200更包括設於橫向擴散金屬氧化物半導體區108中之基底100與磊晶層122之交界處124之第二導電型第二埋藏層114，此第二導電型第二埋藏層114具有第二導電型。此半導體裝置200更包括設於連接區110中之基底100與磊晶層122之交界處124之第一導電型第一底摻雜區116，此第一導電型第一底摻雜區116具有第一導電型。
此外，此半導體裝置200更包括設於基底100與磊晶層122之交界處124之第一導電型第二底摻雜區118，且此第 一導電型第二底摻雜區118係對應橫向擴散金屬氧化物半導體區108與低電位區104之交界120設置，且第一導電型第二底摻雜區118具有第一導電型。此半導體裝置200更包括設於連接區110之磊晶層122中之第一導電型第一頂摻雜區128，此第一導電型第一頂摻雜區128具有第一導電型且直接接觸第一導電型第一底摻雜區116。此半導體裝置200更包括設於磊晶層122中之第一導電型第二頂摻雜區130，此第一導電型第二頂摻雜區130係對應橫向擴散金屬氧化物半導體區108與低電位區104之交界120設置，且此第一導電型第二頂摻雜區130具有第一導電型且直接接觸第一導電型第二底摻雜區118。
此半導體裝置200更包括至少一個第二導電型第一摻雜區126，設於連接區110之磊晶層122中，此第二導電型第一摻雜區126具有第二導電型，且第二導電型第一摻雜區126係設於第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中。此半導體裝置200更包括設於橫向擴散金屬氧化物半導體區108之磊晶層122中之第一導電型體區142，此第一導電型體區142具有第一導電型。此半導體裝置200更包括設於橫向擴散金屬氧化物半導體區108之磊晶層122中之第一導電型摻雜區148，此第一導電型摻雜區148具有第一導電型。
此半導體裝置200更包括設於第一導電型體區142中之源極區154，設於橫向擴散金屬氧化物半導體區108之磊晶層122中之汲極區156，以及設於高電位區102之磊晶層122中之第二導電型第二摻雜區158。此半導體裝置200更包括設於磊晶層122上之閘極電極152，電性連接源極區154之源極電極162， 以及電性連接汲極區156之汲極電極164。此汲極電極164更自橫向擴散金屬氧化物半導體區108延伸經過連接區110至高電位區102。
此外，如第9圖所示，由於設於第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中的第二導電型第一摻雜區126可增加電性隔離能力，故本揭露之半導體裝置可藉由增加第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中的第一導電型離子濃度，以大幅增加裝置之擊穿電壓(punch through voltage，使電流由汲極區156向下擊穿並通過第二導電型第二埋藏層114所需之電壓)，且可僅造成接面崩潰電壓(junction breakdown voltage，電流穿過第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116所需之電壓)之些微減少。
例如，由電腦軟體(Technology Computer Aided Design，TCAD)模擬所得之比較例(不具有設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中的第二導電型第一摻雜區)與實施例(具有設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中的第二導電型第一摻雜區)之擊穿電壓與接面崩潰電壓係表示於上表1。由表1可知，藉由於於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中設置第二導電型 第一摻雜區，可大幅提升擊穿電壓(例如，由51V增加至82V)，且僅造成接面崩潰電壓之些微減少(例如，由1315V些微降低至1254V)。
此外，應注意的是，除上述第1-9圖所示之實施例以外，本揭露之第二導電型第一摻雜區亦可有其它數量及配置，如第10-12圖之實施例所示。故本揭露之範圍並不以第1-9圖所示之實施例為限。
應注意的是，後文中與前文相同或相似的元件或膜層將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。
參見第10圖，該圖為本揭露另一實施例之半導體裝置之剖面圖。第10圖所示之實施例與前述第1-9圖之實施例之差別在於半導體裝置200包括多個第二導電型第一摻雜區126(例如兩個第二導電型第一摻雜區126)，且多個第二導電型第一摻雜區126皆設於第一導電型第一頂摻雜區128中。
此外，在第10圖所示之實施例中，位於最上方之第二導電型第一摻雜區126並未接觸磊晶層122之頂面122A。
參見第11圖，該圖為本揭露另一實施例之半導體裝置之剖面圖。第11圖所示之實施例與前述第1-10圖之實施例之差別在於多個第二導電型第一摻雜區126因擴散而彼此連接，且兩個相鄰之第二導電型第一摻雜區126之間的連接部166之摻雜濃度低於第二導電型第一摻雜區126之摻雜濃度。
參見第12圖，該圖為本揭露另一實施例之半導體裝置之剖面圖。第12圖所示之實施例與前述第1-11圖之實施例之差 別在於半導體裝置200包括多個第二導電型第一摻雜區126，且至少一個第二導電型第一摻雜區126(例如第二導電型第一摻雜區126A)係設於第一導電型第一頂摻雜區128中，而至少另一個第二導電型第一摻雜區126(例如第二導電型第一摻雜區126B)係設於第一導電型第一底摻雜區116中。
此外，在一些實施例中，設於第一導電型第一頂摻雜區128中的第二導電型第一摻雜區126A之摻雜濃度與設於第一導電型第一底摻雜區116中的第二導電型第一摻雜區126B之摻雜濃度不同。例如，在一些實施例中，由於第一導電型第一頂摻雜區128為重摻雜第一導電型(摻雜濃度為超過約1019/cm3，例如為約1019/cm3至約1021/cm3)，而第一導電型第一底摻雜區116僅為第一導電型(摻雜濃度為約1014-1016/cm3，例如為約1015/cm3)，故設於第一導電型第一頂摻雜區128中的第二導電型第一摻雜區126A之第二導電型摻質被中和的較多，故此第二導電型第一摻雜區126A之摻雜濃度較低。而設於第一導電型第一底摻雜區116中的第二導電型第一摻雜區126B之第二導電型摻質被中和的較少，故此第二導電型第一摻雜區126B之摻雜濃度較高。因此，在一些實施例中，第二導電型第一摻雜區126B之摻雜濃度高於第二導電型第一摻雜區126A之摻雜濃度。
此外，應注意的是，雖然在以上之實施例中，皆以第一導電型為P型，第二導電型為N型說明，然而，此技術領域中具有通常知識者當可理解第一導電型亦可為N型，而此時第二導電型則為P型。
綜上所述，藉由將第二導電型第一摻雜區設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中，可增加隔離區之電性隔離能力，故可降低裝置之漏電流。此外，由於設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中的第二導電型第一摻雜區可增加電性隔離能力，故即使第一導電型第一頂摻雜區或第一導電型第一底摻雜區因製成的變異而造成其寬度變化(例如寬度變小)，此半導體裝置仍可運作，而不會因第一導電型第一頂摻雜區或第一導電型第一底摻雜區寬度變小而在裝置運作時造成該處的接面崩潰。因此，本揭露亦可提升裝置之製成可靠度。
此外，由於設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中的第二導電型第一摻雜區可增加電性隔離能力，故本揭露之半導體裝置可藉由增加第一導電型第一頂摻雜區或第一導電型第一底摻雜區中的第一導電型離子濃度，以大幅增加上述擊穿電壓，且可僅造成崩潰電壓之些微減少。此外，第二導電型第一摻雜區可使半導體裝置之磊晶層的上表面更不易產生崩潰，故亦可增加裝置之結構可靠度。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及 步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
100‧‧‧基底
102‧‧‧高電位區
104‧‧‧低電位區
106‧‧‧隔離區
108‧‧‧電位轉換區
110‧‧‧連接區
112‧‧‧第二導電型第一埋藏層
114‧‧‧第二導電型第二埋藏層
116‧‧‧第一導電型第一底摻雜區
118‧‧‧第一導電型第二底摻雜區
120‧‧‧交界
122‧‧‧磊晶層
124‧‧‧交界處
126‧‧‧第二導電型第一摻雜區
128‧‧‧第一導電型第一頂摻雜區
130‧‧‧第一導電型第二頂摻雜區
142‧‧‧第一導電型體區
148‧‧‧第一導電型摻雜區
150‧‧‧閘極介電層
152‧‧‧閘極電極
154‧‧‧源極區
156‧‧‧汲極區
158‧‧‧第二導電型第二摻雜區
160‧‧‧層間介電層
162‧‧‧源極電極
164‧‧‧汲極電極
200‧‧‧半導體裝置

Claims (10)

  1. 一種半導體裝置，包括：一基底，具有一第一導電型，且該基底包括：一高電位區(high side region)；一低電位區(low side region)；及一隔離區，設於該高電位區與該低電位區之間，其中該隔離區包括一電位轉換區(level shift region)以及一連接區(connection region)，其中該連接區設於該電位轉換區與該高電位區之間；一磊晶層，設於該基底上，其中該磊晶層具有一第二導電型，且該第一導電型與該第二導電型不同；一第二導電型第一埋藏層，設於該高電位區中之該基底與該磊晶層之一交界處，其中該第二導電型第一埋藏層具有該第二導電型；一第二導電型第二埋藏層，設於該電位轉換區中之該基底與該磊晶層之該交界處，其中該第二導電型第二埋藏層具有該第二導電型；一第一導電型第一底摻雜區，設於該連接區中之該基底與該磊晶層之該交界處，其中該第一導電型第一底摻雜區具有該第一導電型；一第一導電型第二底摻雜區，設於該基底與該磊晶層之該交界處，且該第一導電型第二底摻雜區係對應該電位轉換區與該低電位區之一交界設置，且該第一導電型第二底摻雜區具有該第一導電型；一第一導電型第一頂摻雜區，設於該連接區之該磊晶層 中，其中該第一導電型第一頂摻雜區具有該第一導電型且直接接觸該第一導電型第一底摻雜區；一第一導電型第二頂摻雜區，設於該磊晶層中，其中該第一導電型第二頂摻雜區係對應該電位轉換區與該低電位區之一交界設置，且該第一導電型第二頂摻雜區具有該第一導電型且直接接觸該第一導電型第二底摻雜區；至少一個第二導電型第一摻雜區，設於該連接區之該磊晶層中，其中該第二導電型第一摻雜區具有該第二導電型，且該第二導電型第一摻雜區係設於該第一導電型第一頂摻雜區或該第一導電型第一底摻雜區中；一第一導電型體區，設於該電位轉換區之該磊晶層中，其中該第一導電型體區具有該第一導電型；一第一導電型摻雜區，設於該電位轉換區之該磊晶層中，其中該第一導電型摻雜區具有該第一導電型；一源極區，設於該第一導電型體區中；一汲極區，設於該電位轉換區之該磊晶層中；一第二導電型第二摻雜區，設於該高電位區之該磊晶層中，且該第二導電型第二摻雜區具有該第二導電型；一閘極電極，設於該磊晶層上；一源極電極，電性連接該源極區；及一汲極電極，電性連接該汲極區，並自該電位轉換區延伸經過該連接區至該高電位區。
  2. 如申請專利範圍第1項所述之半導體裝置，其中至少一個該第二導電型第一摻雜區直接接觸該磊晶層之上表面，且不接觸該第一導電型第一頂摻雜區之邊緣及該第一導電型 第一底摻雜區之邊緣。
  3. 如申請專利範圍第1項所述之半導體裝置，包括多個該第二導電型第一摻雜區，且該多個第二導電型第一摻雜區皆設於該第一導電型第一頂摻雜區中。
  4. 如申請專利範圍第1項所述之半導體裝置，包括多個該第二導電型第一摻雜區，且至少一個該第二導電型第一摻雜區設於該第一導電型第一頂摻雜區中，而至少另一個該第二導電型第一摻雜區設於該第一導電型第一底摻雜區中。
  5. 如申請專利範圍第4項所述之半導體裝置，其中設於該第一導電型第一頂摻雜區中的該第二導電型第一摻雜區之摻雜濃度與設於該第一導電型第一底摻雜區中的該第二導電型第一摻雜區之摻雜濃度不同。
  6. 一種半導體裝置之製造方法，包括：提供一基底，該基底具有一第一導電型，且該基底包括：一高電位區(high side region)；一低電位區(low side region)；及一隔離區，設於該高電位區與該低電位區之間，其中該隔離區包括一電位轉換區(laterally diffused metal oxide semiconductor region，LDMOS region)以及一連接區(connection region)，其中該連接區設於該電位轉換區與該高電位區之間；形成一第二導電型第一埋藏層於該高電位區之該基底中，其中該第二導電型第一埋藏層具有一第二導電型，且該第一導電型與該第二導電型不同；形成一第二導電型第二埋藏層於該電位轉換區之該基底 中，其中該第二導電型第二埋藏層具有該第二導電型；形成一第一導電型第一底摻雜區於該連接區之該基底中，其中該第一導電型第一底摻雜區具有該第一導電型；形成一第一導電型第二底摻雜區於該基底中，其中該第一導電型第二底摻雜區係對應該電位轉換區與該低電位區之一交界設置，且該第一導電型第二底摻雜區具有該第一導電型；形成一磊晶層於該基底上，其中該磊晶層具有該第二導電型，且該第二導電型第一埋藏層、該第二導電型第二埋藏層、該第一導電型第一底摻雜區及該第一導電型第二底摻雜區延伸進入該磊晶層中；形成至少一個第二導電型第一摻雜區於該連接區之該磊晶層中，其中該第二導電型第一摻雜區具有該第二導電型；形成一第一導電型第一頂摻雜區於該連接區之該磊晶層中，該第一導電型第一頂摻雜區具有該第一導電型且直接接觸該第一導電型第一底摻雜區，其中該第二導電型第一摻雜區係設於該第一導電型第一頂摻雜區或該第一導電型第一底摻雜區中；形成一第一導電型第二頂摻雜區於該磊晶層中，其中該第一導電型第二頂摻雜區係對應該電位轉換區與該低電位區之一交界設置，且該第一導電型第二頂摻雜區具有該第一導電型且直接接觸該第一導電型第二底摻雜區；形成一第一導電型體區於該電位轉換區之該磊晶層中，其中該第一導電型體區具有該第一導電型；形成一第一導電型摻雜區於該電位轉換區之該磊晶層中， 其中該第一導電型摻雜區具有該第一導電型；形成一閘極電極於該磊晶層上；形成一源極區於該第一導電型體區中；形成一汲極區於該電位轉換區之該磊晶層中；形成一第二導電型第二摻雜區於該高電位區之該磊晶層中，其中該第二導電型第二摻雜區具有該第二導電型；形成一源極電極，電性連接該源極區；及形成一汲極電極，電性連接該汲極區，並自該電位轉換區延伸經過該連接區至該高電位區。
  7. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中至少一個該第二導電型第一摻雜區直接接觸該磊晶層之上表面，且不接觸該第一導電型第一頂摻雜區之邊緣及該第一導電型第一底摻雜區之邊緣。
  8. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該半導體裝置包括多個該第二導電型第一摻雜區，且該多個第二導電型第一摻雜區皆設於該第一導電型第一頂摻雜區中。
  9. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該半導體裝置包括多個該第二導電型第一摻雜區，且至少一個該第二導電型第一摻雜區設於該第一導電型第一頂摻雜區中，而至少另一個該第二導電型第一摻雜區設於該第一導電型第一底摻雜區中。
  10. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中設於該第一導電型第一頂摻雜區中的該第二導電型第一摻雜區之摻雜濃度與設於該第一導電型第一底摻雜區中的 該第二導電型第一摻雜區之摻雜濃度不同。
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