TWI587505B - 高壓半導體結構 - Google Patents

Description

高壓半導體結構

本發明係有關於一種半導體結構，特別是有關於一種高壓半導體結構。

高壓半導體裝置技術適用於高電壓與高功率的積體電路領域。傳統高壓半導體裝置，例如垂直式擴散金氧半導體(vertically diffused metal oxide semiconductor，VDMOS)電晶體及水平擴散金氧半導體(LDMOS)電晶體，主要用於18V以上的元件應用領域。高壓裝置技術的優點在於符合成本效益，且易相容於其它製程，已廣泛應用於顯示器驅動IC元件、電源供應器、電力管理、通訊、車用電子或工業控制等領域中。

本發明提供一種高壓半導體結構，包括一基板、一第一摻雜區、一井區、一第二摻雜區、一第三摻雜區、一第四摻雜區以及一閘極結構。基板具有一第一導電型。第一摻雜區具有第一導電型，並形成在基板中。井區具有一第二導電型，並形成在基板中。第二摻雜區具有第二導電型，並形成在第一摻雜區中。第三摻雜區具有第一導電型，並形成在井區中。第四摻雜區具有第二導電型，並形成在井區中。閘極結構形成在基板之上，並重疊部分第一摻雜區及井區。

為讓本發明之特徵和優點能更明顯易懂，下文特 舉出較佳實施例，並配合所附圖式，作詳細說明如下：

100、200A~200C、300A~300E‧‧‧高壓半導體結構

110‧‧‧基板

120‧‧‧井區

131~138‧‧‧摻雜區

141~143‧‧‧絕緣層

150‧‧‧閘極結構

151‧‧‧閘極介電層

152‧‧‧閘極電極

160、171、172‧‧‧間隙

ML₁~ML₇‧‧‧金屬連接線

AR₁~AR₆、AR₃₁~AR₃₅、AR₄₁~AR₄₄‧‧‧區域

161~163‧‧‧電源線

第1圖為本發明之高壓半導體結構的示意圖。

第2A~2D圖為本發明之高壓半導體結構的其它可能示意圖。

第3A~3E圖為本發明之高壓半導體結構的其它可能示意圖。

第1圖為本發明之高壓半導體結構的示意圖。如圖所示，高壓半導體結構100包括一基板110、一井區120、摻雜區131~135、絕緣層141~142以及閘極結構150。基板110具有一第一導電型。在一可能實施例中，基板110可為一半導體基板，例如矽基板。此外，上述半導體基板亦可為元素半導體，包括鍺(germanium)；化合物半導體，包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)及/或磷砷銦鎵合金(GaInAsP)或上述材料之組合。此外，基板110也可以是絕緣層上覆半導體(semiconductor on insulator)。在一實施例中，此基板110可為未摻雜之基板。然而，在其它實施例中，基板110亦可為輕摻雜之基板，例如輕摻雜之P型或N型基板。

井區120具有一第二導電型，並形成在基板110中。在本實施例中，第一導電型與第二導電型相異。在一可能實施例中，可藉由離子佈植步驟形成井區120。舉例而言，當此第二導電型為N型時，可於預定形成井區120之區域佈植磷離子或砷離子以形成井區120。然而，當此第二導電型為P型時，可於預定形成井區120之區域佈植硼離子或銦離子以形成井區120。

摻雜區131具有第一導電型，並形成在基板110中。在本實施例中，摻雜區131的雜質濃度高於基板110的雜質濃度。在一可能實施例中，藉由植入P型雜質以形成P型摻雜區131。在此例中，摻雜區131作為一P型本體(PBODY)。在另一可能實施例中，藉由植入N型雜質以形成N型摻雜區131。在此例中，摻雜區131作為一N型本體(NBODY)。

摻雜區132具有第一導電型，並形成在摻雜區131中。摻雜區133具有第二導電型，亦形成在第一摻雜區131中。在一可能實施例中，藉由植入P型雜質以形成P+型摻雜區132，並植入N型雜質以形成N+型摻雜區133。在另一可能實施例中，藉由植入N型雜質以形成N+型摻雜區132，並植入P型雜質以形成P+型摻雜區133。P型雜質包括例如硼、鎵、鋁、銦、或其結合的雜質。N型雜質包括例如磷、砷、氮、銻、或其結合的雜質。

在其它實施例中，摻雜區132與133係藉由一圖案化罩幕(未顯示)配合執行一植入步驟所形成。另外，雜質濃度可視製程技術及元件特性而定，在此並不加以限制。在本實施 施例中，摻雜區131與132均摻雜第一導電型的雜質，其中摻雜區132的雜質濃度高於摻雜區131的雜質濃度。

摻雜區134具有第一導電型，並形成在井區120中。在一可能實施例中，摻雜區134的雜質濃度相似摻雜區132的雜質濃度。在此例中，摻雜區134係為一P+型摻雜區或是一N+型摻雜區。摻雜區135具有第二導電型，並形成在井區120中。在一可能實施例中，摻雜區135的雜質濃度高於井區120的雜質濃度。舉例而言，摻雜區135係為一N+型摻雜區或是一P+型摻雜區。

閘極結構150形成在基板110之上，並重疊部分摻雜區131及井區120。閘極結構150包括一閘極介電層151以及一閘極電極152。在一可能實施例中，可先依序毯覆性沈積一介電材料層(用以形成閘極介電層151)及位於其上之導電材料層(用以形成閘極電極152)於基板110上，再藉由一微影與蝕刻製程將介電材料層及導電材料層分別圖案化以形成閘極介電層151及閘極電極152。

上述介電材料層之材料(亦即閘極介電層151之材料)可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。此高介電常數(high-k)介電材料之材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如，此高介電常數(high-k)介電材料可為LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfO₂、 HfO₃、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO₃(BST)、Al₂O₃、其它適當材料之其它高介電常數介電材料、或上述組合。此介電材料層可藉由前述化學氣相沉積法(CVD)或旋轉塗佈法形成。

前述導電材料層之材料(亦即閘極電極152之材料)可為非晶矽、複晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。上述金屬可包括但不限於鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包括但不限於氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦(titanium nitride)以及氮化鉭(tantalum nitride)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。此導電材料層之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成，例如，在一實施例中，可用低壓化學氣相沈積法(LPCVD)在525~650℃之間沈積而製得非晶矽導電材料層或複晶矽導電材料層，其厚度範圍可為約1000Å至約10000Å。

絕緣層141形成在基板110之中。在本實例中，絕緣層141重疊部分的基板110及摻雜區131。絕緣層142形成在井區120之中，並位於摻雜區133與134之間。在一可能實施例中，第一導電型係為P型，第二導電型係為N型。在另一可能實施例中，第一導電型係為N型，第二導電型係為P型。

在一可能實施例中，摻雜區132與133透過金屬連 接線ML₁~ML₂耦接至電源線161，閘極電極152透過金屬連接線ML₃耦接至電源線162，摻雜區134與135透過金屬連接線ML₄~ML₇耦接至電源線163。當電源線161~163分別被施予電壓，並且電源線161的電壓大於電源線163的電壓時，電流將從摻雜區132、133開始，經摻雜區131、井區120、摻雜區135流入電流線163。由於摻雜區135的位準增加，故可增加摻雜區134與井區120之間的壓差。當摻雜區134與井區120之間的壓差到達摻雜區134與井區120之間的PN接面的導通電壓時，便可觸發導通摻雜區132、134與閘極電極152所構成的一絕緣閘雙極電晶體(Insulated Gate Bipolar Transistor；IGBT)。

第2A~2D圖為本發明之之高壓半導體結構的其它實施例。第2A圖相似第1圖，不同之處在於第2A圖的高壓半導體結構200A多了摻雜區136。摻雜區136具有第二導電型，並形成在絕緣層142與摻雜區134之間。在一可能實例中，藉由植入P型雜質以形成P+型摻雜區136，或是植入N型雜質以形成N+型摻雜區136。在本實施例中，摻雜區136並沒有電性連接至電源線163。藉由形成摻雜區136，可改善摻雜區132、134與閘極電極152所構成的IGBT的崩潰電壓。

第2B圖相似第2A圖，不同之處在於第2B圖的高壓半導體結構200B具有一間隙160。間隙160形成在摻雜區134與135之間，用以分隔摻雜區134與135。由於摻雜區134與135之間具有間隙160，因此，流經摻雜區134進入電源線163的電流變大，因而增加摻雜區134與井區120之間的壓差，使得摻雜區132、134與閘極電極152所構成的IGBT快速地被觸發。在本實 施例中，摻雜區134與135之間的距離(即間隙160的寬度)影響IGBT的觸發電壓。在其它實施例中，間隙160亦可設置在第1圖的高壓半導體結構100的摻雜區134與135之間。

第2C圖相似第2B圖，不同之處在於第2C圖的高壓半導體結構200C的井區120被劃分成區域AR₁與AR₂。摻雜區135完全地位於區域AR₂之中。摻雜區134完全地位於區域AR₁之中。在本實施例中，區域AR₁的雜質濃度高於區域AR₂的雜質濃度。在一可能實施例中，區域AR₁摻雜具有第二導電型的雜質，而區域AR₂沒有摻雜任何雜質。由於區域AR₁與摻雜區135均具有第二導電型的雜質，並且雜質會往區域AR₂擴散，因此，區域AR₂亦具有第二導電型的雜質。在此例中，區域AR₂的雜質濃度低於區域AR₁的雜質濃度。

由於區域AR₂的雜質濃度低於區域AR₁的雜質濃度，因此，區域AR₂的等效阻抗高於區域AR₁的等效阻抗。由於區域AR₂的電壓位準高於區域AR₁的電壓位準，因而增加摻雜區134與井區120之間壓差，使得IGBT快速地被導通。

第2D圖相似第2C圖，不同之處在於，第2D圖的高壓半導體結構200D的井區120的區域AR₃涵括摻雜區134的一部分，而井區120的區域AR₄涵括摻雜區134的另一部分。舉例而言，摻雜區134具有區域AR₅與AR₆。區域AR₅位於井區120的區域AR₃中。區域AR₆位於井區120的區域AR₄中。

在本實施例中，區域AR₃的雜質濃度高於區域AR₄的雜質濃度。因此，區域AR₄的等效阻抗高於區域AR₃的等效阻抗，故區域AR₄的電壓位準高於區域AR₃的電壓位準，因而 增加摻雜區134與井區120之間的壓差，使得摻雜區132、134與閘極電極152所構成的IGBT元件快速地被導通。

第3A~3E圖為本發明之高壓半導體結構之其它可能實施例。第3A圖相似第1圖，不同之處在於高壓半導體結構300A多了摻雜區137。摻雜區137具有第一導電型，並形成在井區120之中。在本實施例中，摻雜區137電性連接至電源線163。在一可能實施例中，摻雜區134與137係為同一摻雜區，此摻雜區圍繞摻雜區135。

第3B圖相似第3A圖，不同之處在於，高壓半導體結構300B多了摻雜區136與138。摻雜區136與138具有第二導電型。摻雜區136位於絕緣層142與摻雜區134之間。摻雜區138位於絕緣層143與摻雜區137之間。在本實施例中，摻雜區136與138均未電性連接至電源線163。

第3C圖相似第3B圖，不同之處在於第3C圖的高壓半導體結構300C多了間隙171與172。間隙171位於摻雜區134與135之間，用以分隔摻雜區134與135。間隙172位於摻雜區135與137之間，用以分隔摻雜區135與137。由於摻雜區134與135之間具有間隙171，因此，流經摻雜區134的電流變多，使得摻雜區134與井區120之間的PN接面快速被導通。同樣地，由於摻雜區135與137之間具有間隙172，因此，流經摻雜區137的電流變多，使得摻雜區137與井區120之間的PN接面快速被導通。本發明並不限定間隙171與172的寬度。間隙171的寬度可能相同或不同於間隙172的寬度。

第3D圖相似第3C圖，不同之處在於高壓半導體結 構300D的井區120具有區域AR₃₁~AR₃₃。在本實施例中，區域AR₃₁與AR₃₃的雜質濃度相似，均高於區域AR₃₂的雜質濃度。在一可能實施例中，區域AR₃₂並沒有摻雜雜質。由於區域AR₃₁與AR₃₃以及摻雜區135的雜質擴散至區域AR₃₂中，故區域AR₃₂仍具有第二導電型的雜質。在本實施例中，摻雜區135完全地設置在區域AR₃₂中。摻雜區136與134完全地設置在區域AR₃₁中。摻雜區137與138完全地設置在區域AR₃₃中。

第3E圖相似第3D圖，不同之處在於，第3E圖中的井區120具有區域AR₃₃~AR₃₅。區域AR₃₃與AR₃₅的雜質濃度相似均大於區域AR₃₄的雜質濃度。在本實施例中，摻雜區134具有區域AR₄₁~AR₄₂，摻雜區137具有區域AR₄₃~AR₄₄。區域AR₄₁位於區域AR₃₃之中。區域AR₄₂~AR₄₃位於區域AR₃₄中。區域AR₄₄位於區域AR₃₅中。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧高壓半導體結構

110‧‧‧基板

120‧‧‧井區

131~135‧‧‧摻雜區

141~142‧‧‧絕緣層

150‧‧‧閘極結構

151‧‧‧閘極介電層

152‧‧‧閘極電極

ML₁~ML₇‧‧‧金屬連接線

161~163‧‧‧電源線

Claims (15)

1. 一種高壓半導體結構，包括：一基板，具有一第一導電型；一第一摻雜區，具有該第一導電型，並形成在該基板中；一井區，具有一第二導電型，並形成在該基板中；一第二摻雜區，具有該第二導電型，並形成在該第一摻雜區中；一第三摻雜區，具有該第一導電型，並形成在該井區中；一第四摻雜區，具有該第二導電型，並形成在該井區中；以及一閘極結構，形成在該基板之上，並重疊部分該第一摻雜區及該井區，其中該井區具有一第一區域以及一第二區域，該第一區域的雜質濃度高於該第二區域的雜質濃度，該第四摻雜區位於該第二區域中。
2. 如申請專利範圍第1項所述之高壓半導體結構，其中該第一導電型係為P型，該第二導電型係為N型。
3. 如申請專利範圍第1項所述之高壓半導體結構，其中該第一導電型係為N型，該第二導電型係為P型。
4. 如申請專利範圍第1項所述之高壓半導體結構，更包括：一第五摻雜區，具有該第二導電型，並形成在一絕緣層與該第三摻雜區之間。
5. 如申請專利範圍第4項所述之高壓半導體結構，其中該絕緣層位於該第二及第五摻雜區之間。
6. 如申請專利範圍第5項所述之高壓半導體結構，更包括： 複數金屬導線，用以電性連接該第三及第四摻雜區。
7. 如申請專利範圍第5項所述之高壓半導體結構，更包括：一間隙，形成在該第三及第四摻雜區之間，用以分隔該第三及第四摻雜區。
8. 如申請專利範圍第5項所述之高壓半導體結構，其中該第三摻雜區位於該第一區域中。
9. 如申請專利範圍第5項所述之高壓半導體結構，其中該第三摻雜區具有一第三區域以及一第四區域，該第三區域位於該第一區域中，該第四區域位於該第二區域中。
10. 如申請專利範圍第1項所述之高壓半導體結構，更包括：一間隙，形成在該第三及第四摻雜區之間，用以分隔該第三及第四摻雜區。
11. 如申請專利範圍第1項所述之高壓半導體結構，更包括：一第六摻雜區，具有該第一導電型，並形成在該井區之中。
12. 如申請專利範圍第11項所述之高壓半導體結構，更包括：一第一間隙，位於該第三及第四摻雜區之間；以及一第二間隙，位於該第四及第六摻雜區之間。
13. 如申請專利範圍第12項所述之高壓半導體結構，其中該井區更具有一第三區域，該第一及第三區域的雜質濃度高於該第二區域的雜質濃度，該第三摻雜區完全位於該第一區域中，該第六摻雜區完全位於該第三區域中。
14. 如申請專利範圍第13項所述之高壓半導體結構，其中該第三摻雜區具有一第四區域以及一第五區域，該第六摻雜區具有一第六區域以及一第七區域，該第四區域位於該第一 區域中，該第五及第七區域位於該第二區域中，該第六區域位於該第三區域中。
15. 如申請專利範圍第12項所述之高壓半導體結構，更包括：一第七摻雜區，具有該第二導電型，並形成在一第一絕緣層與該第三摻雜區之間；以及一第八摻雜區，具有該第二導電型，並形成在一第二絕緣層與該第六摻雜區之間。