TWI682540B - 半導體裝置及其形成方法 - Google Patents

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Abstract

本發明實施例關於一種半導體裝置之形成方法。上述方法包括提供一半導體基板。上述半導體基板包括低電位預定區、高電位預定區以及高電位接面終端預定區，且上述高電位接面終端預定區位於上述低電位預定區與上述高電位預定區之間。上述方法亦包括形成隔離區於上述高電位接面終端預定區與上述高電位預定區中。上述隔離區具有第一導電型態，且上述隔離區具有第一側以及相對於上述第一側的第二側。上述方法亦包括形成複數個彼此分離的第一佈植區於上述隔離區第一側的高電位接面終端預定區中。這些第一佈植區具有相反於上述第一導電型態的第二導電型態。上述方法亦包括對這些第一佈植區進行熱製程以於上述隔離區第一側的高電位接面終端預定區中形成至少一第一井區。

Description

半導體裝置及其形成方法
本發明實施例係有關於一種半導體裝置的形成方法，且特別有關於一種具有高電位區與低電位區之半導體裝置的形成方法。
在半導體裝置的製造中，有時須將高壓積體電路與低壓積體電路同時整合至半導體裝置中。在此類的半導體裝置中，高壓操作的區域可稱為高電位區，低壓操作的區域可稱為低電位區。高電位區中的高壓積體電路以及低電位區中的低壓積體電路之間通常可經由位準偏移器(level shifter)交換訊號。此外，高電位區與低電位區之間可設置有用以承受半導體裝置所需求之崩潰電壓的隔離結構。
現有之將高壓積體電路與低壓積體電路整合在一起的半導體裝置雖然大抵上可滿足一般的需求，但卻並非在各方面都令人滿意。
本發明實施例提供一種半導體裝置之形成方法。上述方法包括提供一半導體基板。上述半導體基板包括低電位預定區、高電位預定區以及高電位接面終端預定區，且上述高 電位接面終端預定區位於上述低電位預定區與上述高電位預定區之間。上述方法亦包括形成隔離區於上述高電位接面終端預定區與上述高電位預定區中。上述隔離區具有第一導電型態，且上述隔離區具有第一側以及相對於上述第一側的第二側。上述方法亦包括形成複數個彼此分離的第一佈植區於上述隔離區第一側的高電位接面終端預定區中。這些第一佈植區具有相反於上述第一導電型態的第二導電型態。上述方法亦包括對這些第一佈植區進行熱製程以於上述隔離區第一側的高電位接面終端預定區中形成至少一第一井區。
本發明實施例亦提供一種半導體裝置。上述半導體裝置包括半導體基板。上述半導體基板包括低電位區、高電位區以及高電位接面終端區，且上述高電位接面終端區位於上述低電位區與上述高電位區之間。上述半導體裝置亦包括設置於上述高電位接面終端區與上述高電位區中的隔離區。上述隔離區具有第一導電型態，且上述隔離區具有第一側以及相對於上述第一側的第二側。上述半導體裝置亦包括設置於上述隔離區第一側的上述高電位接面終端區中的第一井區。上述第一井區具有相反於上述第一導電型態的第二導電型態。上述第一井區具有低摻雜濃度區，且上述低摻雜濃度區位於上述第一井區之第一高摻雜濃度區與第二高摻雜濃度區之間。
本發明實施例亦提供一種半導體裝置。上述半導體裝置包括半導體基板。上述半導體基板包括低電位區、高電位區以及高電位接面終端區，且上述高電位接面終端區位於上述低電位區與上述高電位區之間。上述半導體裝置亦包括設置 於上述高電位接面終端區與上述高電位區中的隔離區。上述隔離區具有第一導電型態，且上述隔離區具有第一側以及相對於上述第一側的第二側。上述半導體裝置亦包括設置於上述隔離區第一側的上述高電位接面終端區中的複數個第一井區。這些第一井區彼此分離。這些第一井區具有相反於上述第一導電型態的第二導電型態。
50‧‧‧半導體裝置
100‧‧‧半導體基板
100L‧‧‧半導體基板的低電位預定區(或低電位區)
100H‧‧‧半導體基板的高電位預定區(或高電位區)
100J‧‧‧半導體基板的高電位接面終端預定區(或高電位接面終端區)
202‧‧‧隔離區
202a‧‧‧隔離區的第一側
202b‧‧‧隔離區的第二側
302a、302b、302c、302d‧‧‧第一佈植區
304a、304b、304c、304d‧‧‧第二佈植區
302e、302f、302g、304e、304f‧‧‧佈植區
S1、S2、S3‧‧‧第一佈植區之間的間距
S4、S5、S6‧‧‧第二佈植區之間的間距
402、402a、402b、402c、402d‧‧‧第一井區
402e、402f、402g‧‧‧井區
402R1、402R2、402R3、402R4‧‧‧第一井區的高摻雜濃度區
402S1、402S2、402S3‧‧‧第一井區的低摻雜濃度區
404、404a、404b、404c、404d‧‧‧第二井區
404e、404f‧‧‧井區
404R1、404R2、404R3、404R4‧‧‧第二井區的高摻雜濃度區
404S4、404S5、404S6‧‧‧第二井區的低摻雜濃度區
501‧‧‧埋藏層
502‧‧‧第三井區
504a‧‧‧第四井區
504b‧‧‧第五井區
506a、506b、506c‧‧‧重摻雜區
508‧‧‧閘極結構
508a‧‧‧閘極介電層
508b‧‧‧閘極電極
Q1、Q2、Q3‧‧‧第一井區之間的間距
Q4、Q5、Q6‧‧‧第二井區之間的間距
D1、D2、D3‧‧‧深度
A-A’‧‧‧剖面線
B-B’‧‧‧剖面線
以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。
第1、2、3以及4A圖為一系列之上視圖，用以說明本發明一些實施例之半導體裝置之形成方法。
第4B圖係為沿著第4A圖的剖面線A-A’繪示而得的剖面圖。
第5圖根據本發明一些實施例繪示出半導體裝置50的剖面圖。
第1、2、3以及6圖為一系列之上視圖，用以說明本發明一些實施例之半導體裝置之形成方法。
第1、2、7以及8圖為一系列之上視圖，用以說明本發明一些實施例之半導體裝置之形成方法。
第1、2、9以及10圖為一系列之上視圖，用以說明本發明一些實施例之半導體裝置之形成方法。
以下的揭露內容提供許多不同的實施例或範例以 實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。
應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。
此外，其中可能用到與空間相關用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
在本發明實施例中，可於半導體基板中形成隔離區(例如：於半導體基板的高電位接面終端預定區以及高電位預定區中形成隔離區)而承受所形成之半導體裝置所需的崩潰電壓。此外，於本發明實施例中，可經由形成與上述隔離區相鄰的井區來調整所形成之半導體裝置的性質(例如：調整所形成之半導體裝置的崩潰電壓、鑿穿電壓等)。在本發明實施例中，可經由形成複數個彼此分離的佈植區並對此些佈植區進行熱 製程以形成上述井區。由於這些佈植區彼此分離，因此可經由調整這些佈植區的參數(例如：這些佈植區之間的間距、排列方式等)來調整所形成之井區的性質，因而可提高半導體裝置在設計及製程上之彈性。
第1、2、3以及4A圖為一系列之上視圖，用以說明本發明一些實施例之半導體裝置之形成方法。
首先，如第1圖所示，提供半導體基板100。在一些實施例中，半導體基板100可具有低電位預定區100L(於所形成的半導體裝置中可稱為低電位區100L)、高電位預定區100H(於所形成的半導體裝置中可稱為高電位區100H)以及高電位接面終端預定區100J(於所形成的半導體裝置中可稱為高電位接面終端區100J)。在一些實施例中，如第1圖所示，高電位接面終端預定區100J位於低電位預定區100L以及高電位預定區100H之間。
在一些實施例中，低電位預定區100L係用以提供低壓積體電路操作(例如：操作電壓為0至7伏特)，而高電位預定區100H則用以提供高壓積體電路操作(例如：操作電壓為250至1200伏特)。舉例而言，上述高壓積體電路以及低壓積體電路各自可包括場效電晶體、雙極性電晶體、二極體、其他適當的積體電路元件或上述之組合。
在一些實施例中，半導體基板100為矽基板，但本發明實施例並非以此為限。舉例而言，在一些其他的實施例中，半導體基板100可包括一些其他的元素半導體(例如：鍺)基板。半導體基板100亦可包括化合物半導體(例如：碳化矽、砷化鎵、 砷化銦或磷化銦)基板。半導體基板100亦可包括合金半導體(例如：矽化鍺、碳化矽鍺(silicon germanium carbide)、磷砷化鎵(gallium arsenic phosphide)或磷化銦鎵(gallium indium phosphide))基板。在一些實施例中，半導體基板100可包括絕緣層上半導體(semiconductor on insulator，SOI)基板(例如：絕緣層上矽基板或絕緣層上鍺基板)，上述絕緣層上半導體基板可包括底板、設置於上述底板上之埋藏氧化層以及設置於上述埋藏氧化層上之半導體層。在一些實施例中，半導體基板100可包括單晶基板、多層基板(multi-layer substrate)、梯度基板(gradient substrate)、其他適當之基板或上述之組合。
在一些實施例中，半導體基板100為P型基板，其可包括如硼、鋁、鎵、銦、鉈之P型摻質。舉例而言，半導體基板100之摻雜濃度(例如：平均摻雜濃度)可為5E13至1E15cm-3，但本發明實施例並非以此為限。
在一些實施例中，半導體基板100可包括半導體磊晶層。舉例而言，上述半導體磊晶層可包括矽磊晶層、鍺磊晶層、碳化矽磊晶層、氮化鎵磊晶層、其他適當之半導體磊晶層或上述之組合。舉例而言，可使用氣相磊晶法(vapor phase epitaxy，VPE)、液相磊晶法(liquid phase epitaxy，LPE)、分子束磊晶法(molecular-beam epitaxy process，MBE)、金屬化學氣相沉積法(metal organic chemical vapor deposition process，MOCVD)、其他適當之方法或上述之組合形成上述半導體磊晶層。
在一些實施例中，半導體基板100可包括各種P型 摻雜區及/或N型摻雜區。舉例而言，上述P型摻雜區及N型摻雜區可經由離子佈植製程以及熱製程(例如：退火製程)形成。舉例而言，上述摻雜區可包括N型井區、P型井區、輕摻雜區(light doped region，LDD)、重摻雜源極汲極區(heavily doped source and drain(S/D))、其他適當的摻雜區或上述之組合。舉例而言，上述摻雜區可被用來形成各種積體電路元件(例如：互補式金氧半(complimentary metal-oxide-semiconductor，CMOS)場效電晶體、橫向擴散金氧半(laterally diffused metal-oxide-semiconductor，LDMOS)場效電晶體、二極體、其他適當之積體電路元件或上述之組合)。
在一些實施例中，半導體基板100可包括形成於其中的隔離特徵。舉例而言，上述隔離特徵可被用來定義主動區並提供形成於上述主動區中之半導體基板100中及/或上的各種裝置元件所需的電性隔離。在一些實施例中，上述隔離特徵可包括淺溝槽隔離(shallow trench isolation，STI)特徵、局部氧化矽(local oxidation of silicon，LOCOS)特徵，其他適當的隔離特徵或上述之組合。
接著，如第2圖所示，於半導體基板100中形成隔離區202。在一些實施例中，可於半導體基板100之高電位接面終端預定區100J以及高電位預定區100H中形成隔離區202。在一些實施例中，隔離區202可用來提高半導體裝置的崩潰電壓。在一些實施例中，隔離區202為具有第一導電型態的摻雜區。舉例而言，隔離區202可為P型摻雜區(亦即，第一導電型態為P型)，其可包括如硼、鋁、鎵、銦、鉈之摻質，且其摻雜濃度(例 如：平均摻雜濃度)可為5E12至1E14cm-3。舉例而言，可經由離子佈植製程以及熱製程形成隔離區202。如第2圖所示，隔離區202具有第一側202a以及相對於第一側202a的第二側202b。
接著，如第3圖所示，形成複數個彼此分離的第一佈植區302a、302b、302c以及302d於隔離區202第一側202a的高電位接面終端預定區100J中，以及形成複數個彼此分離的第二佈植區304a、304b、304c以及304d於隔離區202第二側202b的高電位接面終端預定區100J中。
第一佈植區(302a、302b、302c以及302d)以及第二佈植區(304a、304b、304c以及304d)具有第二導電型態，第二導電型態相反於隔離區202之第一導電型態。在一些實施例中，隔離區202為P型摻雜區，因此第一佈植區(302a、302b、302c以及302d)以及第二佈植區(304a、304b、304c以及304d)為N型佈植區(亦即，第二導電型態為N型)。換句話說，可進行適當之製程(例如：離子佈植製程)將如氮、磷、砷、銻、鉍之N型摻質佈植至半導體基板100之高電位接面終端預定區100J中以形成N型第一佈植區(302a、302b、302c以及302d)以及N型第二佈植區(304a、304b、304c以及304d)。舉例而言，可先形成適當之佈植罩幕(未繪示於圖中)於半導體基板100上，接著經由上述佈植罩幕進行離子佈植製程以形成N型第一佈植區(302a、302b、302c以及302d)以及N型第二佈植區(304a、304b、304c以及304d)。
於後續的製程中，第一佈植區(302a、302b、302c以及302d)將被用來形成用以調整半導體裝置之性質(例如：崩 潰電壓、鑿穿電壓等)的第一井區，第二佈植區(304a、304b、304c以及304d)將被用來形成用以調整半導體裝置之性質(例如：崩潰電壓、鑿穿電壓等)的第二井區，於後文將對此詳細說明。
在一些實施例中，由於這些第一佈植區(302a、302b、302c以及302d)彼此分離，因此可經由調整這些第一佈植區(302a、302b、302c以及302d)的參數(例如：這些第一佈植區之間的間距、排列方式等)來調整所形成之第一井區的性質，而使得半導體裝置在設計及製程上可具有較大的彈性。類似地，亦可經由調整此些第二佈植區(304a、304b、304c以及304d)的參數來調整所形成之第二井區的性質，而使得半導體裝置在設計及製程上可具有較大的彈性。
如第3圖所示，第一佈植區302a與相鄰之第一佈植區302b可具有間距S1，第一佈植區302b與相鄰之第一佈植區302c可具有間距S2，第一佈植區302c與相鄰之第一佈植區302d可具有間距S3。在一些實施例中，可視設計需求使間距S1大抵上相等於間距S2與間距S3(亦即，間距S1=間距S2=間距S3)，而可讓製程設計上比較簡單，第一井區的濃度可呈現規律性的分佈，但本發明實施例並非以此為限。在一些其他的實施例中，間距S1亦可與間距S2及/或間距S3不相等。舉例而言，間距S1、間距S2及間距S3各自可為1至4μm。
如第3圖所示，第二佈植區304a與相鄰之第二佈植區304b可具有間距S4，第二佈植區304b與相鄰之第二佈植區304c可具有間距S5，第二佈植區304c與相鄰之第二佈植區304d可具有間距S6。在一些實施例中，可視設計需求使間距S4大抵 上相等於間距S5與間距S6(亦即，間距S4=間距S5=間距S6)，而可讓製程設計上比較簡單，第二井區的濃度可呈現規律性的分佈，但本發明實施例並非以此為限。在一些其他的實施例中，間距S4亦可與間距S5及/或間距S6不相等。舉例而言，間距S4、間距S5及間距S6各自可為1至4μm。
在一些實施例中，如第3圖所示，第一佈植區(302a、302b、302c以及302d)與第二佈植區(304a、304b、304c以及304d)可相對於隔離區202相互對稱。在一些實施例中，兩相鄰之第一佈植區(例如：302a)與第二佈植區(例如：304a)的側壁可相互對齊。
應理解的是，雖然前文以形成四個第一佈植區(亦即，第一佈植區302a、302b、302c以及302d)以及四個第二佈植區(亦即，第二佈植區304a、304b、304c以及304d)為例進行說明，但本發明實施例並非以此為限。在一些其他的實施例中，可視設計需求形成任何其他適當數量(例如：4至40)之第一佈植區以及第二佈植區，且第一佈植區的數量可不等於第二佈植區的數量。
應理解的是，雖然前文以於隔離區202之第一側202a與第二側202b皆形成有佈植區為例進行說明，但本發明實施例並非以此為限。舉例而言，在一些實施例中，可視設計需求僅於隔離區202之第一側202a形成複數個彼此分離的第一佈植區(302a、302b、302c以及302d)，而未於隔離區202之第二側202b形成複數個彼此分離的第二佈植區(304a、304b、304c以及304d)。換句話說，在這些實施例中，於後續的製程中將不 會形成第二井區。舉例而言，在一些實施例中，可視設計需求僅於隔離區202之第二側202b形成複數個彼此分離的第二佈植區(304a、304b、304c以及304d)，而未於隔離區202之第一側202a形成複數個彼此分離的第一佈植區(302a、302b、302c以及302d)。換句話說，在此些實施例中，於後續的製程中將不會形成第一井區。
應理解的是，雖然於第3圖中所繪示的第一佈植區(302a、302b、302c以及302d)以及第二佈植區(304a、304b、304c以及304d)大抵上為長方形，但本發明實施例並非以此為限。舉例而言，在一些實施例中，可視設計需求使第一佈植區(302a、302b、302c以及302d)以及第二佈植區(304a、304b、304c以及304d)為圓形、橢圓形、長圓形、不規則形、其他適當的形狀或上述之組合。
在一些實施例中，如第3圖所示，用以形成第一佈植區(302a、302b、302c以及302d)及第二佈植區(304a、304b、304c以及304d)的製程亦於半導體基板100之高電位預定區100H中形成佈植區302e、302f、302g、304e以及304f。在一些實施例中，佈植區302e、302f、302g、304e以及304f亦可被用來形成用以調整半導體裝置之性質(例如：崩潰電壓、鑿穿電壓等)的井區。
接著，如第4A圖所示，進行適當之熱製程以活化或驅入(drive-in)第一佈植區(302a、302b、302c以及302d)及第二佈植區(304a、304b、304c以及304d)之摻質而於高電位接面終端預定區100J中形成第一井區402以及第二井區404。舉例而 言，上述熱處理製程可包括快速熱退火製程(rapid thermal process，RTP)、爐管退火製程(furnace annealing process)、雷射尖峰退火製程(laser spike annealing process，LSA)、其他適當的熱處理製程或上述之組合。在一些實施例中，上述熱處理製程之熱處理溫度可為850至1150℃，而與其對應之熱處理時間(duration)可為30秒至120分。
如第4A圖所示，第一井區402位於隔離區202第一側202a的高電位接面終端預定區100J中，而第二井區404位於隔離區202第二側202b的高電位接面終端預定區100J中。
在一些實施例中，如第4A圖所示，第一井區402可包括對應於第一佈植區(302a、302b、302c與302d)的高摻雜濃度區(亦即，高摻雜濃度區402R1、402R2、402R3與402R4)以及對應於間距S1、S2與S3的低摻雜濃度區(亦即，低摻雜濃度區402S1、402S2與402S3)。進一步而言，第一井區402之高摻雜濃度區402R1、402R2、402R3與402R4的摻雜濃度高於低摻雜濃度區402S1、402S2與402S3的摻雜濃度。在一些實施例中，如第4A圖所示，第一井區402之低摻雜濃度區之一者(例如：低摻雜濃度區402S1)與兩個高摻雜濃度區(例如：高摻雜濃度區402R1與402R2)相鄰。換句話說，在此些實施例中，第一井區402之低摻雜濃度區之一者可位於兩個高摻雜濃度區之間。
類似地，在一些實施例中，如第4A圖所示，第二井區402可包括對應於第二佈植區(304a、304b、304c與304d)的高摻雜濃度區(亦即，高摻雜濃度區404R1、404R2、404R3與404R4)以及對應於間距S4、S5與S6的低摻雜濃度區(亦即，低摻雜濃度區404S4、404S5與404S6)。進一步而言，第二井區404之高摻雜濃度區404R1、404R2、404R3與404R4的摻雜濃度高於低摻雜濃度區404S4、404S5與404S6的摻雜濃度。在一些實施例中，如第4A圖所示，第二井區404之低摻雜濃度區之一者(例如：低摻雜濃度區404S4)與兩個高摻雜濃度區(例如：高摻雜濃度區404R1與404R2)相鄰。換句話說，在此些實施例中，第二井區404之低摻雜濃度區之一者可位於兩個高摻雜濃度區之間。
接著，請參照第4B圖，其係為沿著第4A圖之剖面線A-A’繪示而得之剖面圖。如第4B圖所示，隔離區202相對於半導體基板100的頂表面可具有深度(例如：最大深度)D1，第一井區402相對於半導體基板100的頂表面可具有深度(例如：最大深度)D2，第二井區404相對於半導體基板100的頂表面可具有深度(例如：最大深度)D3。在一些實施例中，如第4B圖所示，深度D1可大於深度D2，且深度D1可大於深度D3。在一些實施例中，由於深度D2與深度D3不大於深度D1，而可避免第一井區402和第二井區404之載子以隔離區202下方之半導體基板100之部分作為導通路徑而造成之穿透崩潰的問題。舉例而言，深度D1可為8至10μm，深度D2可為3至6μm，深度D3可為3至6μm。
在一些實施例中，於上述熱製程之後，半導體基板100之高電位預定區100H中之佈植區302e、302f以及302g亦形成第一井區402之一部分。類似地，在一些實施例中，於上述熱製程之後，半導體基板100之高電位預定區100H中之佈植 區304e以及304f亦形成第二井區404之一部分。
接著，可視需求進行一些適當的製程於半導體基板100中形成其他適當的摻雜區並於半導體基板100上形成閘極結構或其他適當的結構，以形成本發明實施例的半導體裝置50。為了簡明起見，以下將以第5圖例示性地說明本發明實施例的半導體裝置。應理解的是，第5圖所繪示的例子僅用於說明本發明實施例，而非用來限定本發明實施例的範圍。
第5圖係為沿著第4A圖之剖面線B-B’繪示而得之本發明實施例之半導體裝置50的剖面圖。應理解的是，為了簡明起見，第5圖中所繪示之半導體裝置50之一些部分可未繪示於第4A圖中。
如第5圖所示，在一些實施例中，半導體裝置50之半導體基板100中可設置有埋藏層(buried layer)501，且埋藏層501的導電型態可相同於第一井區402與第二井區404的導電型態(亦即，第二導電型態)。
如第5圖所示，在一些實施例中，半導體裝置50之半導體基板100中可設置有第三井區502、第四井區504a與第五井區504b。在一些實施例中，第三井區502的導電型態可相同於隔離區202的導電型態(亦即，第一導電型態)，而第四井區504a與第五井區504b的導電型態可相同於第一井區402與第二井區404的導電型態(亦即，第二導電型態)。在一些實施例中，第四井區504a與第五井區504b的底表面可高於埋藏層501的底表面且低於埋藏層501的頂表面。
在一些實施例中，重摻雜區506a可形成於第三井 區502中，重摻雜區506b可形成於第四井區504a中，重摻雜區506c可形成於第五井區504b中。在一些實施例中，重摻雜區506a、重摻雜區506b以及重摻雜區506c的導電型態可相同於第一井區402與第二井區404的導電型態(亦即，第二導電型態)。舉例而言，重摻雜區506a可充當設置於半導體基板100中及/或上的積體電路元件(例如：電晶體)的源極區，重摻雜區506b則可充當上述積體電路元件的汲極區。在一些實施例中，可經由設置於重摻雜區506a上的導電元件(未繪示於圖中)提供重摻雜區506a一源極電壓，可經由設置於重摻雜區506b上的導電元件(未繪示於圖中)提供重摻雜區506b一汲極電壓，可經由設置於重摻雜區506c上的導電元件(未繪示於圖中)提供重摻雜區506c一體電壓。
在一些實施例中，如第5圖所示，半導體基板100上可設置有閘極結構508。進一步而言，閘極結構508可包括閘極介電層508a以及設置於閘極介電層508a上的閘極電極508b。
在一些實施例中，可先依序毯覆性(blanket)沉積一介電材料層(未繪示於圖中)及位於其上之導電材料層(未繪示於圖中)於半導體基板100上，再將此介電材料層及導電材料層經微影與蝕刻製程圖案化以分別形成閘極介電層508a以及閘極電極508b。
舉例而言，上述介電材料層(用以形成閘極介電層508a)可由氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、其他任何適合之介電材料或上述之組合所形成。舉例 而言，上述高介電常數介電材料可為LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其他合適之高介電常數介電材料或上述組合。在一些實施例中，上述介電材料層可藉由化學氣相沉積法(CVD)、原子層沉積法(ALD)或旋轉塗佈法形成。舉例而言，上述化學氣相沉積法可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)或電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)。
舉例而言，上述導電材料層(用以形成閘極電極508b)可由多晶矽所形成，但本發明實施例並非以此為限。在一些實施例中，上述導電材料層可由金屬(例如：W、Ti、Al、Cu、Mo、Ni、Pt、類似的金屬材料或上述之組合)、金屬合金、金屬氮化物(例如：氮化鎢、氮化鉬、氮化鈦、氮化鉭、類似的金屬氮化物或上述之組合)、金屬矽化物(例如：矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺、類似的金屬矽化物或上述之組合)、金屬氧化物(例如：氧化釕、氧化銦錫、類似的金屬氧化物或上述之組合)、其他適當的導電材料或上述之組合所形成。舉例而言，可使用化學氣相沉積製程、物理氣相沉積製程(例如：真空蒸鍍製程(vacuum evaporation process)或濺鍍製程(sputtering process))、其他適當的製程或上述之組合形成上 述導電材料層。
在一些實施例中，如第5圖所示，閘極結構508、重摻雜區506a以及重摻雜區506b可共同形成一電晶體或一電晶體之至少一部分。
綜合上述，本發明實施例可經由形成複數個彼此分離的佈植區(例如：第一佈植區302a、302b、302c及302d)並對此些佈植區進行熱製程以形成與隔離區(例如：隔離區202)相鄰的井區(例如：第一井區402)。由於此些佈植區彼此分離，因此可經由調整此些佈植區的參數(例如：此些佈植區之間的間距、排列方式等)來調整所形成之井區的性質，而使得半導體裝置(例如：半導體裝置50)在設計及製程上可具有較大的彈性。
後文將提供前述實施例的一些變化例。應注意的是，除非特別說明，此些變化例與前述實施例之相同或類似之元件將以相同的元件符號表示，且其形成方法亦可相同或類似於前述實施例之形成方法。
第6圖係繪示出前述實施例的一變化例。如第6圖所示，在一些實施例中，在第3圖所述的步驟之後，進行適當之熱製程活化或驅入(drive-in)第一佈植區(302a、302b、302c以及302d)及第二佈植區(304a、304b、304c以及304d)之摻質而於高電位接面終端預定區100J中形成複數個彼此分離的第一井區(402a、402b、402c以及402d)以及複數個彼此分離的第二井區(404a、404b、404c以及404d)。進一步而言，第一井區402a、402b、402c以及402d各自可對應於第一佈植區302a、302b、302c以及302d，而二井區404a、404b、404c以及404d各自可對應於 第二佈植區304a、304b、304c以及304d。
舉例而言，第一佈植區302a、302b、302c以及302d之間的間距S1、S2以及S3可大於一特定數值(例如：4μm)，因此在進行上述熱製程之後，所形成之第一井區402a、402b、402c以及402d仍彼此分離而未連接在一起，而可讓第一井區402a、402b、402c以及402d較易達到足夠的空乏程度並提升崩潰電壓。類似地，第二佈植區304a、304b、304c以及304d之間的間距S4、S5以及S6亦可大於一特定數值(例如：4μm)，因此在進行上述熱製程之後，所形成之第二井區404a、404b、404c以及404d仍彼此分離而未連接在一起，而可讓第二井區404a、404b、404c以及404d較易達到足夠的空乏程度並提升崩潰電壓。
在一些實施例中，由於第一佈植區302a、302b、302c以及302d之間的間距S1、S2以及S3彼此大抵上相等，因此所形成的第一井區402a、402b、402c以及402d之間的間距Q1、Q2以及Q3亦彼此大抵上相等。類似地，在一些實施例中，由於第二佈植區304a、304b、304c以及304d之間的間距S4、S5以及S6彼此大抵上相等，因此所形成的第二井區404a、404b、404c以及404d之間的間距Q4、Q5以及Q6亦彼此大抵上相等。
在一些實施例中，如第6圖所示，在上述熱製程之後，於半導體基板100之高電位預定區100H中亦形成有對應於佈植區302e、302f、302g、304e以及304f的井區402e、402f、402g、404e以及404f。
第7圖與第8圖係繪示出前述實施例的另一變化例。如第7圖所示，在一些實施例中，在第2圖所述的步驟之後，形 成複數個彼此分離的第一佈植區302a、302b、302c以及302d於隔離區202第一側202a的高電位接面終端預定區100J中，以及形成複數個彼此分離的第二佈植區304a、304b、304c以及304d於隔離區202第二側202b的高電位接面終端預定區100J中。此變化例與前述實施例其中一個差異在於此變化例之第一佈植區(302a、302b、302c以及302d)與第二佈植區(304a、304b、304c以及304d)為交錯排列。進一步而言，如第7圖所示，在一些實施例中，複數個第一佈植區之一者(例如：第一佈植區302a)可設置於相鄰的兩個第二佈植區(例如：第二佈植區304a與304b)之間。類似地，在此些實施例中，複數個第二佈植區之一者(例如：第二佈植區304b)可設置於相鄰的兩個第一佈植區(例如：第一佈植區302a與302b)之間。在一些實施例中，第一佈植區302a、302b以及302c的位置可對應於第二佈植區之間的間距S4、S5以及S6，而第二佈植區304b、304c以及304d的位置可對應於第一佈植區之間的間距S1、S2以及S3。
在一些實施例中，由於第一佈植區(302a、302b、302c以及302d)與第二佈植區(304a、304b、304c以及304d)為交錯排列，因此在前述熱製程後所形成之對應於第一佈植區(302a、302b、302c以及302d)的第一井區(402a、402b、402c以及402d)以及對應於第二佈植區(304a、304b、304c以及304d)的第二井區(404a、404b、404c以及404d)亦可為交錯排列(如第8圖所示)，而可增長第一井區和第二井區間的有效距離，提高彼此間的穿透電壓。
第9圖與第10圖係繪示出前述實施例的又一變化 例。如第9圖所示，在一些實施例中，在第2圖所述的步驟之後，形成複數個彼此分離的第一佈植區302a、302b、302c以及302d於隔離區202第一側202a的高電位接面終端預定區100J中，以及形成複數個彼此分離的第二佈植區304a、304b、304c以及304d於隔離區202第二側202b的高電位接面終端預定區100J中。此變化例與前述實施例其中一個差異在於此變化例之第一佈植區之間的間距S1、S2以及S3係朝著遠離半導體基板100之低電位預定區100L的方向遞增(亦即，間距S3>間距S2>間距S1)，而第二佈植區之間的間距S4、S5以及S6係朝著遠離半導體基板100之低電位預定區100L的方向遞減(亦即，間距S4>間距S5>間距S6)。在一些實施例中，第一佈植區之間的間距S1、S2以及S3係朝著遠離半導體基板100之低電位預定區100L的方向線性遞增(亦即，(S3/S2)=(S2/S1)>1)。在一些實施例中，第二佈植區之間的間距S4、S5以及S6係朝著遠離半導體基板100之低電位預定區100L的方向線性遞減(亦即，(S6/S5)=(S5/S4)<1)。
如第10圖所示，在一些實施例中，由於第一佈植區之間的間距S1、S2以及S3係朝著遠離半導體基板100之低電位預定區100L的方向遞增(例如：線性遞增)，因此在前述熱製程後所形成之對應於第一佈植區之第一井區之間的間距Q1、Q2及Q3亦朝著遠離半導體基板100之低電位預定區100L的方向遞增(例如：線性遞增)。如第10圖所示，在一些實施例中，由於第二佈植區之間的間距S4、S5以及S6係朝著遠離半導體基板100之低電位預定區100L的方向遞減(例如：線性遞減)，因此在前述熱製程後所形成之對應於第二佈植區之第二井區之間的間距 Q4、Q5及Q6亦朝著遠離半導體基板100之低電位預定區100L的方向遞減(例如：線性遞減)。
應理解的是，雖然前文以第一佈植區之間的間距S1、S2以及S3朝著遠離半導體基板100之低電位預定區100L的方向遞增而第二佈植區之間的間距S4、S5以及S6朝著遠離半導體基板100之低電位預定區100L的方向遞減為例進行說明，但本發明實施例並非以此為限。舉例而言，在一些其他的實施例中，第一佈植區之間的間距S1、S2以及S3可朝著遠離半導體基板100之低電位預定區100L的方向遞減而第二佈植區之間的間距S4、S5以及S6可朝著遠離半導體基板100之低電位預定區100L的方向遞增。舉例而言，在一些其他的實施例中，第一佈植區之間的間距(S1、S2以及S3)以及第二佈植區之間的間距(S4、S5以及S6)皆朝著遠離半導體基板100之低電位預定區100L的方向遞減。舉例而言，在一些其他的實施例中，第一佈植區之間的間距(S1、S2以及S3)以及第二佈植區之間的間距(S4、S5以及S6)皆朝著遠離半導體基板100之低電位預定區100L的方向遞增。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的 發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
此外，本揭露之每一請求項可為個別的實施例，且本揭露之範圍包括本揭露之每一請求項及每一實施例彼此之結合。
100‧‧‧半導體基板
100L‧‧‧低電位預定區
100H‧‧‧高電位預定區
100J‧‧‧高電位接面終端預定區
202‧‧‧隔離區
202a‧‧‧隔離區的第一側
202b‧‧‧隔離區的第二側
302a、302b、302c、302d‧‧‧第一佈植區
304a、304b、304c、304d‧‧‧第二佈植區
302e、302f、302g、304e、304f‧‧‧佈植區
S1、S2、S3‧‧‧第一佈植區之間的間距
S4、S5、S6‧‧‧第二佈植區之間的間距

Claims (18)

  1. 一種半導體裝置之形成方法，包括：提供一半導體基板，其中該半導體基板包括一低電位預定區、一高電位預定區以及一高電位接面終端(high voltage junction termination，HVJT)預定區，且該高電位接面終端預定區位於該低電位預定區與該高電位預定區之間；形成一隔離區於該高電位接面終端預定區與該高電位預定區中，其中該隔離區具有一第一導電型態，且該隔離區具有一第一側以及相對於該第一側的一第二側；形成複數個彼此分離的第一佈植區於該隔離區第一側的該高電位接面終端預定區中，其中該些第一佈植區具有相反於該第一導電型態的一第二導電型態；以及對該些第一佈植區進行一熱製程以於該隔離區第一側的該高電位接面終端預定區中形成至少一第一井區。
  2. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中該些第一佈植區之任意相鄰兩者之間的間距相同。
  3. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中該些第一佈植區之任意相鄰兩者之間的間距朝著遠離該低電位預定區的一方向遞增。
  4. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中該些第一佈植區之任意相鄰兩者之間的間距朝著遠離該低電位預定區的一方向遞減。
  5. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中該第一井區的一深度小於該隔離區的一深度。
  6. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中該第一井區具有一低摻雜濃度區，且該低摻雜濃度區位於該第一井區之一第一高摻雜濃度區與一第二高摻雜濃度區之間。
  7. 如申請專利範圍第1項所述之半導體裝置之形成方法，更包括：形成複數個彼此分離的第二佈植區於該隔離區第二側的該高電位接面終端預定區中，其中該些第二佈植區具有該第二導電型態；以及對該些第二佈植區進行該熱製程以於該隔離區第二側的該高電位接面終端預定區中形成至少一第二井區。
  8. 如申請專利範圍第7項所述之半導體裝置之形成方法，其中該些第一佈植區與該些第二佈植區交錯排列。
  9. 如申請專利範圍第7項所述之半導體裝置之形成方法，其中該些第一佈植區與該些第二佈植區相對於該隔離區對稱。
  10. 一種半導體裝置，包括：一半導體基板，其中該半導體基板包括一低電位區、一高電位區以及一高電位接面終端區，且該高電位接面終端區位於該低電位區與該高電位區之間；一隔離區，設置於該高電位接面終端區與該高電位區中，其中該隔離區具有一第一導電型態，且該隔離區具有一第一側以及相對於該第一側的一第二側；以及一第一井區，設置於該隔離區第一側的該高電位接面終端 區中，其中該第一井區具有相反於該第一導電型態的一第二導電型態，其中該第一井區具有一低摻雜濃度區，且該低摻雜濃度區位於該第一井區之一第一高摻雜濃度區與一第二高摻雜濃度區之間。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該第一井區的一深度小於該隔離區的一深度。
  12. 一種半導體裝置，包括：一半導體基板，其中該半導體基板包括一低電位區、一高電位區以及一高電位接面終端區，且該高電位接面終端區位於該低電位區與該高電位區之間；一隔離區，設置於該高電位接面終端區與該高電位區中，其中該隔離區具有一第一導電型態，且該隔離區具有一第一側以及相對於該第一側的一第二側；以及複數個彼此分離的第一井區，設置於該隔離區第一側的該高電位接面終端區中，其中該些第一井區具有相反於該第一導電型態的一第二導電型態。
  13. 如申請專利範圍第12項所述之半導體裝置，更包括：複數個彼此分離的第二井區，設置於該隔離區第二側的該高電位接面終端區中，其中該些第二井區具有該第二導電型態。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該些第一井區與該些第二井區交錯排列。
  15. 如申請專利範圍第13項所述之半導體裝置，其中該些第一井區與該些第二井區相對於該隔離區對稱。
  16. 如申請專利範圍第12項所述之半導體裝置，其中該些第一井區之任意相鄰兩者之間的間距相同。
  17. 如申請專利範圍第12項所述之半導體裝置，其中該些第一井區之任意相鄰兩者之間的間距朝著遠離該低電位區的一方向遞增。
  18. 如申請專利範圍第12項所述之半導體裝置，其中該些第一井區之任意相鄰兩者之間的間距朝著遠離該低電位區的一方向遞減。
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