JP5499915B2 - 高耐圧半導体装置 - Google Patents

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Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔoｒ）基板を用いた高耐圧半導体装置に係り、特にＨＶＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に代表される電力変換用集積回路に用いられることを目的としている。主に１００Ｖから１２００Ｖまでの高耐圧クラスのＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）に利用されうる。
近年、高耐圧素子を内蔵したパワーＩＣの高耐圧要求に伴い、トレンチ誘電体分離と絶縁層により、素子間を完全に分離できるＳＯＩ基板が注目されている。ＳＯＩ基板上に高耐圧電力変換集積回路を形成することで、スイッチング時の寄生素子による誤動作防止、ノイズによる干渉防止、寄生容量の低減などの利点が挙げられる。また、集積回路内の各デバイスのエッヂ構造や高耐圧端部終端構造（ＨＶＪＴ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ）にトレンチによる誘電体分離を適用できるため、集積回路自体のチップサイズシュリンクの効果も期待できる。
図１１は、従来のＨＶＩＣを用いた例を示す回路図である。図１１（ａ）は、共振形ハーフブリッジ電源について示す回路構成図であり、同図（ｂ）は、同図（ａ）におけるＨＶＩＣの内部構成について示すブロック図である。図１１（ａ）に示すように、従来の共振形ハーフブリッジ電源は、ＨＶＩＣ１５０を備えており、ＨＶＩＣ１５０の出力端子が、ワイヤ配線などによってＭＯＳＦＥＴ１１、２２に接続されている。そして、このＨＶＩＣ１５０が、ＭＯＳＦＥＴ１１、２２のゲートに駆動信号を与えることで、ＭＯＳＦＥＴ１１、２２を駆動させる。
図１１（ａ）においては、高電位側ＭＯＳＦＥＴ１１のドレイン端子は、第１配線３３に接続されている。第１配線３３には、約４００Ｖ〜５００Ｖ程度の直流の高電圧が印加される。また、低電位側ＭＯＳＦＥＴ２２のソース端子は、グランド（以下、ＧＮＤとする）に接続されている。そして、高電位側ＭＯＳＦＥＴ１１のソース端子と、低電位側ＭＯＳＦＥＴ２２のドレイン端子とは、第２配線４４によって接続されている。ブートストラップダイオード５５とコンデンサ６６によりブートストラップ回路を構成し、これは図１１（ｂ）に示すＨＶＩＣ１５０の浮遊基準回路２３の電源となる。
ここで、第２配線４４の電位は、高電圧電源の高電位側の電位をＶｄｄ、低電位側の電位をＧＮＤとした場合、ＭＯＳＦＥＴ１１およびＭＯＳＦＥＴ２２のスイッチングに応じて、ＧＮＤ〜Ｖｄｄの間を変動する電位となる。したがって、高電位側ＭＯＳＦＥＴ１１を駆動させるためには、ＧＮＤ〜Ｖｄｄの間で変動する電位を基準電位としてゲートを駆動させる浮遊基準回路が必要となる。また、この浮遊基準回路と、ＧＮＤレベルを基準電位とする低電位基準回路（ＧＮＤ基準回路）内の制御回路と、の間にレベルシフト回路２４が必要となる。このため、浮遊基準回路とレベルシフト回路２４を内蔵したＨＶＩＣ１５０が提案されている。
図１１（ｂ）に示すように、ＨＶＩＣ１５０は、制御回路２１と、駆動回路２５と、浮遊基準回路２３と、レベルシフト回路２４と、を備えている。また、ＨＶＩＣ１５０におけるゲート駆動回路を備えた浮遊基準回路２３および駆動回路２５の出力端子は、それぞれ高電位側ＭＯＳＦＥＴ１１および低電位側ＭＯＳＦＥＴ２２のゲート電極にワイヤ配線などで電気的に接続されている。なお、制御回路２１および駆動回路２５は、ＧＮＤを基準電位とするＧＮＤ基準回路２７である。
制御回路２１は、ＭＯＳＦＥＴ１１、２２をＯＮ／ＯＦＦさせるための制御信号（以下、ＯＮ／ＯＦＦ信号とする）を生成する。また、制御回路２１は、浮遊基準回路２３からアラーム信号やウォーニング信号を受信する。
浮遊基準回路２３は、Ｖｄｄ側に接続されている高電位側ＭＯＳＦＥＴ１１のゲート端子に駆動信号を与える回路であり、ＭＯＳＦＥＴのスイッチングに応じて変動する出力電圧の電位を基準とする回路である。すなわち、浮遊基準回路２３は、制御回路２１で生成されレベルシフト回路２４によりレベルアップされたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を受信し、受信したＯＮ／ＯＦＦ信号に応じて高電位側ＭＯＳＦＥＴ１１をＯＮ／ＯＦＦさせる。
さらに、浮遊基準回路２３は、ＭＯＳＦＥＴ１１を対象とする温度検出や過電流保護、低電圧保護などの機能を有しており、これらの検出情報に基づいて高電位側ＭＯＳＦＥＴ１１をＯＦＦにする。また、例えばこれらの検出情報に基づくアラーム信号やウォーニング信号を、レベルシフト回路２４によりレベルダウンして、制御回路２１に送信する。
駆動回路２５は、制御回路２１で生成されたＭＯＳＦＥＴ２２のＯＮ／ＯＦＦ信号を受信し、受信したＯＮ／ＯＦＦ信号に応じて低電位側ＭＯＳＦＥＴ２２をＯＮ／ＯＦＦさせる。
レベルシフト回路２４は、制御回路２１で生成されたＭＯＳＦＥＴ１１のＯＮ／ＯＦＦ信号を、ＧＮＤ基準からＧＮＤより高電位の浮遊基準の信号レベルに変換して、浮遊基準回路２３に出力する。
レベルシフト回路２４は、レベルアップ用として高耐圧ＮＭＯＳＦＥＴと、高耐圧ＮＭＯＳＦＥＴのドレイン端子に接続されるレベルシフト抵抗とを備えている。また、レベルシフト回路２４は、レベルダウン用として高耐圧ＰＭＯＳＦＥＴと、高耐圧ＰＭＯＳＦＥＴのドレイン端子に接続されたレベルシフト抵抗とを備えている。レベルシフト回路２４としては、レベルアップの機能のみを有する構成とするものもある。
図１１（ｂ）のＨＶＩＣ１５０は、制御回路２１、浮遊基準回路２３、レベルシフト回路２４および駆動回路２５を全て同一の半導体基板に集積して形成する場合であるが、レベルシフト回路２４と浮遊基準回路２３のみを同一半導体基板に集積する場合やＭＯＳＦＥＴ１１およびＭＯＳＦＥＴ２２をＨＶＩＣ１５０と同一半導体基板に集積する場合などもある。
図１６は、従来の高耐圧半導体装置の要部断面図である。図１６に示す従来の高耐圧半導体装置９５０は、図１１（ｂ）のレベルシフト回路２４のレベルアップ用として用いる高耐圧ＮＭＯＳＦＥＴとして使用できるものである。
高耐圧半導体装置９５０は、支持基板９００の上面に誘電体層９０１を設け、その誘電体層９０１の上面には半導体基板からなるｎ−型半導体層９０２が備えられている。誘電体層９０１は支持基板９００とｎ−型半導体層９０２を誘電体分離しており、ｎ−型半導体層９０２内の横方向の絶縁分離は、ｎ−型半導体層９０２に形成されたトレンチ９０３内にシリコン酸化膜９０４を埋め込んだトレンチ誘電体分離により区画している。上記の区画されたｎ−型半導体層９０２内の所定の範囲内において、ｎ−型半導体層９０２をドリフトドレイン領域９０２とし、そのドリフトドレイン領域９０２の上面中央部に、高濃度のドレインｎ＋層９１３と、ドレインｎ＋層９１３よりも高抵抗となるｎ型バッファ層９１２を備え、ｎ型バッファ層９１２から離間し、かつ取り囲むようにｐ型ウエル拡散層９１１と、ｐ型ウエル拡散層９１１内にソースｎ＋層９１４が、それぞれ形成されている。また、ソースｎ＋層９１４とｐ型ウエル拡散層９１１及びドリフトドレイン領域９０２上には、絶縁膜を介してゲート電極９１０を設け、ソースｎ＋層９１４とドレインｎ＋層９１３にそれぞれ、ソース電極９０８、ドレイン電極９０９を設けており、ソース電極９０８とドレイン電極９０９はフィールド酸化膜９０５、層間絶縁膜（ＩＬＤ：ＩｎｔｅｒＬａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃｓ）９０６およびパッシベーション膜９０７によって、互いに絶縁されている。また、ソース電極９０８とドレイン電極９０９とは、それぞれドリフトドレイン領域９０２の上方に張り出して、フィールドプレート電極を構成している。
支持基板９００と、ソース電極９０８及びゲート電極９１０をグランド電位に固定し、ドレイン電極９０９に正バイアスを印加していくと、上記半導体装置９５０のｐ型ウエル拡散層９１１とｎ−型半導体層９０２との間のｐｎ接合から空乏層が広がる。また、同時に支持基板９００をグランド電位に固定していることで、誘電体層９０１とｎ−型半導体層９０２との界面からも空乏層が広がる。よって、ｎ−型半導体層９０２内において横方向と縦方向から空乏層が広がり、ドリフトドレイン領域９０２の表面電界が緩和される。
この効果は、一般にリサーフ（ＲＥＳＵＲＦ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）効果と言われる。
ドリフトドレイン領域９０２のｎ型バッファ層９１２とｐ型ウエル拡散層９１１との間の距離Ｌｄを十分長く取り、最適の不純物濃度に調整し、上記フィールドプレート電極の張り出し長さを最適化することで、ドレイン電極９０９に高電圧が印加されたときでも表面電界が緩和され、ｐｎ接合部で電界集中せず、尚且つ半導体基板表面にてアバランシェ降伏しないように設計されている。
このとき、アバランシェ降伏は、ドリフトドレイン領域９０２と誘電体層９０１との界面で起こる。このような、リサーフ条件を満たすときの高耐圧半導体装置の耐圧Ｖｂｒは、ポアソンの式を変換して数式１で表される。
ここで、Ｅｃｒは臨界電界、ｄはｎ−型半導体層９０２の厚さ（単位：μｍ）で、Ｔｏｘは誘電体層９０１の厚さ（単位：μｍ）である。ここで、ｎ−型半導体層９０２をシリコン、誘電体層９０１をシリコン酸化膜で形成した場合の、耐圧Ｖｂｒは、Ｅｃｒ＝３Ｅ５（Ｖ／ｃｍ）、ｄ＝２０μｍ、Ｔｏｘ＝５μｍ、εｓｉ＝１１．７、εｏｘ＝３．９をそれぞれ代入すると、Ｖｂｒ＝７５０Ｖとなる。
一般に、ＨＶＩＣに搭載されるレベルシフタや高耐圧ブートストラップダイオードの耐圧は、６００Ｖ定格の製品仕様の場合には、主電源Ｖｄｄが４００Ｖ程度の高電圧になることと、ｎ−型半導体層９０２の比抵抗バラツキや誘電体層９０１の厚みの加工バラツキ、さらにはＨＶＩＣにより制御されるパワーＭＯＳＦＥＴ（もしくはＩＧＢＴ）の実耐圧同等以上の耐圧が必要であることなどを加味して、最低でも７５０Ｖ程度の耐圧が要求される。また、８００Ｖ定格のＨＶＩＣでは、モータ駆動やインバータ駆動用に用いられるため、さらに高い主電源Ｖｄｄに５００Ｖ程度の高電圧が印加される。そのため、レベルシフタである高耐圧ＮＭＯＳＦＥＴ９５０に要求されるソースドレイン耐圧は１０００Ｖ程度が必要となる。
上記数式１より、高耐圧半導体装置の高耐圧化には、ｎ−型半導体層９０２の厚さｄ、または、誘電体層９０１の厚さＴｏｘの厚膜化を行えばよいことになるが、ｎ−型半導体層９０２の厚さｄにおいては、ｎ−型半導体層９０２上の横方向の素子間を区間するトレンチのエッチングや酸化膜埋め込みなどの製造プロセス上の制約があるため、ｄ＝１０〜２０μｍ程度が現実的な値となる。また、誘電体層９０１の厚さＴｏｘは、張り合わせ方式のＳＯＩ基板の場合、厚くなるほど、ＩＣ製造プロセス過程でのウエハの反りが大きくなる問題と、高温炉による誘電体層９０１の堆積時間の増加を伴うため、ＳＯＩ基板コストアップとなってしまう問題がある。加えて、誘電体層９０１の厚膜化は、誘電体層９０１とｎ−型半導体層９０２接合面から伸びる空乏層の伸びを小さくしてしまうので、上述したリサーフ効果が低減してしまい、高耐圧半導体装置表面の電界がきつくなるため、耐圧が低下してしまう。よって、耐圧と基板コストやウエハ反りなどを考慮すると、Ｔｏｘ＝６μｍ以上のシリコン酸化膜からなる誘電体層を有するＳＯＩ基板は量産実現性に欠ける。
よって、定格電圧が８００Ｖクラスの産業・車載向けのＨＶＩＣなどのより高い耐圧要求を満たすためには、埋め込み誘電体層（誘電体層９０１）、ｎ−半導体層９０２の膜厚や不純物濃度を最適化しただけでは、製品化はおろか所望の初期耐圧を得ることすら困難である。
一方、ＨＶＩＣなどの電力変換用集積回路を構成する際、レベルシフタ素子として機能する高耐圧ＮＭＯＳＦＥＴのドレイン電極からアルミ配線やボンディングワイヤなどで、絶縁分離されたハイサイド駆動回路を有する浮遊基準領域(ＨＶアイランド)へ高電位配線接続をする。ボンディングワイヤによる高電位配線接続方法は、誘電体分離された高耐圧ＮＭＯＳＦＥＴから、隣接または、離間した浮遊基準領域へ局所的な耐圧律速領域を生じること無く安定した高電位配線を行うため行なわれるものであり、特許文献１および２に示すようなボンディングワイヤによる高電位配線接続方法が行われている。特許文献１および２では、誘電体層に積層方向に別の誘電体を隣接配置し、半導体装置の耐圧を高く維持する方法が提案されている。
以上のように、ＳＯＩ基板を用いて、定格電圧が６００Ｖや８００Ｖの産業・車載向けのＨＶＩＣを実現する上では、レベルシフタ素子である高耐圧ＮＭＯＳＦＥＴの高耐圧化と、レベルシフタのドレイン電極から出力される高電位配線における配線方法の２つが製品化への課題となっている。
上記２つの課題に対する改善策として、レベルシフタ素子として互いに絶縁分離されたトランジスタ素子を複数直列接続する素子を用いる技術が特許文献３に開示されている。
図１２は、特許文献３に示される半導体装置の基本的な等価回路図である。図１３は、図１２の回路図の各構成要素の配置を示す模式的な平面図である。図１４は、図１３のＡ−Ａ線に沿う断面図である。また、図１５は、図１３のＢ−Ｂ線に沿う断面図である。
図１２では、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子Ｔｒ１〜Ｔｒｎが、ＧＮＤ電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。また、第１段のトランジスタ素子Ｔｒ１のゲート端子が、入力端子となっており、ｎ個の抵抗素子Ｒ１〜Ｒｎが、ＧＮＤ電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。そして、トランジスタ素子Ｔｒ２〜Ｔｒｎにおけるゲート端子が、直列接続された各段の抵抗素子Ｒ１〜Ｒｎの間の接続点にそれぞれ順次接続され、第ｎ段のトランジスタ素子Ｔｒｎにおける所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗（図示されていない）を介して、出力が取り出される。
図１３、図１４及び図１５に示すように、埋め込み誘電体層３に達する多重のフィールド分離トレンチＴｒ１〜Ｔｒｎが形成され、互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、フィールド分離トレンチＴｒ１〜Ｔｒｎにより囲まれた各フィールド領域に、高段のトランジスタ素子を内包するようにして、一個ずつ順次配置されている。そして、絶縁分離トレンチ４、Ｔｎ上を跨ぐ配線はメタル配線により形成されている。
特許公開２００６−３１３８２８号公報 特許第４０２０１９５号公報 特開２００６−１４８０５８号公報
しかしながら、特許文献３に記載の構成は、図１３および図１４に示したＴｒの構成の場合、例えばＴｒｎ−１のドレインとＴｒｎのソースを接続する高電位配線にトレンチ上を跨ぐメタル配線を使用しているため、メタル配線の電位が高くなるほどメタル配線下において層間絶縁膜の絶縁破壊が起こりやすくなってしまう。また、メタル配線の電位が高くなるほどドレインのメタル配線から絶縁分離トレンチの内壁を伝って同じ分離トレンチで囲まれたソース領域に流れるリーク電流が大きくなる。よって、層間絶縁膜の絶縁破壊およびリーク電流を抑制するためおよびには各トランジスタが分担する電圧を低くしなければならない。その結果、耐圧１０００Ｖを得るためには、５〜６段程度の多段直列接続構成となってしまう。
５〜６段程度の多段構成となると、ＨＶＩＣの起動時、つまり外付けパワートランジスタ（ＭＯＳＦＥＴ，ＩＧＢＴ）のローサイドのトランジスタがオンし、ＨＶＩＣの浮遊基準領域内のＶｓ電位がＧＮＤ電位のとき、レベルシフタのオン電圧に関して考えると、レベルシフタのオン抵抗はトランジスタの１素子あたりのオン抵抗（例えば１ｋΩ）×５〜６（トランジスタの個数）となり、トランジスタ１素子あたりで１ｍＡのオン電流を流すとすると、レベルシフタのオン電圧は１ｋΩ×1ｍＡ×（５〜６個）すなわち５〜６Ｖと増大してしまう問題がある。また、レベルシフタのオン電圧が高いと、ハイサイド駆動回路に内蔵してある低入力誤動作防止回路(ＵＶＬＯ(Ｕｎｄｅｒ Ｖｏｌｔａｇｅ Ｌｏｃｋ Ｏｕｔ)回路)の下限電圧を高くする必要がある。ＵＶＬＯ回路は、浮遊基準領域の電源の高電位側端子の電位が所定の電位より低くなると、浮遊基準領域の回路動作を停止する。よって、ＵＶＬＯ回路の下限電圧を高くした分、低電圧動作が制限されるため浮遊基準領域の回路の動作電圧範囲が狭くなるという問題もある。
また、ＭＯＳＦＥＴを多段直列接続構成としているため、第１段のＭＯＳＦＥＴから見て、多段接続されたＭＯＳＦＥＴは各々並列で第ｎ段(５〜６段)分のゲートソース間容量成分（Ｃｇｓ）とゲートドレイン間容量成分（Ｃｇｄ）、さらにソースドレイン間の接合容量（Ｃｄｓ）を持つため、高速スイッチング動作をすると、ＲＣ時定数が増大して応答性が悪くなる。
本発明は、上述した点を鑑みて、その目的とするところは、本発明は、裏面工程追加などの複雑な製造プロセスを一切伴わず、レベルシフタ素子であるＳＯＩ基板上に形成した高耐圧ＮＭＯＳＦＥＴの高耐圧化が安価で実現できるほか、安定した高電位配線、低いオン電圧による低電圧駆動かつ高速応答性の実現を可能とする高耐圧半導体装置を提供することにある。
上記の課題を解決するために請求項１の高耐圧半導体装置は、第１導電型半導体領域と、前記第１導電型半導体領域に互いに直列接続されて形成されたｎ個（ｎ≧２）トランジスタとを備え、前記ｎ個のトランジスタの第１段のトランジスタはソース電極が低電位側と接続され、第ｎ段のトランジスタはドレイン電極が高電位側と接続され、高電位側に近いトランジスタを低電位側に近いトランジスタが取り囲むように配置され、第１段のトランジスタのゲート端子が信号入力端子であり、前記ｎ個のトランジスタの各段のトランジスタは、前記半導体領域の表面層に環状に形成されたソース層と、前記半導体領域の表面層に前記ソース層と所定の距離を有しその内側に形成されたドレイン層と、前記ソース層に接続されたソース電極と前記ドレイン層に接続されたドレイン電極と、前段のトランジスタのドレイン電極と後段のトランジスタのソース電極とを接続する接続配線と、を備えることとする。
また、請求項２の高耐圧半導体装置は、請求項１に記載の高耐圧半導体装置において、前記第ｎ段のトランジスタのドレイン電極と低電位側との間に直列接続された複数の抵抗素子を具備し、２段以上の各段のトランジスタのゲート電極は、前記複数の抵抗素子のそれぞれ異なる接続点と接続され、高電位側に近いトランジスタのゲート電極が低電位側に近いトランジスタのゲート電極よりも高電位側の前記接続点と接続されることとする。
また、請求項３の高耐圧半導体装置は、請求項１または２に記載の高耐圧半導体装置において、前記ｎ個のトランジスタの各段のトランジスタの外周の平面形状が、円形状、または、楕円形状であることとする。
また、請求項４に記載の高耐圧半導体装置は、請求項１に記載の高耐圧半導体装置において、前記半導体領域は、支持基板上に埋め込み誘電体層介して形成された半導体層に、該半導体層の表面から前記埋め込み誘電体層に達する平面形状が環状のトレンチと該トレンチに埋め込まれた絶縁体とにより、周辺領域と絶縁分離された領域であり、前記絶縁層は前記埋め込み誘電体層であることとする。
また、請求項５の高耐圧半導体装置は、絶縁層上に形成された第１導電型半導体領域と、前記第１導電型半導体領域に互いに直列接続されて形成されたｎ個（ｎ≧２）トランジスタとを備え、前記ｎ個のトランジスタの第１段のトランジスタはソース電極が低電位側と接続され、第ｎ段のトランジスタはドレイン電極が高電位側と接続され、高電位側に近いトランジスタを低電位側に近いトランジスタが取り囲むように配置され、第１段のトランジスタのゲート端子が信号入力端子であり、第ｎ段のトランジスタのドレイン端子が信号出力端子であり、前記ｎ個のトランジスタの各段のトランジスタは、前記半導体領域に環状に形成された第２導電型のウエル拡散層と該ウエル拡散層の表面層に選択的に環状に形成された第１導電型ソース層と、前記半導体領域の表面層に前記ソース層と所定の距離を有してその内側に形成された第１導電型ドレイン層と、前記半導体領域と前記ソース層との間の前記ウエル拡散層の表面上に絶縁膜を介して形成されたゲート電極と、前記ソース層および前記ウエル拡散層に接続されたソース電極と、前記ドレイン層に接続されたドレイン電極と、を備え、第１段から第ｎ−１段のトランジスタの各ドレイン電極とそれぞれ内側で隣接するトランジスタのソース電極とを接続する接続配線をそれぞれ備えたこととする。
また、請求項６の高耐圧半導体装置は、請求項１〜５のいずれか一項に記載の高耐圧半導体装置において、前記第１段のトランジスタのしきい値電圧が最も高いこととする。
また、請求項７の高耐圧半導体装置は、請求項５に記載の高耐圧半導体装置において、前記第ｎ段のトランジスタのドレイン電極と接続するドレインパッドを備えることとする。
また、請求項８の高耐圧半導体装置は、請求項５に記載の高耐圧半導体装置において、前記第ｎ段のトランジスタのドレイン電極と低電位側との間に直列接続された複数の抵抗素子を具備し、２段以上の各段のトランジスタのゲート電極は、前記複数の抵抗素子のそれぞれ異なる接続点と接続され、高電位側に近いトランジスタのゲート電極が低電位側に近いトランジスタのゲート電極よりも高電位側の前記接続点と接続されることとする。
また、請求項９の高耐圧半導体装置は、請求項５に記載の高耐圧半導体装置において、前記ｎ個のトランジスタのうちの少なくとも一つのトランジスタにおいて、前記ウエル拡散層が前記埋め込み誘電体層に達することとする。
また、請求項１０の高耐圧半導体装置は、請求項７に記載の高耐圧半導体装置において、前記半導体層の前記半導体領域とは別の領域に、前記埋め込み誘電体層に達する前記トレンチとは異なるトレンチによって囲まれた浮遊基準領域を備え、前記ドレインパッドと前記浮遊基準領域に形成された電極パッドとがボンディングワイヤによって接続されたこととする。
本発明の高耐圧半導体装置を用いることで、所定の耐圧を得るために必要な埋め込み誘電体層厚を最小限にまで薄くでき、低基板コストで高耐圧ＮＭＯＳＦＥＴの高耐圧化が実現できる。また、１段構成の場合に比べ、分厚い埋め込み誘電体層を使用する必要がないので、製造上のウエハの反りの問題も少ない。
また、同心円状に複数段のトランジスタを、各トランジスタのドレインをソースで取り囲むように形成するため、隣接する２つのトランジスタのうち低電位側のトランジスタのドレインと高電位側のトランジスタのソースを配線接続しても、互いに電位差が無いため、ドレインソース間のリーク電流の発生が抑制される。その結果、リークや酸化膜の絶縁破壊を気にする必要が無くなり、１つあたりのトランジスタが分担する電圧値を高くすることができる。よって、分担できる電圧が高くできることは、トランジスタの直列接続段数を減らすことに繋がり、高耐圧ＮＭＯＳＦＥＴであるレベルシフト回路部に付随する容量成分を低減できるだけでなく、低いオン電圧で動作することができるため、ハイサイド駆動回路全体のターンオン・オフ伝達遅延時間を早くすることができ、高速応答可能な高耐圧半導体装置を提供できる。また、特許文献３に記載の構成よりも段数を少なくできることは、多段直列接続によるレベルシフタ素子全体としてのオン電流バラツキ幅を低減でき、安定したスイッチング動作を提供できる。
本発明の高耐圧半導体装置を含むＨＶＩＣの等価回路図である。 本発明の高耐圧半導体装置と浮遊基準領域の模式的平面図である。 図２のＡ−Ａ´線に沿う断面図である。 本発明の高耐圧半導体装置の一部を拡大した模式的平面図である。 本発明の高耐圧半導体装置におけるデバイスシミュレーション結果を示す図である。 本発明の高耐圧半導体装置におけるデバイスシミュレーション結果を示す図である。 比較例の１段構成の場合のデバイスシミュレーション結果を示す図である。 比較例の１段構成の場合のデバイスシミュレーション結果を示す図である。 本発明の高耐圧半導体装置と比較例の１段構成のオフ耐圧波形を示す図である。 本発明の高耐圧半導体装置の別の形態を示す要部断面図である。 従来のＨＶＩＣを用いた例を示す回路図である。 特許文献３に示される半導体装置の基本的な等価回路図である。 図１２の回路図の各構成要素の配置を示す模式的な平面図である。 図１３のＡ−Ａ線に沿う断面図である。 図１３のＢ−Ｂ線に沿う断面図である。 従来の高耐圧半導体装置の要部断面図である。
通常、ＳＯＩ基板上の高耐圧半導体装置のドレイン端子に高電圧を印加した際、第２導電型のウエル拡散層とドリフトドレイン領域に相当する第１導電型の半導体領域とのｐｎ接合部から空乏層が伸び、また同時に埋め込み誘電体層と第１導電型の半導体領域との接合部からも空乏層が伸び、やがてドレイン電極直下の埋め込み誘電体層と第１導電型の半導体領域との接合部で高電界となり、臨界電界に達し、アバランシェブレークダウンに突入する。
そこで、高耐圧半導体装置を同心円内に形成された複数段直列接続された高耐圧ＮＭＯＳＦＥＴとする。例えば、図１から図３の２段直列接続された高耐圧半導体装置２０４の場合、高電位側に接続された第２段トランジスタ３０２のドレイン電極１１４に高電位を印加した際、低電位側に接続された第１段トランジスタ３０１のドレイン電極１０７２と第２段トランジスタ３０２のソース電極１０７１が配線接続されており、各々のドレイン電極１０７２、１１４直下のｎ−型半導体層１０１と埋め込み誘電体層２００との境界で高電界となるように電位分担し、第２段トランジスタ３０２のドレイン電極１１４直下にあたるｎ−型半導体層１０１と埋め込み誘電体層２００との界面でアバランシェブレークダウンに突入する。このとき、第２段トランジスタ３０２のソースｎ＋層１０９およびｐ型ウエル拡散層１１１の電位は、第１段トランジスタ３０１のドレイン電位に相当する高電位まで引き上げられているので、第２段トランジスタ３０２のドレイン電極１１４下にあたるｎ−型半導体層１０１と埋め込み誘電体層２００の電位は、１段構成の時よりも高電位まで背負うことができる。この構成であれば、１段構成の場合よりもおよそ１．２倍から１．３倍にまで高められる。例えば、ＳＯＩ基板の仕様において、シリコン酸化膜により形成した埋め込み誘電体層２００の厚みを５μｍとし、ｎ−型半導体層１０１の厚みを２０μｍとした場合、１段分のトランジスタのソースドレイン耐圧は７５０Ｖなので、同心円状に２段直列接続構成で構成した本発明の構造だと、１．３倍の１０００Ｖ程度まで耐圧が向上することになる。また、オン状態のときには、第１段トランジスタ３０１のドレイン電極１０７２と第２段トランジスタ３０２のゲート電極１１２との間にツェナーダイオード３０３が形成されていたため、第１段トランジスタ３０１のゲート電極１０６に入力信号が入ってオン状態になったときに、第２段トランジスタ３０２はツェナーダイオード３０３の電圧降下によりオン状態となり、第２段トランジスタ３０２のドレイン電極１１４から出力信号を伝えることができる。このときのオン状態の高耐圧半導体装置２０４のソースドレイン耐圧も、第１段トランジスタ３０１と第２段トランジスタ３０２の各々のオン耐圧の２倍となるので、レベルシフタとして機能する際、高電圧が印加された状態でのスイッチング動作も問題なく動作することができる。このとき、高耐圧半導体装置２０４としてのオン電圧は第１段トランジスタ３０１と第２段トランジスタ３０２の２段分のオン抵抗とオン電流で決まり、１段あたり１ｋΩ、オン電流１ｍＡとすると、２段では２Ｖのオン電圧でオンすることができ、ＨＶＩＣは低い電圧で動作可能となる。さらに、前記第２段トランジスタ３０２のしきい値電圧Ｖｔｈを、第１段トランジスタ３０１のしきい値電圧Ｖｔｈよりも相対的に低く設定するとオン電圧を低減できる。例えば、第１段トランジスタ３０１のしきい値電圧Ｖｔｈを２Ｖとし、第２段トランジスタ３０２のしきい値電圧Ｖｔｈは、チャネル長を第１段トランジスタ３０１より短くするか、ｐ型ウエル拡散層１１１に低濃度のｎ型不純物をイオン注入するか、ｐ型ウエル拡散層１１１の拡散深さを変える、などしてゲート電極１１２下の表面不純物濃度を第１段トランジスタ３０１より下げることで、しきい値電圧Ｖｔｈを１Ｖ程度に設定し、オン抵抗を１ｋΩよりも低く設定することができる。このとき、２段直列接続されたレベルシフタ全体のオン電圧は、２Ｖよりも低い電圧でオンすることができる。これにより、従来の多段直列接続構成に比べて、レベルシフタ素子全体の低オン電圧化につながり、低い電源電圧での駆動が可能になる。
また、絶縁体１２４を埋め込んだトレンチ１２３による誘電体分離は、ＧＮＤ電位と接続される第１段トランジスタ３０１のソース電極１０５の外周部を取り囲むように形成し、周辺領域との絶縁を行なう。また、第１段トランジスタ３０１と第２段トランジスタ３０２とをｐ型ウエル拡散層１１１で分離する。このｐ型ウエル拡散層１１１の代わりに、ｐ型ウエル拡散層１０２と同じ深さでｐ型ウエル拡散層を形成しその周りをトレンチ１２３と絶縁体１２４による誘電体分離で囲む構成としてもよい。また、第２段トランジスタ３０２のドレイン電極１１４と浮遊基準領域３０５との接続は、トレンチ１２３による分離領域５５５上を絶縁膜を介して這うメタル配線により行うことなく、第２段トランジスタ３０２のドレイン電極１１４と接続されたドレインパッド１１９からボンディングワイヤ１１６により、トレンチ１２３の多重誘電体分離された浮遊基準領域３０５へ配線接続される。このため、トレンチ１２３による分離領域５５５上での電界集中による耐圧低下や、トレンチ１２３内壁を伝ってのソースドレイン間リークも起きることなく、安定した高電位配線を行なうことができる。さらにボンディングワイヤ１１６による高電位配線はトレンチ１２３による分離領域５５５における耐圧低下や、フィールド酸化膜１２５および層間絶縁膜（ＩＬＤ）１２６の絶縁破壊を配慮しなくて良いため、１素子あたりの分圧レベルを高くすることができ、本発明のように２段直列構成のみで６００Ｖから１０００Ｖクラスの耐圧レベルを実現することができる。
よって、本発明の高耐圧半導体装置を用いることで、所定の耐圧を得るために必要な埋め込み誘電体層厚を最小限にまで薄くでき、低基板コストで高耐圧ＮＭＯＳＦＥＴの高耐圧化が実現できる。また、厚い埋め込み誘電体層が必要ないので、製造上のウエハの反りの問題もない。また、高耐圧ＮＭＯＳＦＥＴであるレベルシフト回路部に付随する容量成分を低減できるだけでなく、低いオン電圧で動作することができるため、高速応答可能な高耐圧半導体装置を提供できる。
実施の形態１
図１は、本発明の高耐圧半導体装置を含むＨＶＩＣの等価回路図であり、図１（ａ）と図１（ｂ）とでは、第２段トランジスタ３０２のゲートソース間にツェナーダイオード３０３を用いるのか抵抗素子Ｒｐ４を用いるのかの違いである。図２は、図１の高耐圧半導体装置２０４と図１では図示しない高耐圧半導体装置２０５と浮遊基準領域３０５の模式的平面図である。
図１は、ＨＶＩＣにおけるレベルシフタ入力からレベルシフト抵抗（ＬＳＲ）や浮遊基準領域３０５内のハイサイド駆動回路などを簡素化したブロック回路構成を示している。レベルシフタである高耐圧半導体装置２０４の第１段トランジスタ３０１にセット信号、ペア構成の図示していないもうひとつのレベルシフタ（図２の高耐圧半導体装置２０５）にリセット信号をそれぞれ入力することで、図示していない外付けのパワーＭＯＳＦＥＴまたは、ＩＧＢＴのゲートを駆動するための信号を出力ＶＯより出力する。主に、図１のＶＢ−ＶＳ間には、ブートストラップコンデンサにより電源電圧まで充電され、外付けのローサイドパワーＭＯＳＦＥＴまたはＩＧＢＴのゲートがオフした瞬間にハイサイド駆動回路へ制御回路からセット信号が入力される。その後、産業分野などの高電圧電源に用いるＨＶＩＣでは、ＶＳ（浮遊基準最低電圧）電位が外付けのインダクタ成分で過渡的に８００Ｖまでサージで持ち上がり、その後、４００〜５００Ｖ程度に落ち着く。その間、高耐圧半導体装置２０４は、瞬間的に８００Ｖのオン状態でオン電流を流して、レベルシフト抵抗（ＬＳＲ）側へ電流を供給する。高耐圧半導体装置２０４のドレインとＶＢ（浮遊基準最高電位）端子との間のレベルシフト抵抗（ＬＳＲ）で電圧降下して、浮遊基準領域３０５内のハイサイド駆動回路を構成しているＭＯＳＦＥＴのゲートを駆動することができる。
その結果、セット信号により、ＶＯ端子から外付けのパワーＭＯＳＦＥＴ、またはＩＧＢＴのゲートをオンとする信号を伝える。また、リセット信号は、その逆信号がＶＯ端子より出力されることになる。このようにして、セット信号、リセット信号を外付けのパワーＭＯＳＦＥＴまたは、ＩＧＢＴのゲートに伝えることで、５００Ｖの直流電源に使用されるパワーＭＯＳＦＥＴ、またはＩＧＢＴを駆動するのが基本的なＨＶＩＣのハイサイド駆動回路側の動作である。そのため、高耐圧半導体装置２０４、２０５のドレイン側へは８００Ｖ程度のサージがオン・オフどちらの状態のときも入るため、ソースドレイン間耐圧が１０００Ｖ程度必要となる。
この１０００Ｖ耐圧を実現するために、図２に示したように、レベルシフタを２段直列接続し同心円状に形成する。図２では、セット用の高耐圧半導体装置２０４とリセット用の高耐圧半導体装置２０５の両方のレベルシフタを示している。高耐圧半導体装置２０４、２０５の各領域については同一の符号を用いて説明する。また、図１で示した、浮遊基準領域３０５についても記載している。浮遊基準領域３０５内のレベルシフト抵抗を含めた回路構成は省略している。さらに、図２の浮遊基準領域３０５では、配線層とトレンチ１２３を主に示している。
高耐圧半導体装置２０４、２０５は、セット信号入力用の入力パッド２０２とリセット信号入力用の入力パッド２０３が、第１段トランジスタ３０１のゲートと接続され、低電位側パッド２０１は、第１段トランジスタ３０１のソースと接続されている。ソース電極１０５は、トレンチ１２３の内側で、高耐圧半導体装置２０４、２０５の最外周に配置され、その内側には、第１段トランジスタ３０１のドレイン電極１０７２と第２段トランジスタ３０２のソース電極１０７１とが配線接続された電極１０７が配置され、電極１０７の内側にドレイン電極１１４とドレイン電極１１４と接続されたドレインパッド１１９が配置されている。第１段トランジスタ３０１のゲート電極１０６および第２段トランジスタ３０２のゲート電極１１２は、短い弧状に形成されている。ドレインパッド１１９は、ボンディングワイヤ１１６により浮遊基準領域３０５の電極パッド３１９と接続されている。図示していないが、電極パッド３１９は、レベルシフト抵抗およびハイサイド駆動回路と接続されている。パッドＶＢ、パッドＶＯおよびパッドＶＳは、図示していないが、例えば、ボンディングワイヤなどで外部出力用のリードフレームと接続される。
図３は、図２のＡ−Ａ´線に沿う断面図であり、高耐圧半導体装置２０４のデバイス構造を示すが、高耐圧半導体装置２０５も同様の構成である。図３は、第１段トランジスタ３０１と第２段トランジスタ３０２、図４は、高耐圧半導体装置２０４の一部を拡大した模式的平面図であり、Ｂ−Ｂ´線による断面図は、図３の断面図の一部に対応する。
図３に示すように、高耐圧半導体装置２０４は、支持基板１００の上面に埋め込み誘電体層２００を設け、その埋め込み誘電体層２００の上面にはｎ−型半導体層１０１が備えられている。埋め込み誘電体層２００は支持基板１００とｎ−型半導体層１０１を誘電体分離しており、ｎ−型半導体層１０１領域内の水平方向の絶縁分離は、ｎ−型半導体層１０１の表面から埋め込み誘電体層２００に達するトレンチ１２３とその中に埋め込まれた絶縁体１２４による誘電体分離により区画されている。絶縁体１２４としてシリコン酸化膜を用いた。トレンチ１２３とその中に埋め込まれた絶縁体１２４により区画されたｎ−型半導体層１０１領域内の所定の範囲において、第２段トランジスタ３０２は、ｎ−型半導体層１０１をドレインドリフト領域とし、そのドレインドリフト領域に埋め込み誘電体層２００に達し各段のトランジスタを分離するｐ型ウエル拡散層１１１と、ｐ型ウエル拡散層１１１領域内にソースｎ＋層１０９とウエルピックアップｐ＋層１１０と、ソースｎ＋層１０９と所定の距離を有して形成された高濃度のドレインｎ＋層１１３とが形成されている。ドレインｎ＋層１１３は環状に形成されているが、円形状または、楕円形状であってもよい。ドレインｎ＋層１１３を楕円形状（環状の楕円形状も含む）に形成した場合は、それを取り囲む各領域も楕円形状に形成し、高耐圧半導体装置２０４の平面形状も楕円形状となる。また、ソースｎ＋層１０９とｐ型ウエル拡散層１１１及び、ドリフトドレイン領域上には絶縁膜を介して、ゲート電極１１２を設け、ソースｎ＋層１０９およびウエルピックアップｐ＋層１１０にソース電極１０７１を設け、ドレインｎ＋層１１３にドレイン電極１１４を設けており、ソース電極１０７１とドレイン電極１１４はフィールド酸化膜（ＬＯＣＯＳ）１２５、層間絶縁膜１２６およびプラズマシリコン窒化膜からなるパッシベーション膜１２７によって、互いに絶縁されている。また、ソース電極１０７１とドレイン電極１１４は、互いにドリフトドレイン領域に張り出して、フィールドプレート電極を構成している。
第１段トランジスタ３０１は、同じくｎ−型半導体層１０１をドレインドリフト領域とし、第２段トランジスタ３０２全体を囲むように、ｐ型ウエル拡散層１１１の外側に環状のドレインｎ＋層１０８を備え、ドレインｎ＋層１０８から離間し、かつドレインｎ＋層１０８を取り囲むように環状にｐ型ウエル拡散層１０２と、ｐ型ウエル拡散層１０２領域内にソースｎ＋層１０３とウエルピックアップｐ＋層１０４とが、それぞれ形成されている。また、ソースｎ＋層１０３とｐ型ウエル拡散層１０２及び、ドリフトドレイン領域上には絶縁膜を介して、ゲート電極１０６を設け、ソースｎ＋層１０３とドレインｎ＋層１０８にそれぞれ、ソース電極１０５、ドレイン電極１０７２を設けており、ソース電極１０５、ドレイン電極１０７２はフィールド酸化膜（ＬＯＣＯＳ）１２５、層間絶縁膜１２６およびパッシベーション膜１２７によって、互いに絶縁されている。また、第１段トランジスタ３０１のドレイン電極１０７２と第２段トランジスタ３０２のソース電極１０７１は互いに配線により接続されている。また、ソース電極１０５とドレイン電極１０７２は、互いにドリフトドレイン領域に張り出して、フィールドプレート電極を構成している。
埋め込み誘電体層２００の膜厚は例えば、埋め込み誘電体層２００をシリコン酸化膜で形成する場合Ｔｏｘ＝３．０〜５．０μｍ程度とし、ｎ−型半導体層１０１の膜厚はＴｓｏｉ＝１０〜２０μｍ程度とする。絶縁分離のためのトレンチ１２３の幅はＬｔ＝１．０〜２．０μｍとしてトレンチエッチャー装置によるドライエッチングによりエッチングし、絶縁体１２４は、プラズマＣＶＤ装置によるＴＥＯＳ酸化膜等の埋め込み工程により充填される。このとき絶縁体１２４は埋め込み誘電体層２００に達し、かつ、トレンチ１２３底面の接触部のトレンチ幅Ｌｔも１．０μｍ以上の幅になるように形成される。ｐ型ウエル拡散層１０２は高温の熱酸化・Ｎ2ドライブ工程により、拡散深さＸｊ＝３．０〜４．０μｍ程度で形成される。また、ｎ−型半導体層１０１の比抵抗は１０〜２０（Ω・ｃｍ）程度の高抵抗ｎ型基板を使用し、ｐ型ウエル拡散層１０２のボロンの表面不純物濃度は１．０〜５．０Ｅ１７（／ｃｍ3）程度とする。ｐ型ウエル拡散層１１１は、高温の熱酸化・Ｎ2ドライブ工程により、埋め込み誘電体層２００に達する拡散深さで形成される。ｐ型ウエル拡散層１１１のボロンの表面不純物濃度は１．０〜９．０Ｅ１６（／ｃｍ3）程度とする。ソースｎ＋層１０３、１０９とドレインｎ＋層１０８、１１３の砒素不純物濃度は１．０Ｅ２０（／ｃｍ3）、ウエルピックアップｐ＋層１０４、１１０のＢＦ2不純
物濃度は１．０Ｅ２０（／ｃｍ3)として形成する。ドレインドリフト領域の幅（ｐ型ウエル拡散層１０２、１１１とドレインｎ＋層１０８、１１３との間の距離）は第１段トランジスタ３０１、第２段トランジスタ３０２ともに、それぞれ８０μｍ程度とする。
ドレインｎ＋層１０８、１１３を囲むように、ドレインｎ＋層１０８、１１３より不純物濃度の低いバッファｎ層を形成してもよい。
ソース電極１０５、１０７１、ドレイン電極１０７２、１１４は、２層のメタル配線層からなる。それぞれの２層目の配線層がフィールドプレートを構成している。また、ソース電極１０７１とドレイン電極１０７２は２層目の配線層が互いに接続されている。ドレインパッド１１９は、ドレイン電極１１４の２層目の配線層が延長されて形成されている。
ゲート電極１０６、１１２はゲートソース間容量、ゲートドレイン間容量を低減する目的で、図４のように短い弧状で配置する。ソースｎ＋層１０３、１０９もゲート電極１０６、１１２と同様の長さの円弧形状に形成する。ゲート電極１０６、１１２およびソースｎ＋層１０３、１０９の長さは、第１段トランジスタ３０１と第２段トランジスタ３０２の電流密度が等しくなるように設定することが望ましい。このように設定すると高耐圧半導体装置２０４全体で電流の局所的な集中を抑制することができる。なお、ソースｎ＋層１０３、１０９、ゲート電極１０６、１１２を全て環状に形成してもよい。
さらに、高耐圧半導体装置２０４から、分離領域５５５上を介して浮遊基準領域（ＨＶアイランド)３０５への高電位配線接続はドレイン電極１１４に接続されて形成されるドレインパッド１１９からボンディングワイヤ１１６により電極パッド３１９に接続される。
図４では、ＶＢ−ＧＮＤ間の分圧抵抗素子１１５、ゲート抵抗Ｒｐ１とそれらの接続配線４０１、４０２を主に示している。ソース電極１０５、ドレイン電極１１４、およびソース電極１０７１とドレイン電極１０７２とが接続された電極１０７は破線で示している。４０３は活性領域（ドレインｎ＋層１０８、１１３、ソースｎ＋層１０３、１０９、ウエルピックアップｐ＋層１０４、１１０のいずれか）を示している。
分圧抵抗素子１１５は、第１段トランジスタ３０１、第２段トランジスタ３０２それぞれのｎ−型半導体層１０１上にフィールド酸化膜１２５を介してポリシリコンをスパイラル状に配置した構造を用い、第２段トランジスタ３０２のゲート抵抗Ｒｐ１は第２段トランジスタ３０２のフィールド酸化膜１２５上に、同じくポリシリコンで配置する。Ｒｐ１は、抵抗素子Ｒｐ２、抵抗素子Ｒｐ３ほど高抵抗とする必要ない。抵抗素子Ｒｐ２と抵抗素子Ｒｐ３との接続は、前述した２層のメタル配線の１層目のメタル配線である接続配線４０１により行っている。ゲート抵抗Ｒｐ１とゲート電極１１２の接続も１層目のメタル配線である接続配線４０２により行っている。さらに、ゲート電極１０６と接続しゲート電極１０６へ信号を入力するための接続配線４０４、ソース電極１０５と接続しＧＮＤ電位と接続するための接続配線４０５および抵抗素子Ｒｐ３と接続しＧＮＤ電位と接続するための接続配線４０６も１層目のメタル配線で形成する。また、図示していないが、第２段トランジスタ３０２のゲート電位をクランプしてゲート酸化膜破壊を防止するためのツェナーダイオード３０３も、同じくポリシリコンを使用する。低電圧のツェナー電圧となるように、ｐ型とｎ型の不純物をポリシリコンにフォトマスク越しにイオン注入し、第２段トランジスタ３０２のソースとゲート間に接続する。ゲートソース間を３ＭＶ／ｃｍ以下の所定の電界となる所定の電圧にクランプすることで高信頼性化を可能とする。安定動作のために基本的には図１（ａ）の構成が良いが、図１（ｂ）の回路構成のように第２段トランジスタ３０２のゲートとソースの間にツェナーダイオード３０３の代わりに抵抗素子Ｒｐ４を用いる構成としても良い。抵抗素子Ｒｐ４もポリシリコンにより形成できる。
このような高耐圧半導体装置２０４、２０５の構成とすることで、埋め込み誘電体層２００の厚さとｎ−型半導体層１０１の厚さで決定される高耐圧半導体装置（横型ＮＭＯＳＦＥＴ）のブレークダウン電圧を１．２倍から１．３倍程度にまで高めることができる。低電位側にあたる第１段トランジスタ３０１に囲まれるように高電位側の第２段トランジスタ３０２が構成されており、第１段トランジスタ３０１のソースは、低電位側（ＧＮＤ電位）に接続され、第２段トランジスタ３０２のドレインは、高電位側（浮遊電位領域の高電位側ＶＢ）に接続されている。この実施の形態では低電位側は、ＧＮＤ電位に接続されているが、低電位側はＧＮＤ電位に接続されるのでなく、例えばＧＮＤ電位との間に抵抗素子を備える構成であってもよい。この場合、低電位側パッド２０１と第１段トランジスタ３０１のゲートおよびソースとを接続する配線にポリシリコンなどを用いることにより抵抗素子を形成することができる。第２段トランジスタ３０２のゲートには、ＶＢ−ＧＮＤ間に配置された分圧抵抗素子１１５で分圧された電位が入力され、ＶＳ電位が持ち上がると同時に第２段トランジスタ３０２をオン状態にできる。ＶＢ−ＧＮＤ間に直列接続されて配置された分圧抵抗素子１１５の各抵抗素子はほぼ同じ抵抗値を有することが望ましく、消費電力を減らすために、数メガから数十メガオームオーダーが望ましい。第２段トランジスタ３０２のしきい値電圧Ｖｔｈは、第１段トランジスタ３０１のしきい値電圧Ｖｔｈよりも低く設定しているため、高耐圧半導体装置２０４、２０５に電流が流れたときの第２段トランジスタ３０２での電圧降下を低くすることができ、第１段トランジスタ３０１がオンするドレイン電位とほぼ変わらない低い電位で出力信号を出力することができる。
本発明の高耐圧半導体装置構造である同心円内に形成された２段直列接続された高耐圧半導体装置２０４、２０５では、高電位側に接続された第２段トランジスタ３０２のドレイン電極１１４に高電位を印加した際、低電位側に接続された、第１段トランジスタ３０１のドレイン電極１０７２と第２段トランジスタ３０２のソース電極１０７１とが配線接続されており、各々のドレインｎ＋層１１３、１０８直下のｎ−型半導体層１０１と埋め込み誘電体層２００との境界で高電界となるようにそれぞれ電位を分担しながら電圧上昇し、第２段トランジスタ３０２のドレインｎ＋層１１３下にあたるｎ−型半導体層１０１と埋め込み誘電体層２００との界面で３Ｅ５Ｖ／ｃｍ以上の電界に達したときアバランシェブレークダウンに突入する。このとき、第２段トランジスタ３０２のソースｎ＋層１０９およびｐ型ウエル拡散層（チャネル領域）１１１の電位は、第１段トランジスタ３０１のドレイン電位に相当する高電位まで引き上げられているので、第２段トランジスタ３０２のドレインｎ＋層１１３下にあたるｎ−型半導体層１０１と埋め込み誘電体層２００の電位は、１段構成の時よりも高電位まで背負うことができる。この構成であれば、１段構成の場合よりもおよそ１．２倍から１．３倍にまで高められる。この２段直列接続構成における高電圧印加時の電界集中領域や電位線の分布の仕方について、デバイスシミュレーションによる電位分布図と電界分布図を１段構成と比較して図５〜８に示してある。
図５、６は、本発明の高耐圧半導体装置２０４、２０５におけるデバイスシミュレーション結果を示す図であり、図７、８は、比較例の１段構成の場合のデバイスシミュレーション結果を示す図である。
このときの埋め込み誘電体層２００として厚さ５μｍのシリコン酸化膜を形成し、ｎ−型半導体層１０１の膜厚は２０μｍとしてシミュレーションを行っている。また、１段構成と２段直列接続構成のオフ耐圧波形を図９に示す。このように、１段構成ではソースドレイン耐圧が７５０Ｖ程度である高耐圧ＮＭＯＳＦＥＴの耐圧を２段直列接続構成にすることで、１０００Ｖ程度まで高めることができる。
実施の形態２
図１０は、本発明の高耐圧半導体装置の別の実施の形態を示す要部断面図である。
実施の形態１と異なる点は、第１段トランジスタ３０１と第２段トランジスタ３０２の間に１つＮＭＯＳＦＥＴ３０４を追加し、３つのＮＭＯＳＦＥＴを直列接続する３段構成とする点である。
ＮＭＯＳＦＥＴ３０４は、第２段トランジスタ３０２と同様に、埋め込み誘電体層２００に達するｐ型ウエル拡散層１１１１を平面形状が環状になるように形成する。ｐ型ウエル拡散層１１１１により第１段トランジスタ３０１と分離されている。ｐ型ウエル拡散層１１１１の表面層にソースｎ＋層１０９１とウエルピックアップｐ＋層１１０１を形成する。ソースｎ＋層１０９１とウエルピックアップｐ＋層１１０１と接続するソース電極１０７４は、第１段トランジスタ３０１のドレイン電極１０７２と接続されている。ｐ型ウエル拡散層１１１１と離れてドレインｎ＋層１０８１がｎ−型半導体層１０１の表面層に形成されている。ソースｎ＋層１０９１とｐ型ウエル拡散層１１１１及び、ドリフトドレイン領域上には絶縁膜を介して、ゲート電極１１２１を設け、ドレインｎ＋層１０８１と接続するドレイン電極１０７３は、第２段トランジスタ３０２のソース電極１０７１と接続されている。分圧抵抗素子１１５の抵抗素子Ｒｐ２と抵抗素子Ｒｐ３の間に直列接続される抵抗素子Ｒｐ５がフィールド酸化膜１２５上にスパイラル状に形成される。ＮＭＯＳＦＥＴ３０４のしきい値電圧Ｖｔｈは、低電位（ＧＮＤ電位）側に位置する第１段トランジスタ３０１よりも低く設定されており、第２段トランジスタ３０２と同様の値とすればよい。図示しない他の構成は、第２段トランジスタ３０２と同様の構成とすればよい。
この実施の形態の高耐圧半導体装置では、実施の形態１に比べてソースドレイン間耐圧を向上できる。
また、実施の形態１と同様に各段のトランジスタの耐圧を高くできるため低いオン電圧で動作ができる。さらに、ＮＭＯＳＦＥＴ３０４と第２段トランジスタ３０２のしきい値電圧Ｖｔｈを第１段トランジスタ３０１に比べて低く設定するとさらにオン電圧を低くでき、浮遊基準領域３０５の回路を低い電圧で動作できる。さらに説明すると、第１段トランジスタ３０１のしきい値電圧Ｖｔｈの下限は、制御回路側から出力されたゲート入力信号電圧の値（たとえば、Ｖｉｎ＝５Ｖ）に対して、ノイズなどで誤動作しないようなしきい値電圧Ｖｔｈに設定されるため（通常は２〜３Ｖ程度）、これよりも低くできないが、ＮＭＯＳＦＥＴ３０４および第２段トランジスタ３０２のしきい値電圧Ｖｔｈは、ＮＭＯＳＦＥＴ３０４および第２段トランジスタ３０２のオン・オフを確実に行えるように設定すればよく、第１段トランジスタ３０１のしきい値電圧Ｖｔｈより低くすることができる。よって、第１段トランジスタ３０１のしきい値電圧Ｖｔｈが最も高くなるように設定することにより、高耐圧半導体装置のオン電圧を低くすることができる。
この実施の形態では、３段構成の高耐圧半導体装置について説明したが、４段構成や５段構成とする場合は、実施の形態１に記載の第１段トランジスタ３０１と第２段トランジスタ３０２の間にＮＭＯＳＦＥＴ３０４を２個または３個直列接続すればよい。これ以上の段数の半導体装置とする場合も、ＮＭＯＳＦＥＴ３０４を直列接続する個数を増やせばよい。
１００ 支持基板
１０１ ｎ−型半導体層
１０２、１１１、１１１１ ｐ型ウエル拡散層
１０３、１０９、１０９１ ソースｎ＋層
１０４、１１０、１１０１ ウエルピックアップｐ＋層
１０５、１０７１、１０７４ ソース電極
１０６、１１２、１１２１ ゲート電極
１０７ 電極
１０７２、１１４、１０７３ ドレイン電極
１０８、１１３、１０８１ ドレインｎ＋層
１１５ 分圧抵抗素子
１１６ ボンディングワイヤ
１１９ ドレインパッド
１２３ トレンチ
１２４ 絶縁体
１２５ フィールド酸化膜（ＬＯＣＯＳ）
１２６ 層間絶縁膜（ＩＬＤ）
１２７ パッシベーション膜
２００ 埋め込み誘電体層
２０１ 低電位側パッド
２０２、２０３ 入力パッド
２０４、２０５ 高耐圧半導体装置
３０１ 第１段トランジスタ
３０２ 第２段トランジスタ
３０３ ツェナーダイオード
３０４ ＮＭＯＳＦＥＴ
３０５ 浮遊基準領域
３１９ 電極パッド
４０１、４０２、４０４、４０５、４０６ 接続配線
５５５ 分離領域
Ｒｐ１ ゲート抵抗
Ｒｐ２、Ｒｐ３、Ｒｐ４、Ｒｐ５ 抵抗素子

Claims (10)

  1. 絶縁層上に形成された第１導電型半導体領域と、前記第１導電型半導体領域に互いに直列接続されて形成されたｎ個（ｎ≧２）トランジスタとを備え、
    前記ｎ個のトランジスタの第１段のトランジスタはソース電極が低電位側と接続され、第ｎ段のトランジスタはドレイン電極が高電位側と接続され、高電位側に近いトランジスタを低電位側に近いトランジスタが取り囲むように配置され、
    第１段のトランジスタのゲート端子が信号入力端子であり、第ｎ段のトランジスタのドレイン端子が信号出力端子であり、
    前記ｎ個のトランジスタの各段のトランジスタは、前記半導体領域の表面層に環状に形成されたソース層と、前記半導体領域の表面層に前記ソース層と所定の距離を有しその内側に形成されたドレイン層と、前記ソース層に接続されたソース電極と前記ドレイン層に接続されたドレイン電極と、前段のトランジスタのドレイン電極と後段のトランジスタのソース電極とを接続する接続配線と、を備えることを特徴とする高耐圧半導体装置。
  2. 前記第ｎ段のトランジスタのドレイン電極と低電位側との間に直列接続された複数の抵抗素子を具備し、２段以上の各段のトランジスタのゲート電極は、前記複数の抵抗素子のそれぞれ異なる接続点と接続され、高電位側に近いトランジスタのゲート電極が低電位側に近いトランジスタのゲート電極よりも高電位側の前記接続点と接続されることを特徴とする請求項１に記載の高耐圧半導体装置。
  3. 前記ｎ個のトランジスタの各段のトランジスタの外周の平面形状が、円形状、または、楕円形状であることを特徴とする請求項１または２に記載の高耐圧半導体装置。
  4. 前記半導体領域は、支持基板上に埋め込み誘電体層を介して形成された半導体層に、該半導体層の表面から前記埋め込み誘電体層に達する平面形状が環状のトレンチと該トレンチに埋め込まれた絶縁体とにより、周辺領域と絶縁分離された領域であり、
    前記絶縁層は前記埋め込み誘電体層であることを特徴とする請求項１に記載の高耐圧半導体装置。
  5. 絶縁層上に形成された第１導電型半導体領域と、前記第１導電型半導体領域に互いに直列接続されて形成されたｎ個（ｎ≧２）トランジスタとを備え、
    前記ｎ個のトランジスタの第１段のトランジスタはソース電極が低電位側と接続され、第ｎ段のトランジスタはドレイン電極が高電位側と接続され、高電位側に近いトランジスタを低電位側に近いトランジスタが取り囲むように配置され、
    第１段のトランジスタのゲート端子が信号入力端子であり、第ｎ段のトランジスタのドレイン端子が信号出力端子であり、
    前記ｎ個のトランジスタの各段のトランジスタは、前記半導体領域に環状に形成された第２導電型のウエル拡散層と該ウエル拡散層の表面層に選択的に環状に形成された第１導電型ソース層と、前記半導体領域の表面層に前記ソース層と所定の距離を有してその内側に形成された第１導電型ドレイン層と、前記半導体領域と前記ソース層との間の前記ウエル拡散層の表面上に絶縁膜を介して形成されたゲート電極と、前記ソース層および前記ウエル拡散層に接続されたソース電極と、前記ドレイン層に接続されたドレイン電極と、を備え、
    第１段から第ｎ−１段のトランジスタの各ドレイン電極とそれぞれ内側側で隣接するトランジスタのソース電極とを接続する接続配線をそれぞれ備えたことを特徴とする高耐圧半導体装置。
  6. 前記第１段のトランジスタのしきい値電圧が最も高いことを特徴とする請求項１〜５のいずれか一項に記載の高耐圧半導体装置。
  7. 前記第ｎ段のトランジスタのドレイン電極と接続するドレインパッドを備えることを特徴とする請求項５に記載の高耐圧半導体装置。
  8. 前記第ｎ段のトランジスタのドレイン電極と低電位側との間に直列接続された複数の抵抗素子を具備し、２段以上の各段のトランジスタのゲート電極は、前記複数の抵抗素子のそれぞれ異なる接続点と接続され、高電位側に近いトランジスタのゲート電極が低電位側に近いトランジスタのゲート電極よりも高電位側の前記接続点と接続されることを特徴とする請求項５に記載の高耐圧半導体装置。
  9. 前記ｎ個のトランジスタのうちの少なくとも一つのトランジスタにおいて、前記ウエル拡散層が前記埋め込み誘電体層に達することを特徴とする請求項５に記載の高耐圧半導体装置。
  10. 前記半導体層の前記半導体領域とは別の領域に、前記埋め込み誘電体層に達する前記トレンチとは異なるトレンチによって囲まれた浮遊基準領域を備え、前記ドレインパッドと前記浮遊基準領域に形成された電極パッドとがボンディングワイヤによって接続されたことを特徴とした請求項７に記載の高耐圧半導体装置。
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