DE112016006955B4 - Halbleiterschaltung und Halbleitervorrichtung - Google Patents

Halbleiterschaltung und Halbleitervorrichtung Download PDF

Info

Publication number
DE112016006955B4
DE112016006955B4 DE112016006955.3T DE112016006955T DE112016006955B4 DE 112016006955 B4 DE112016006955 B4 DE 112016006955B4 DE 112016006955 T DE112016006955 T DE 112016006955T DE 112016006955 B4 DE112016006955 B4 DE 112016006955B4
Authority
DE
Germany
Prior art keywords
resistor
side circuit
voltage
low
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112016006955.3T
Other languages
English (en)
Other versions
DE112016006955T5 (de
Inventor
Manabu Yoshino
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112016006955T5 publication Critical patent/DE112016006955T5/de
Application granted granted Critical
Publication of DE112016006955B4 publication Critical patent/DE112016006955B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Power Conversion In General (AREA)
  • Logic Circuits (AREA)

Abstract

Halbleiterschaltung (260), die zwischen eine Low-Side-Schaltung (240) und eine High-Side-Schaltung (250), deren Referenzspannung höher als eine Referenzspannung der Low-Side-Schaltung ist, elektrisch geschaltet ist, wobei die Halbleiterschaltung umfasst:einen ersten Widerstand (R1), einen zweiten Widerstand (R2) und einen dritten Widerstand (R3), die zwischen eine Stromversorgung (V1) und eine Erdung (V0), die der Referenzspannung der Low-Side-Schaltung entspricht, in Reihe geschaltet sind und in dieser Reihenfolge von der Stromversorgung in Richtung der Erdung angeordnet sind;einen MOSFET (261), der zwischen dem zweiten Widerstand und der Erdung mit dem dritten Widerstand parallel geschaltet ist und ein Gate aufweist, das mit der Low-Side-Schaltung elektrisch verbunden ist; undeinen Inverter (262), der zwischen einen Verbindungspunkt und die High-Side-Schaltung elektrisch geschaltet ist, wobei der Verbindungspunkt zwischen dem ersten Widerstand und dem zweiten Widerstand positioniert ist, wobeidie Halbleiterschaltung den folgenden Ausdruck (2) erfüllt, wenn eine Spannung der Stromversorgung ein Wert V1 ist, wenn eine Versorgungsspannung der High-Side-Schaltung ein Wert V3 ist, wobei die Versorgungsspannung einem Absolutwert einer Differenz zwischen der Spannung der Stromversorgung und der Referenzspannung der High-Side-Schaltung entspricht, wenn der erste Widerstand einen Wert R1 hat, wenn der zweite Widerstand einen Wert R2 hat, wenn der dritte Widerstand einen Wert R3 hat, wenn ein kombinierter Widerstand eines Durchlasswiderstands des MOSFET, der mit dem dritten Widerstand kombiniert ist, ein Wert RCOist und wenn eine Schwellenspannung des Inverters ein Wert Vinvth ist:V1−V3<V1×R2+RCOR1+R2+RCO<Vinvth<V1×R2+R3R1+R2+R3wobeiRCO=RON×R3RON+R3gilt.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf Halbleiterschaltungen, die zwischen niederspannungsseitige bzw. Low-Side-Schaltungen und hochspannungsseitige bzw. High-Side-Schaltungen elektrisch geschaltet sind, und auf Halbleitervorrichtungen, die die selbigen enthalten.
  • Stand der Technik
  • Vorgeschlagen werden Pegelverschiebungsschaltungen, die Halbleiterschaltungen sind, die zwischen Low-Side-Schaltungen und High-Side-Schaltungen, deren Referenzspannungen höher als jene der Low-Side-Schaltungen sind, elektrisch geschaltet sind. Solch eine Pegelverschiebungsschaltung überträgt ein Signal zwischen der Low-Side-Schaltung und der High-Side-Schaltung.
  • Patentdokument 1 beispielsweise schlägt eine auf einem SOI-Substrat angeordnete Pegelverschiebungsschaltung vor. Diese Pegelverschiebungsschaltung muss eine hohe Durchbruchspannung aufweisen, die einer hohen Spannung standhalten kann.
  • Dokumente des Stands der Technik
  • Patentdokumente
    • Patentdokument 1: JP 4 706 381 B2
    • Patentdokument 2: JP 2 739 004 B2
  • Nicht-Patentdokument
  • Nicht-Patentdokument 1: Y.S. Huang und B.J. Baliga, „EXTENSION OF RESURF PRINCIPLE TO DIELECTRICALLY ISOLATED POWER DEVICES“, IEEE, April 1991, Seiten 27 bis 30
  • Zusammenfassung
  • Durch die Erfindung zu lösendes Problem
  • Eine in dem Nicht-Patentdokument 1 beschriebene SOI-RESURF-Struktur sieht eine Durchbruchspannung vor, deren obere Grenze, welche in einem gewissen Maß von der Struktur eines Silizium-auf-Isolator-(SOI-)Wafers abhängt, praktisch in der Größenordnung von höchstens 500 bis 600 V liegt. Aus diesem Grund kann eine aus solch einer SOI-RESURF-Struktur bestehende Pegelverschiebungsschaltung keine höhere Durchbruchspannung erreichen.
  • Die US 2010 / 0 314 710 A1 betrifft eine Hochspannungshalbleitervorrichtung und eine integrierte Hochspannungsschaltungsvorrichtung, während die Notwendigkeit für das Hinzufügen von Rückseitenstufen minimiert oder eliminiert wird. Durch eine stabile Hochspannungsverdrahtung und eine niedrige EIN-Spannung werden gezielt eine Niederspannungsansteuerung und ein schnelles Ansprechen erreicht. Die Hochspannungs-Halbleiterbauelement weist eine Halbleiterschicht auf, die auf einem Trägersubstrat ausgebildet ist, wobei dazwischen ein eingebetteter Oxidfilm angeordnet ist. Ein Transistor der zweiten Stufe der Hochpotentialseite und ein Transistor der ersten Stufe der Niedrigpotentialseite, die den Transistor der zweiten Stufe umgeben, sind auf dem Oberflächenbereich der Halbleiterschicht ausgebildet. Die Source-Elektrode des Transistors der zweiten Stufe ist mit der Drain-Elektrode des Transistors der ersten Stufe verbunden. Eine Drain-Elektrode des Transistors der zweiten Stufe ist mit einem Drain-Pad verbunden.
  • Die DE 10 2009 037 487 A1 zeigt eine Halbleitervorrichtung mit einem RESURF-Bereich, welcher er einen Hochpotentiallogikbereich umgibt, wobei ein Trennbereich dazwischenliegt, wobei ein Fühlwiderstand und eine erste Logikschaltung, an die ein hohes Potential angelegt wird, in dem Hochpotentiallogikbereich gebildet werden. Auf der Außenseite des RESURF-Bereichs ist ein zweiter Logikschaltungsbereich gebildet, an den der Treiberspannungspegel angelegt wird, der zum Treiben einer zweiten Logikschaltung in Hinblick auf das Massepotential erforderlich ist. In dem RESURF-Bereich ist eine Drainelektrode eines Feldeffekttransistors entlang dem Innenrand gebildet, und eine Sourceelektrode ist entlang dem Außenrand gebildet. Weiter ist ein mit dem Fühlwiderstand gebildeter Polysiliziumwiderstand in Form einer Spirale von der Innenrandseite zu der Außenrandseite hin gebildet.
  • Die DE 196 47 324 A1 offenbart ein in Halbleiterbauelement, welches einen LDMOS-Transistor mit reduzierter Oberflächenfeldstärke enthält, wobei der Durchbruch von Elementen an Kanalbildungsteilen verhindert werden kann, wenn eine Gegenspannung an einen Drain angelegt wird. Eine P-Wanne und eine N-Wanne sind in einem N-Typ Substrat gebildet, um eine Doppelwannenstruktur zu erzeugen, wobei eine Sourceelektrode auf ein gleiches elektrisches Potential wie das des N-Typ Substrats gesetzt wird. Das Driftgebiet der N-Wanne besitzt eine Dotierungskonzentration, um die sogenannte RESURF-Bedingung zu erfüllen, wobei eine hohe Durchbruchspannung bei einem niedrigen Widerstandswert des Zustands EIN vorgesehen werden kann. Wenn eine Gegenspannung an eine Drainelektrode angelegt wird, entwickelt sich ein parasitärer Bipolartransistor bestehend aus der N-Wanne, der P-Wanne und dem N-Typ Substrat, wodurch ein stromführender Pfad auf ein Substrat zu gebildet wird, so dass der Elementedurchbruch an den Kanalbildungsteilen vermeidbar ist.
  • In der Technik in Patentdokument 1 enthält die Pegelverschiebungsschaltung eine Vielzahl von Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) mit hohen Durchbruchspannungen. Die MOSFETs mit hohen Durchbruchspannungen, welche eine verhältnismäßig große Fläche einnehmen, vergrößern leider die Schaltung.
  • Um diese Probleme zu lösen, ist eine Aufgabe der vorliegenden Erfindung, eine Technik zum Verbessern bzw. Erhöhen der Durchbruchspannung einer Halbleitervorrichtung vorzusehen.
  • Mittel, um das Problem zu lösen.
  • Die der Erfindung zu Grunde liegende Aufgabe wird bei einer Halbleiterschaltung erfindungsgemäß mit den Merkmalen des Anspruchs 1 und bei einer Halbleitervorrichtung erfindungsgemäß mit den Merkmalen des Anspruchs 2 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der jeweiligen abhängigen Ansprüche.
  • Eine Halbleiterschaltung gemäß der vorliegenden Erfindung ist zwischen eine Low-Side-Schaltung und eine High-Side-Schaltung, deren Referenzspannung höher als die Referenzspannung der Low-Side-Schaltung ist, elektrisch geschaltet. Die Halbleiterschaltung umfasst einen ersten Widerstand, einen zweiten Widerstand und einen dritten Widerstand, die zwischen eine Stromversorgung und eine der Referenzspannung der Low-Side-Schaltung entsprechende Erdung in Reihe geschaltet sind und in dieser Reihenfolge von der Stromversorgung in Richtung der Erdung angeordnet sind. Die Halbleiterschaltung enthält auch einen MOSFET, der zwischen dem zweiten Widerstand und der Erdung mit dem dritten Widerstand parallel geschaltet ist und ein Gate aufweist, das mit der Low-Side-Schaltung elektrisch verbunden ist. Die Halbleiterschaltung enthält auch einen Inverter, der zwischen einen Verbindungspunkt und die High-Side-Schaltung elektrisch geschaltet ist, wobei der Verbindungspunkt zwischen dem ersten Widerstand und den zweiten Widerstand positioniert ist. Die Halbleiterschaltung erfüllt den folgenden Ausdruck (2), wenn die Spannung der Stromversorgung ein Wert V1 ist, wenn die Versorgungsspannung der High-Side-Schaltung ein Wert V3 ist, wobei die Versorgungsspannung dem Absolutwert einer Differenz zwischen der Spannung der Stromversorgung und der Referenzspannung der High-Side-Schaltung entspricht, wenn der erste Widerstand einen Wert R1 hat, wenn der zweite Widerstand einen Wert R2 hat, wenn der dritte Widerstand einen Wert R3 hat, wenn ein kombinierter Widerstand des Durchlasswiderstands des MOSFET, der mit dem dritten Widerstand kombiniert ist, ein Wert RCO ist und wenn die Schwellenspannung des Inverters ein Wert Vinvth ist: V1 − V 3 < V 1 × R2 + R CO R1 + R2 + R CO < Vinvth < V1 × R2 + R3 R1 + R2 + R3
    Figure DE112016006955B4_0003
    wobei R CO = R ON × R3 R ON + R3
    Figure DE112016006955B4_0004
    gilt.
  • Effekte der Erfindung
  • Gemäß der vorliegenden Erfindung ist der MOSFET zwischen dem zweiten Widerstand und der Erdung mit dem dritten Widerstand parallel geschaltet. Ferner ist das Gate des MOSFET mit der Low-Side-Schaltung elektrisch verbunden. Der Inverter ist ferner noch zwischen den Verbindungspunkt, der zwischen dem ersten Widerstand und dem zweiten Widerstand positioniert ist, und die High-Side-Schaltung elektrisch geschaltet. Dies reduziert eine an den MOSFET angelegte Spannung, wodurch die Durchbruchspannung der Halbleitervorrichtung erhöht wird.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist ein Schaltungsdiagramm, das eine Konfiguration einer Pegelverschiebungsschaltung gemäß einer ersten Ausführungsform schematisch veranschaulicht.
    • 2 ist eine Draufsicht einer Konfiguration einer dielektrisch isolierten Treiber-IC gemäß der ersten Ausführungsform.
    • 3 ist eine Querschnittsansicht der Konfiguration der dielektrisch isolierten Treiber-IC gemäß der ersten Ausführungsform.
    • 4 ist ein Zeitdiagram, das eine Operationssequenz in der Pegelverschiebungsschaltung gemäß der ersten Ausführungsform veranschaulicht.
    • 5 ist eine Draufsicht einer Konfiguration einer dielektrisch isolierten Treiber-IC gemäß einer ersten Modifikation.
    • 6 ist eine Querschnittsansicht der Konfiguration der dielektrisch isolierten Treiber-IC gemäß der ersten Modifikation.
    • 7 ist eine vergrößerte Querschnittsansicht der Konfiguration der dielektrisch isolierten Treiber-IC gemäß der ersten Modifikation.
    • 8 ist eine vergrößerte Querschnittsansicht einer anderen Konfiguration der dielektrisch isolierten Treiber-IC gemäß der ersten Modifikation.
    • 9 ist eine Draufsicht einer Konfiguration einer dielektrisch isolierten Treiber-IC gemäß einer zweiten Modifikation.
    • 10 ist eine Draufsicht einer anderen Konfiguration der dielektrisch isolierten Treiber-IC gemäß der zweiten Modifikation.
    • 11 ist eine Draufsicht einer Konfiguration einer dielektrisch isolierten Treiber-IC gemäß einer dritten Modifikation.
    • 12 ist eine Draufsicht einer anderen Konfiguration der dielektrisch isolierten Treiber-IC gemäß der dritten Modifikation.
    • 13 ist ein Blockdiagramm, das eine Konfiguration einer verwandten Halbleitervorrichtung schematisch veranschaulicht.
    • 14 ist ein Schaltungsdiagramm, das eine Konfiguration einer verwandten Pegelverschiebungsschaltung schematisch veranschaulicht.
    • 15 ist ein Zeitdiagramm, das eine Operationssequenz in der verwandten Pegelverschiebungsschaltung veranschaulicht.
    • 16 ist eine Draufsicht einer Konfiguration einer dielektrisch isolierten Treiber-IC einer verwandten Halbleitervorrichtung.
    • 17 ist eine Querschnittsansicht der Konfiguration der dielektrisch isolierten Treiber-IC der verwandten Halbleitervorrichtung.
  • Beschreibung einer (von) Ausführungsform(en)
  • <Verwandte Technik>
  • Das Folgende beschreibt zunächst eine mit einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung verwandte Halbleitervorrichtung, gefolgt von der Halbleitervorrichtung gemäß der Ausführungsform. Die mit der Halbleitervorrichtung gemäß einer ersten Ausführungsform verwandte Halbleitervorrichtung wird auch als „verwandte Halbleitervorrichtung“ bezeichnet.
  • 13 ist ein Blockdiagramm, das eine Konfiguration der verwandten Halbleitervorrichtung schematisch veranschaulicht. Die verwandte Halbleitervorrichtung in 13 enthält das Folgende: einen High-Side-Leistungschip 210, der mit einer Stromversorgung VH einer hohen Spannung elektrisch verbunden ist, einen Low-Side-Leistungschip 220, der zwischen den High-Side-Leistungschip 210 und eine Stromversorgung VL einer niedrigen Spannung elektrisch geschaltet ist, und eine integrierte Schaltung (IC) 230 eines Halbbrückentreibers, der diese Leistungschips ansteuert.
  • Die Treiber-IC 230 enthält eine Low-Side-Schaltung 240, eine High-Side-Schaltung 250 und eine Pegelverschiebungsschaltung 260.
  • Die Low-Side-Schaltung 240 weist eine Eingangsschaltung auf, die nicht dargestellt ist, und eine Ansteuerschaltung, die nicht dargestellt ist, enthalten in dem Low-Side-Leistungschip 220. Außerdem hat die Low-Side-Schaltung 240 eine einem Substratpotential entsprechende Referenzspannung.
  • Die High-Side-Schaltung 250 weist eine Ansteuerschaltung auf, welche nicht dargestellt ist, enthalten in dem High-Side-Leistungschip 210. Außerdem ist die High-Side-Schaltung 250 von einem Substrat elektrisch isoliert und hat eine höhere Referenzspannung als die Referenzspannung der Low-Side-Schaltung 240.
  • Die Pegelverschiebungsschaltung 260 ist zwischen die Low-Side-Schaltung und die High-Side-Schaltung elektrisch geschaltet und überträgt ein Signal zwischen den Schaltungen. Die mit einer Pegelverschiebungsschaltung gemäß der ersten Ausführungsform verwandte Pegelverschiebungsschaltung wird ebenfalls als „verwandte Pegelverschiebungsschaltung“ bezeichnet.
  • 14 ist ein Schaltungsdiagramm, das eine Konfiguration der verwandten Pegelverschiebungsschaltung schematisch veranschaulicht. Für ein einfaches Verständnis sind die Zeichen und physikalischen Größen von Komponenten in der folgenden Beschreibung miteinander identisch; zum Beispiel wird auf die Spannung der Stromversorgung V1 als Spannung V1 verwiesen.
  • Die verwandte Pegelverschiebungsschaltung in 14 enthält Widerstände RH und RL, einen NMOS 261, der ein MOSFET vom N-Typ mit einer hohen Durchbruchspannung ist, und einen Inverter 262.
  • Der Widerstand RH, der NMOS 261 und der Widerstand RL sind zwischen eine Stromversorgung V1 mit einer hohen Spannung V1 und eine Erdung V0, die der Referenzspannung der Low-Side-Schaltung 240 entspricht, in Reihe geschaltet. Der Widerstand RH, der NMOS 261 und der Widerstand RL sind in dieser Reihenfolge von der Stromversorgung V1 in Richtung der Erdung V0 angeordnet. Der NMOS 261 hat ein mit der Low-Side-Schaltung 240 in 13 elektrisch verbundenes Gate. Der Inverter 262 ist zwischen einen Verbindungspunkt A und die High-Side-Schaltung 250 in 13 elektrisch geschaltet, wobei der Verbindungspunkt A zwischen dem Widerstand RH und dem Drain des NMOS 261 gelegen ist.
  • Die Schaltung mit solch einer Konfiguration in 14 verschiebt den Pegel eines Signals IN, das von der Low-Side-Schaltung 240 in das Gate des NMOS 261 eingespeist wird, und gibt ein Signal OUT, das durch die Pegelverschiebung erzeugt wird, vom Inverter 262 an die High-Side-Schaltung 250 ab.
  • 15 ist ein Zeitdiagramm, das die Operationssequenz einer Signalspannung in der verwandten Pegelverschiebungsschaltung veranschaulicht. Das Zeitdiagramm in 15 enthält die Spannung des Signals IN, das in die verwandte Pegelverschiebungsschaltung eingespeist wird, die Spannung am Verbindungspunkt A in 14 und die Spannung des Signals OUT, das von der verwandten Pegelverschiebungsschaltung abgegeben wird.
  • Der NMOS 261 ist während einer Zeit (t < t1, t > t2) OFF, während der das Signal IN eine Spannung VIL hat. Als Folge fließt durch den NMOS 261 kein Strom. Somit hat der Verbindungspunkt A eine hohe Spannung V1, welche die gleiche wie die Stromversorgung V1 ist.
  • Der NMOS 261 ist während einer Zeit (t1 < t < t2) ON, während der das Signal IN eine Spannung VIH hat. Als Folge hat die Verbindung A eine durch den folgenden Ausdruck (1) ausgedrückte Spannung VAL. Es wird besonders erwähnt, dass RON der Durchlasswiderstand des NMOS 261 ist.
    [Ziffer 2] V AL = V1 × R ON + R L R H + R ON + R L
    Figure DE112016006955B4_0005
  • Vom Inverter 262 kann hier ein geeignetes Signal OUT an die High-Side-Schaltung 250 abgegeben werden, wenn die Spannung VAL höher als die Referenzspannung (= V1 - V3) der High-Side-Schaltung 250 ist und wenn die Schwelle Vinvth des Inverters 262 in einer dem Verbindungspunkt A folgenden Stufe in einen Bereich zwischen die hohe Spannung V1 und die Spannung VAL fällt. Die Spannung V3 ist hier die Versorgungsspannung der High-Side-Schaltung 250, im weiteren Sinne die Versorgungsspannung eines Bereichs, in welchem die High-Side-Schaltung 250 angeordnet ist. Außerdem entspricht die Spannung V3 dem Absolutwert einer Differenz zwischen der hohen Spannung V1 und der Referenzspannung (= V1 - V3) der High-Side-Schaltung 250.
  • Solch eine Konfiguration ermöglicht, dass das Signal OUT mit einer Spannung VOL (= V1 - V3) an die High-Side-Schaltung 250 abgegeben wird, wenn die Spannung am Verbindungspunkt A die hohe Spannung V1 ist, die größer als die Schwelle Vinvth ist. Außerdem ermöglicht diese Konfiguration, dass das Signal OUT mit einer Spannung VOH (= V1) an die High-Side-Schaltung 250 abgegeben wird, wenn die Spannung am Verbindungspunkt A die Spannung VAL ist, die kleiner als die Schwelle Vinvth ist.
  • In der folgenden Beschreibung wird auf einen Bereich, in welchem die High-Side-Schaltung 250 auf dem Substrat angeordnet ist, als „High-Side-Schaltungsbereich“ und einen Bereich, in welchem die Low-Side-Schaltung 240 auf dem Substrat angeordnet ist, als „Low-Side-Schaltungsbereich“ verwiesen.
  • Die Treiber-IC 230 in 13, welche eine dielektrisch isolierte Halbleitervorrichtung ist, kann auf einem Substrat angeordnet sein. Dann ermöglicht ein Umgeben eines High-Side-Schaltungsbereichs auf dem Substrat mit einer dielektrischen Substanz, dass der High-Side-Schaltungsbereich vom Substrat elektrisch isoliert wird, wodurch die Durchbruchspannung der Halbleitervorrichtung erhöht wird. Dies allein steigert die Durchbruchspannung der Halbleitervorrichtung jedoch nicht ausreichend; auch der in der Pegelverschiebungsschaltung 260 in 13 enthaltene NMOS 261 in 14 muss eine erhöhte Durchbruchspannung aufweisen. Genauer gesagt muss zwischen der Source und dem Drain des NMOS 261 eine hohe Spannung zwischen der High-Side-Schaltung 250 und der Low-Side-Schaltung 240 aufrechterhalten werden. Dementsprechend kann eine in dem Nicht-Patentdokument 1 beschriebene SOI-RESURF-Struktur genutzt werden, um die Durchbruchspannung des NMOS 261 zu erhöhen.
  • 16 ist eine Draufsicht einer Konfiguration einer dielektrisch isolierten Treiber-IC mit einer SOI-RESURF-Struktur. 17 ist eine Querschnittsansicht der Konfiguration, genommen entlang einer Linie Z-Z' in 16. Zur Vereinfachung veranschaulicht 16 mit Ausnahme einer Diffusionsschicht 30 vom N-Typ und einer Diffusionsschicht 40 vom P-Typ, die beide später beschrieben werden, Diffusionsschichten, einen isolierenden Film 100 und andere Komponenten nicht.
  • Die in 16 und 17 veranschaulichte Treiber-IC enthält die verwandte Pegelverschiebungsschaltung. Wie in 17 veranschaulicht ist, umfasst ein Substrat, auf welchem die verwandte Pegelverschiebungsschaltung angeordnet ist, ein Trägersubstrat 10 vom N-Typ, einen vergrabenen Oxidfilm 20, der auf einer Oberfläche des Trägersubstrats 10 vom N-Typ angeordnet ist, und eine SOI-Schicht 25, die auf einer Oberfläche des vergrabenen Oxidfilms 20 angeordnet ist. Das Substrat hat eine Hauptoberfläche, das heißt die Hauptoberfläche der SOI-Schicht 25, auf der die Diffusionsschicht 30 vom N-Typ, eine Diffusionsschicht 31 vom N-Typ, die Diffusionsschicht 40 vom P-Typ und ein Grabenisolator 102, welcher ein Isolator wie etwa ein Oxidfilm ist, vorwiegend angeordnet sind. Dementsprechend ist auf diesem Substrat die verwandte Pegelverschiebungsschaltung in 14 angeordnet.
  • Wie in 16 und 17 veranschaulicht ist, ist der Grabenisolator 102 auf der Hauptoberfläche des Substrats so angeordnet, dass er die Diffusionsschicht 31 vom N-Typ und die Diffusionsschicht 40 vom P-Typ im High-Side-Schaltungsbereich umgibt. Dementsprechend ist der High-Side-Schaltungsbereich von einer Substratspannung isoliert und weist folglich eine erhöhte Durchbruchspannung auf. Im Beispiel in 16 und 17 ist der Low-Side-Schaltungsbereich in einem anderen Bereich auf der Hauptoberfläche des Substrats als der High-Side-Schaltungsbereich definiert. Der NMOS 261 der verwandten Pegelverschiebungsschaltung ist innerhalb des Low-Side-Schaltungsbereichs angeordnet.
  • Die Diffusionsschicht 30 vom N-Typ in 16 und 17 dient als eine Drain-Driftschicht des NMOS 261 in 14. Der Drain des NMOS 261 entspricht im Wesentlichen einer Diffusionsschicht 71 vom N-Typ, die bei der Mitte einer Oberfläche der Diffusionsschicht 30 vom N-Typ angeordnet ist. Wie in 17 veranschaulicht ist, ist der isolierende Film 100 wie etwa ein Oxidfilm von der Mitte aus zu einer äußeren Peripherie der Oberfläche der Diffusionsschicht 30 vom N-Typ angeordnet. Ein Wannenbereich 50 vom P-Typ ist durch die Diffusionsschicht 30 vom N-Typ in einer äußeren Peripherie außerhalb des isolierenden Films 100 auf der Oberfläche der Diffusionsschicht 30 vom N-Typ angeordnet. Der Wannenbereich 50 vom P-Typ hat eine Oberfläche, auf der eine Diffusionsschicht 70 vom N-Typ, welche die Source des NMOS 261 ist, und ein Kontaktbereich 61 vom (P+)-Typ angeordnet sind. Ein leitfähiger Film 80, welcher ein Gate ist, ist auf dem Wannenbereich 50 vom P-Typ zwischen der Diffusionsschicht 70 vom N-Typ, welche die Source ist, und der Diffusionsschicht 30 vom N-Typ angeordnet. Der NMOS 261 mit solch einer Konfiguration, welche die Diffusionsschicht 30 vom N-Typ enthält, die als ein RESURF-Isolierungsbereich dient, erzielt einen RESURF-Effekt und weist somit eine erhöhte Durchbruchspannung auf.
  • Ein isolierender Film 101 wie etwa ein Oxidfilm ist auf dem isolierenden Film 100, dem leitfähigen Film 80 und anderen Komponenten angeordnet.
  • Ein Polysiliziumwiderstand 97 ist in Draufsicht (16) innerhalb des High-Side-Schaltungsbereichs und in einer Querschnittsansicht (17) im oberen Teil des isolierenden Films 101 angeordnet. Der Polysiliziumwiderstand 97 ist in dem Widerstand RH in 14 enthalten.
  • Wie in 17 veranschaulicht ist, sind Metalldrahtschichten 117 und 118 auf dem isolierenden Film 101 angeordnet.
  • Die Metalldrahtschicht 118 ist mit einem Ende des Polysiliziumwiderstands 97 durch einen Kontakt 144 in 16 elektrisch verbunden und mit der Diffusionsschicht 31 vom N-Typ in 17 durch einen Kontakt 145 in 16 und eine Diffusionsschicht 72 vom N-Typ in 17 elektrisch verbunden. Die Diffusionsschicht 31 vom N-Typ hat hier eine mit der Stromversorgung V1 in 14 elektrisch verbundene Spannung. Dementsprechend ist der Polysiliziumwiderstand 97, welcher der Widerstand RH ist, mit der Stromversorgung V1 durch die Metalldrahtschicht 118 und andere Komponenten elektrisch verbunden und entspricht einem Teil des Schaltungsdiagramms in 14.
  • Die Metalldrahtschicht 117 ist mit dem anderen Ende des Polysiliziumwiderstands 97 durch einen Kontakt 143 in 16 elektrisch verbunden und mit der Diffusionsschicht 30 vom N-Typ, welche der Drain des NMOS 261 ist, durch einen Kontakt 142 in 16 und die Diffusionsschicht 71 vom N-Typ in 17 elektrisch verbunden. Ein Anschluss A in 17, der mit der Metalldrahtschicht 117 verbunden ist, entspricht hier dem Verbindungspunkt A in 14 und ist mit dem Inverter 262 in 1, welcher in 17 nicht dargestellt ist, elektrisch verbunden. Dementsprechend ist der Polysiliziumwiderstand 97, welcher der Widerstand RH ist, durch den Verbindungspunkt A mit dem Drain des NMOS 261 verbunden und entspricht einem Teil des Schaltungsdiagramms in 14.
  • Eine in 16 und 17 veranschaulichte Metalldrahtschicht 116 ist mit der Diffusionsschicht 70 von N-Typ in 17, welche die Source ist, und dem Kontaktbereich 61 vom (P+)-Typ durch einen im Wesentlichen C-förmigen Kontakt 141, der in 16 mittels einer gestrichelten Linie angegeben ist, elektrisch verbunden. Die Metalldrahtschicht 116 ist auch mit einem Ende des Widerstands RL in 17 elektrisch verbunden. Dementsprechend ist das eine Ende des Widerstands RL durch die Metalldrahtschicht 116 und andere Komponenten mit der Source des NMOS 261 elektrisch verbunden und entspricht einem Teil des Schaltungsdiagramms in 14. Der Widerstand RL, obgleich in 17 durch ein an das Substrat extern angebrachtes Schaltungssymbol bezeichnet, ist praktisch gesehen wie die anderen Komponenten auf dem Substrat in 17 angeordnet.
  • Das andere Ende des Widerstands RL in 17 ist mit einer Metalldrahtschicht 115 elektrisch verbunden. Die Metalldrahtschicht 115 ist mit der Diffusionsschicht 40 vom P-Typ in dem Low-Side-Schaltungsbereich durch einen im Wesentlichen C-förmigen Kontakt 140, der mittels einer gestrichelten Linie in 16 angegeben ist, und eine Diffusionsschicht 60 vom P-Typ in 17 elektrisch verbunden. Die Diffusionsschicht 40 vom P-Typ in dem Low-Side-Schaltungsbereich ist hier mit der Erdung V0 in 14 elektrisch verbunden. Dementsprechend ist der Widerstand RL durch die Metalldrahtschicht 115 und andere Komponenten mit der Erdung V0 elektrisch verbunden und entspricht einem Teil des Schaltungsdiagramms in 14.
  • Wie aus der obigen Beschreibung klar ersichtlich ist, wird gegebenenfalls insbesondere von der Spannung am Verbindungspunkt A in 15 die gleiche Spannung wie die hohe Spannung V1 an den Drain des NMOS 261 angelegt. Daher benötigt der NMOS 261 zwischen seinem Drain und seiner Source eine Durchbruchspannung, die gleich derjenigen in dem High-Side-Schaltungsbereich ist. Die verwandte Pegelverschiebungsschaltung weist die SOI-RESURF-Struktur für eine erhöhte Durchbruchspannung auf, deren obere Grenze praktisch in der Größenordnung von höchstens 500 bis 600 V liegt. Aus diesem Grund kann die verwandte Pegelverschiebungsschaltung keine höhere Durchbruchspannung aufweisen, womit folglich die Durchbruchspannung der dielektrisch isolierten Treiber-IC nicht ausreichend erhöht werden kann. Die Ausführungsform der vorliegenden Erfindung, die im Folgenden beschrieben wird, ermöglicht im Gegensatz dazu, dass eine Pegelverschiebungsschaltung und eine Halbleitervorrichtung weiter erhöhte Durchbruchspannungen aufweisen, ohne die Durchbruchspannung des NMOS 261 per se zu erhöhen.
  • <Erste Ausführungsform>
  • 1 ist ein Schaltungsdiagramm, das eine Konfiguration einer Pegelverschiebungsschaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung schematisch veranschaulicht. Eine Halbleitervorrichtung gemäß der ersten Ausführungsform weist eine Konfiguration ähnlich der Konfiguration in 13 auf. Identische oder ähnliche Komponenten zwischen der ersten Ausführungsform und der verwandten Technik sind im Folgenden durch die gleichen Bezugszeichen bezeichnet. Komponenten, die zwischen der ersten Ausführungsform und der verwandten Technik verschieden sind, werden vorwiegend beschrieben.
  • Die Pegelverschiebungsschaltung in 1 enthält einen ersten Widerstand R1, einen zweiten Widerstand R2, einen dritten Widerstand R3, den NMOS 261 und den Inverter 262.
  • Der erste Widerstand R1, der zweite Widerstand R2 und der dritte Widerstand R3 sind zwischen die Stromversorgung V1 und die Erdung V0 in Reihe geschaltet und sind in dieser Reihenfolge von der Stromversorgung V1 in Richtung der Erdung V0 angeordnet. Die Stromversorgung V1 weist, wie die verwandte Technik, eine hohe Spannung von zum Beispiel mehreren hundert Volt auf.
  • Der NMOS 261, welcher ein MOSFET ist, ist zwischen dem zweiten Widerstand R2 und der Erdung V0 mit dem dritten Widerstand R3 parallel geschaltet. Der NMOS 261 weist ein mit der Low-Side-Schaltung 240 in 13 elektrisch verbundenes Gate auf. Der Inverter 262 ist mit einem Verbindungspunkt B und der High-Side-Schaltung 250 in 13 elektrisch verbunden, wobei der Verbindungspunkt B zwischen dem ersten Widerstand R1 und dem zweiten Widerstand R2 gelegen ist.
  • Die Schaltung mit solch einer Konfiguration ändert die Spannung am Verbindungspunkt B als Antwort auf das Signal IN, das von der Low-Side-Schaltung 240 in das Gate des NMOS 261 eingespeist wird, und gibt an die High-Side-Schaltung 250 das Signal OUT ab, das vom Inverter 262 als Antwort auf die am Verbindungspunkt B eingespeiste Spannung abgegeben wird.
  • Hier sei die hohe Spannung der Stromversorgung V1 ein Wert V1. Ferner sei die Versorgungsspannung der High-Side-Schaltung 250 ein Wert V3, wobei die Versorgungsspannung dem Absolutwert einer Differenz zwischen der Spannung V1 der Stromversorgung V1 und der Referenzspannung (= V1 - V3) der High-Side-Schaltung 250 entspricht. Ferner habe der erste Widerstand R1 noch einen Wert R1, der zweite Widerstand R2 einen Wert R2 und der dritte Widerstand R3 einen Wert R3. Weiterhin sei noch ein kombinierter Widerstand des mit dem dritten Widerstand R3 kombinierten Durchlasswiderstands RON des NMOS 261 ein Wert RCO. Ferner sei noch die Schwellenspannung des Inverters 262 ein Wert Vinvth. Die Schaltung ist dann so konfiguriert, dass sie den folgenden Ausdruck (2) erfüllt.
    [Ziffer 3] V1 − V 3 < V 1 × R2 + R CO R1 + R2 + R CO < Vinvth < V1 × R2 + R3 R1 + R2 + R3
    Figure DE112016006955B4_0006
    wobei R CO = R ON × R3 R ON + R3
    Figure DE112016006955B4_0007
    gilt.
  • 2 ist eine Draufsicht einer Konfiguration einer dielektrisch isolierten Treiber-IC gemäß der ersten Ausführungsform. 3 ist eine Querschnittsansicht der Konfiguration, genommen entlang einer Linie X-X' von 2. Zur Vereinfachung veranschaulicht 2 mit Ausnahme der Diffusionsschicht 30 vom N-Typ und der Diffusionsschicht 40 vom P-Typ Diffusionsschichten, den isolierenden Film 100 und andere Komponenten nicht.
  • Die Treiber-IC in 2 und 3 enthält die Pegelverschiebungsschaltung gemäß der ersten Ausführungsform. Wie in 3 veranschaulicht ist, umfasst ein Substrat, auf welchem die Pegelverschiebungsschaltung gemäß der ersten Ausführungsform angeordnet ist, das Trägersubstrat 10 vom N-Typ, den vergrabenen Oxidfilm 20 und die SOI-Schicht 25. Das Substrat weist eine Hauptoberfläche auf, das heißt die Hauptoberfläche der SOI-Schicht 25, auf der die Diffusionsschichten 30 und 31 vom N-Typ, die Diffusionsschicht 40 vom P-Typ und der Grabenisolator 102, der ein Isolator wie etwa ein Oxidfilm ist, vorwiegend angeordnet sind. Dementsprechend ist auf diesem Substrat die Pegelverschiebungsschaltung in 1 gemäß der ersten Ausführungsform angeordnet.
  • Wie in 2 und 3 veranschaulicht ist, ist der Grabenisolator 102, der ein erster Isolator ist, auf der Hauptoberfläche des Substrats so angeordnet, dass er die Diffusionsschicht 31 vom N-Typ in dem High-Side-Schaltungsbereich und die Diffusionsschicht 40 vom P-Typ umgibt. Dementsprechend ist der High-Side-Schaltungsbereich von einer Substratspannung isoliert und weist somit eine erhöhte Durchbruchspannung auf. Hier ist die Referenzspannung des Low-Side-Schaltungsbereichs eine Erdungsspannung V0. Ferner ist die Referenzspannung des High-Side-Schaltungsbereichs eine Spannung (= V1 - V3), die um die Größenordnung von mehreren hundert Volt höher als die Erdungsspannung V0 ist. Der Grabenisolator 102 kann, obgleich er in dem Beispiel in 2 und 3 doppelt vorliegt, beispielsweise einzeln vorliegen oder kann dreifach oder häufiger vorliegen.
  • In dem Beispiel von 2 ist der Low-Side-Schaltungsbereich in einem anderen Bereich auf der Hauptoberfläche des Substrats als der High-Side-Schaltungsbereich definiert. Der NMOS 261 der Pegelverschiebungsschaltung ist innerhalb des Low-Side-Schaltungsbereichs angeordnet. Der NMOS 261 kann in beispielsweise einem von dem Low-Side-Schaltungsbereich verschiedenen Bereich angeordnet sein.
  • Die Diffusionsschicht 30 vom N-Typ in 2 und 3 dient als eine Drain-Driftschicht des NMOS 261 in 1. Der Drain des NMOS 261 entspricht im Wesentlichen der Diffusionsschicht 71 vom N-Typ, die bei der Mitte der Oberfläche der Diffusionsschicht 30 vom N-Typ angeordnet ist. Wie in 3 veranschaulicht ist, ist der isolierende Film 100 wie etwa ein Oxidfilm von der Mitte aus zur äußeren Peripherie der Oberfläche der Diffusionsschicht 30 vom N-Typ angeordnet. Der Wannenbereich 50 vom P-Typ ist durch die Diffusionsschicht 30 vom N-Typ in einer äußeren Peripherie außerhalb des isolierenden Films 100 auf der Oberfläche der Diffusionsschicht 30 vom N-Typ angeordnet. Der Wannenbereich 50 vom P-Typ hat eine Oberfläche, auf der die Diffusionsschicht 70 vom N-Typ, welche die Source des NMOS 261 ist, und der Kontaktbereich 61 vom (P+)-Typ angeordnet sind. Der leitfähige Film 80, welcher ein Gate ist, ist auf dem Wannenbereich 50 vom P-Typ zwischen der Diffusionsschicht 70 vom N-Typ, welche die Source ist, und der Diffusionsschicht 30 vom N-Typ angeordnet.
  • Der Drain und die Source des lateralen NMOS 261 mit solch einer Konfiguration sind auf der Hauptoberfläche des Substrats voneinander beabstandet. Der NMOS 261, welcher die als RESURF-Isolierungsbereich dienende Diffusionsschicht 30 vom N-Typ enthält, erzielt einen RESURF-Effekt und weist somit eine erhöhte Durchbruchspannung auf.
  • Der isolierende Film 101 wie etwa ein Oxidfilm ist auf dem isolierenden Film 100, dem leitfähigen Film 80 und anderen Komponenten angeordnet.
  • In einer Querschnittsansicht (3) weist der isolierende Film 101 einen oberen Teil auf, in welchem Polysiliziumwiderstände 90, 91 und 92 angeordnet sind. Auf dem isolierenden Film 101 sind außerdem Metalldrahtschichten 110, 111, 112 und 113 angeordnet. Obgleich nicht dargestellt, kann eine aus Polysilizium bestehende Feldplatte oder eine Metalldrahtschicht vorgesehen sein, wie in der Technik in Patentdokument 2.
  • Der Polysiliziumwiderstand 92 ist in Draufsicht (2) innerhalb des High-Side-Schaltungsbereichs angeordnet. Der Polysiliziumwiderstand 92 ist in dem ersten Widerstand R1 in 1 enthalten.
  • Die Metalldrahtschicht 112 ist mit einem Ende des Polysiliziumwiderstands 92 durch einen Kontakt 127 in 2 elektrisch verbunden und mit der Diffusionsschicht 31 vom N-Typ in 3 durch einen Kontakt 126 in 2 und die Diffusionsschicht 72 vom N-Typ in 3 elektrisch verbunden. Die Diffusionsschicht 31 vom N-Typ hat hier eine Spannung, die mit der Stromversorgung V1 in 1 elektrisch verbunden ist. Dementsprechend ist der Polysiliziumwiderstand 92, welcher der Widerstand R1 ist, durch die Metalldrahtschicht 112 und andere Komponenten mit der Stromversorgung V1 elektrisch verbunden und entspricht einem Teil des Schaltungsdiagramms in 1.
  • Der Polysiliziumwiderstand 91 hat in einer Draufsicht (2) eine Spiralform und ist so vorgesehen, dass er die äußere Peripherie des High-Side-Schaltungsbereichs umgibt. Der Polysiliziumwiderstand 91 ist im zweiten Widerstand R2 in 1 enthalten.
  • Die Metalldrahtschicht 113 ist mit dem anderen Ende des Polysiliziumwiderstands 92 durch einen Kontakt 128 in 2 elektrisch verbunden und mit einem Ende 91b des Polysiliziumwiderstands 91 durch einen Kontakt 129 in 2 elektrisch verbunden. Ein Anschluss B in 3, der mit der Metalldrahtschicht 113 verbunden ist, entspricht hier dem Verbindungspunkt B in 1 und ist mit dem Inverter 262 in 1, der in 3 nicht dargestellt ist, elektrisch verbunden. Dementsprechend ist der Polysiliziumwiderstand 92, welcher der Widerstand R1 ist, mit dem Polysiliziumwiderstand 91, welcher der zweite Widerstand R2 ist, durch den Verbindungspunkt B elektrisch verbunden. Der Polysiliziumwiderstand 92 entspricht einem Teil des Schaltungsdiagramms in 1.
  • Der Polysiliziumwiderstand 90 weist in Draufsicht (2) eine Spiralform auf und ist auf dem RESURF-Isolierungsbereich des NMOS 261 angeordnet. Der Polysiliziumwiderstand 90 ist im dritten Widerstand R3 in 1 enthalten.
  • Die Metalldrahtschicht 111 ist mit dem anderen Ende 91a des Polysiliziumwiderstands 91 durch einen Kontakt 125 in 2 elektrisch verbunden und durch einen Kontakt 124 in 2 mit einem Ende 90b des Polysiliziumwiderstands 90 elektrisch verbunden. Ein Anschluss C in 3, der mit der Metalldrahtschicht 111 verbunden ist, entspricht hier einem Verbindungspunkt C in 1. Dementsprechend ist der Polysiliziumwiderstand 91, welcher der zweite Widerstand R2 ist, mit dem Polysiliziumwiderstand 90, welcher der dritte Widerstand R3 ist, durch den Verbindungspunkt C in 1 elektrisch verbunden. Der Polysiliziumwiderstand 91 entspricht einem Teil des Schaltungsdiagramms in 1.
  • Die Metalldrahtschicht 111 ist mit der Diffusionsschicht 30 vom N-Typ, welche der Drain des NMOS 261 ist, durch einen Kontakt 123 in 2 und die Diffusionsschicht 71 vom N-Typ in 3 elektrisch verbunden. Dementsprechend sind der Polysiliziumwiderstand 91, welcher der zweite Widerstand R2 ist, und der Polysiliziumwiderstand 90, welcher der dritte Widerstand R3 ist, durch den Verbindungspunkt C in 1 mit dem Drain des NMOS 261 elektrisch verbunden. Die Polysiliziumwiderstände 90 und 91 entsprechen einem Teil des Schaltungsdiagramms in 1.
  • Die Metalldrahtschicht 110 ist mit dem anderen Ende 90a des Polysiliziumwiderstands 90 durch einen Kontakt 122 in 2 elektrisch verbunden und mit der Diffusionsschicht 70 vom N-Typ in 3, welche die Source ist, und dem Kontaktbereich 61 vom P-Typ in 3 durch einen im Wesentlichen C-förmigen Kontakt 121, der mittels einer gestrichelten Linie in 2 angegeben ist, elektrisch verbunden. Dementsprechend ist der Polysiliziumwiderstand 90, welcher der dritte Widerstand ist, mit der Source des NMOS 261 elektrisch verbunden und entspricht einem Teil des Schaltungsdiagramms in 1.
  • Die Metalldrahtschicht 110 ist mit der Diffusionsschicht 40 vom P-Typ in dem Low-Side-Schaltungsbereich durch einen mittels einer gestrichelten Linie in 2 angegebenen, im Wesentlichen C-förmigen Kontakt 120 und die Diffusionsschicht 60 vom P-Typ in 3 elektrisch verbunden. Die Diffusionsschicht 40 vom P-Typ in dem Low-Side-Schaltungsbereich ist hier mit der Erdung V0 in 1 elektrisch verbunden. Dementsprechend sind der Polysiliziumwiderstand 90, welcher der dritte Widerstand ist, und die Source des NMOS 261 durch die Metalldrahtschicht 110 und andere Komponenten mit der Erdung V0 elektrisch verbunden. Der Polysiliziumwiderstand 90 und die Source des NMOS 261 entsprechen einem Teil des Schaltungsdiagramms in 1.
  • 4 ist ein Zeitdiagramm, das eine Operationssequenz bezüglich einer Signalspannung in der Pegelverschiebungsschaltung gemäß der ersten Ausführungsform mit der Konfiguration in 1 veranschaulicht. Das Zeitdiagramm in 1 enthält die Spannung des Signals IN, das in die Pegelverschiebungsschaltung eingespeist wird, die Spannungen an den Verbindungspunkten B und C in 1 und die Spannung des Signals OUT, das von der Pegelverschiebungsschaltung abgegeben wird.
  • Der NMOS 261 ist während einer Zeit (t < t1, t > t2) OFF, während der das Signal IN eine Spannung VIL hat. Als Folge hat die Verbindung B eine Spannung VBH, die durch den folgenden Ausdruck (3) ausgedrückt wird:
    [Ziffer 4] V BH = V 1 × R2 + R3 R 1 + R2 + R 3
    Figure DE112016006955B4_0008
  • Der NMOS 261 ist während einer Zeit (t1 < t < t2) ON, während der das Signal IN eine Spannung VIH hat. Als Folge fließt ein Strom ebenfalls durch den NMOS 261. Somit hat der Verbindungspunkt B eine Spannung VBL, die durch den folgenden Ausdruck (4) ausgedrückt wird. Es wird besonders erwähnt, dass RCO der gleiche wie RCO ist, der in der Bemerkung im Ausdruck (2) auftrat.
    [Ziffer 5] V BL = V1 × R2 + R CO R1 + R2 + R CO
    Figure DE112016006955B4_0009
  • Der Ausdruck (2) ist in der ersten Ausführungsform erfüllt. Somit ist, auf der Grundlage einer Bedingung des Ausdrucks (2): VBL > V1 - V3, die Spannung VBL höher als die Referenzspannung (= V1 - V3) des High-Side-Schaltungsbereichs. Außerdem fällt die Schwellenspannung Vinvth des Inverters 262 in einer dem Verbindungspunkt B folgenden Stufe in einen Bereich zwischen die Spannungen VBL und VBH am Verbindungspunkt B auf der Basis der übrigen Bedingungen des Ausdrucks (2). Dies ermöglicht, dass ein geeignetes Signal OUT vom Inverter 262 an die High-Side-Schaltung 250 abgegeben wird.
  • Genauer gesagt, wird ein Signal OUT mit einer Spannung VOL (= V1 - V3) an die High-Side-Schaltung 250 abgegeben, wenn der Verbindungspunkt B eine größere Spannung VBH als die Schwelle Vinvth hat. Außerdem wird ein Signal OUT mit einer Spannung VOH (= V1) an die High-Side-Schaltung 250 abgegeben, wenn der Verbindungspunkt B eine kleinere Spannung VBL als die Schwelle Vinvth hat.
  • Der Verbindungspunkt C hat hier eine Spannung VCH, die durch den folgenden Ausdruck (5) ausgedrückt wird, während einer Zeit (t < t1, t > t2), während der das Signal IN die Spannung VIL hat. Außerdem hat der Verbindungspunkt C eine Spannung VCL, die durch den folgenden Ausdruck (6) ausgedrückt wird, während einer Zeit (t1 < t < t2), während der das Signal IN die Spannung VIH hat. Auf diese Weise wird die Spannung VCH, die niedriger als die hohe Spannung V1 im Maximum ist, an den Verbindungspunkt C, das heißt an den NMOS 261, angelegt.
    [Ziffer 6] V CH = V 1 × R3 R1 + R2 + R 3
    Figure DE112016006955B4_0010
    [Ziffer 7] V CL = V 1 × R CO R 1 + R2 + R CO
    Figure DE112016006955B4_0011
  • <Quintessenz der ersten Ausführungsform>
  • Die erste Ausführungsform ermöglicht, dass der maximale Wert der an den NMOS 261 angelegten Spannung auf die Spannung VCH, welche niedriger als die hohe Spannung V1 ist, heruntergesetzt wird. Dies ermöglicht, dass die Pegelverschiebungsschaltung und die Halbleitervorrichtung erhöhte Durchbruchspannungen aufweisen, ohne die Durchbruchspannung des NMOS 261 per se zu erhöhen.
  • In der ersten Ausführungsform sind die Schaltung und die Vorrichtung, die solch einen Effekt liefern, unter Verwendung von Komponenten wie etwa der Polysiliziumwiderstände 90 und 91, die in Draufsicht jeweils eine Spiralform aufweisen, ausgebildet. Dies verhindert eine Zunahme der Größen der Schaltung und der Vorrichtung.
  • <Erste Modifikation>
  • Die erste Ausführungsform beschreibt, dass der Polysiliziumwiderstand 91, welcher der zweite Widerstand R2 ist, im oberen Teil des isolierenden Films 101 angeordnet ist, wie in 3 veranschaulicht ist. Der als der zweite Widerstand R2 dienende spiralförmige Polysiliziumwiderstand 91 kann innerhalb des Grabenisolators 102 so vergraben sein, dass er die äußere Peripherie des High-Side-Schaltungsbereichs umgibt. In dieser Konfiguration kann anstelle des spiralförmigen Polysiliziumwiderstands 91 die SOI-Schicht 25 mit einer Spiralform oder die SOI-Schicht 25 mit einer in einer Spiralform verteilten bzw. diffundierten Störstelle bzw. Verunreinigung als der zweite Widerstand R2 dienen.
  • 5 ist eine Draufsicht einer Konfiguration einer dielektrisch isolierten Treiber-IC gemäß einer ersten Modifikation. 6 ist eine Querschnittsansicht der Konfiguration, genommen entlang einer Linie Y-Y' in 5. 7 ist eine vergrößerte Querschnittsansicht eines der mittels einer gestrichelten Linie in 6 angegebenen Teils D.
  • In 5 bis 7 dient eine Diffusionsschicht 41, das heißt die SOI-Schicht 25 mit einer diffundierten Verunreinigung, als der zweite Widerstand R2. Es wird besonders erwähnt, dass die Diffusionsschicht 41, obgleich sie hierin eine Diffusionsschicht vom P-Typ ist, eine Diffusionsschicht vom N-Typ sein kann.
  • Wie in 5 veranschaulicht ist, hat die Diffusionsschicht 41 eine dünn ausgerollte Form (engl. thin-roll shape) und ist innerhalb des Grabenisolators 102 so vergraben, dass sie die äußere Peripherie des High-Side-Schaltungsbereichs umgibt. Die Diffusionsschicht 41 weist ein Ende an ihrer Niederspannungsseite auf. Dieses eine Ende ist mit der Metalldrahtschicht 111 durch eine Diffusionsschicht 62a vom (P+)-Typ in 6 und einen Kontakt 130 in 5 elektrisch verbunden. Die Diffusionsschicht 41 weist ein Ende an ihrer Hochspannungsseite auf. Dieses eine Ende ist mit der Metalldrahtschicht 113 durch eine Diffusionsschicht 62b von (P+)-Typ in 6 und einen Kontakt 131 in 5 elektrisch verbunden.
  • In der ersten Modifikation hat ein als der zweite Widerstand R2 dienender Widerstand eine dünn ausgerollte Form und ist innerhalb des Grabenisolators 102 so vergraben, dass er die äußere Peripherie des High-Side-Schaltungsbereichs umgibt. Dies erreicht gleichzeitig eine Ausbildung eines Widerstands und die Isolierung des High-Side-Schaltungsbereichs. Außerdem verhindert dies ferner die Zunahme der Größen der Schaltung und der Vorrichtung.
  • Es wird besonders erwähnt, dass, obgleich die Diffusionsschicht 41 in der obigen Beschreibung als der zweite Widerstand R2 dient, natürlich wie in der ersten Ausführungsform ein Polysiliziumwiderstand als der zweite Widerstand R2 dienen kann. 8 ist eine vergrößerte Querschnittsansicht eines Teils einer Konfiguration, die anstelle der Diffusionsschicht 41 einen Polysiliziumwiderstand 93 enthält. In dieser Konfiguration hat der Polysiliziumwiderstand 93 wie die Diffusionsschicht 41 eine dünn ausgerollte Form und ist innerhalb des Grabenisolators 102 so vergraben, dass er die äußere Peripherie des High-Side-Schaltungsbereichs umgibt. Wie die Diffusionsschicht 41 ist der Polysiliziumwiderstand 93 mit den Metalldrahtschichten 111 und 113 elektrisch verbunden. Die Konfiguration in 8 erzielt einen Effekt ähnlich demjenigen der Diffusionsschicht 41.
  • <Zweite Modifikation>
  • Wie in 2 veranschaulicht ist, beschreibt die erste Ausführungsform, dass der Polysiliziumwiderstand 91, welcher der zweite Widerstand R2 ist, so vorgesehen ist, dass er in Draufsicht die äußere Peripherie des High-Side-Schaltungsbereichs umgibt. Der Polysiliziumwiderstand 91 kann in jeder beliebigen anderen Form vorliegen. Beispielsweise kann ein als der zweite Widerstand R2 dienender Polysiliziumwiderstand eine Ziehharmonikaform oder eine Form einer polygonalen Linie aufweisen und kann in Draufsicht innerhalb des Low-Side-Schaltungsbereichs angeordnet sein.
  • 9 ist eine Draufsicht einer Konfiguration einer dielektrisch isolierten Treiber-IC gemäß einer zweiten Modifikation. In 9 ist ein Polysiliziumwiderstand 94 mit einer vertikal hin und her verlaufenden Ziehharmonikaform in Draufsicht in einem Bereich des Low-Side-Schaltungsbereichs angeordnet, wobei der Bereich zwischen dem NMOS 261 und dem High-Side-Schaltungsbereich gelegen ist. Wie der in der ersten Ausführungsform beschriebene Polysiliziumwiderstand 91 in 2 ist der Polysiliziumwiderstand 94 im oberen Teil des isolierenden Films 101 angeordnet; außerdem hat der Polysiliziumwiderstand 94 ein Ende, das mit der Metalldrahtschicht 111 durch einen Kontakt 132 in 9 elektrisch verbunden ist, und das andere Ende, das mit der Metalldrahtschicht 113 durch einen Kontakt 133 in 9 elektrisch verbunden ist. In solch einer Konfiguration dient der Polysiliziumwiderstand 94 als der zweite Widerstand R2.
  • Die zweite Modifikation ermöglicht, dass der als der zweite Widerstand R2 dienende Polysiliziumwiderstand 94 in einem beliebigen Raum innerhalb des Low-Side-Schaltungsbereichs in Draufsicht angeordnet wird. Dies ermöglicht, Beschränkungen wie etwa beim Anordnen bzw. Einrichten eines bestimmten Raums in der äußeren Peripherie des High-Side-Schaltungsbereichs Rechnung zu tragen.
  • Es wird besonders erwähnt, dass die Konfiguration in 9 mit der in der ersten Modifikation beschriebenen Konfiguration kombiniert werden kann. 10 ist eine Draufsicht einer Konfiguration der dielektrisch isolierten Treiber-IC in Kombination mit der Konfiguration in 9 und der in der ersten Modifikation beschriebenen Konfiguration.
  • Wie in 10 veranschaulicht ist, ist ein Isolator 104, der ein zweiter Isolator wie etwa ein Oxidfilm ist, in einem Bereich des Low-Side-Schaltungsbereichs angeordnet, wobei der Bereich zwischen dem NMOS 261 und dem High-Side-Schaltungsbereich gelegen ist. Innerhalb des Isolators 104 ist eine Diffusionsschicht 42 mit einer Ziehharmonikaform vergraben. Es wird besonders erwähnt, dass die Diffusionsschicht 42, obgleich sie hierin eine Diffusionsschicht vom P-Typ ist, eine Diffusionsschicht vom N-Typ sein kann.
  • Wie die Diffusionsschicht 41 weist die Diffusionsschicht 42 eine Ende an ihrer Niederspannungsseite auf. Dieses eine Ende ist mit der Metalldrahtschicht 111 durch eine Diffusionsschicht vom (P+)-Typ, welche nicht dargestellt ist, und einen Kontakt 134 in 10 elektrisch verbunden. Wie die Diffusionsschicht 41 weist die Diffusionsschicht 42 ein Ende an ihrer Hochspannungsseite auf. Dieses eine Ende ist mit der Metalldrahtschicht 113 durch die Diffusionsschicht 62b vom (P+)-Typ, welche nicht dargestellt ist, und einen Kontakt 135 in 10 elektrisch verbunden. In solch einer Konfiguration dient die Diffusionsschicht 42 als der zweite Widerstand R2.
  • Die Konfiguration in 10 verhindert die Zunahme der Größen der Schaltung und der Vorrichtung und ermöglicht, Beschränkungen wie etwa beim Einrichten eines bestimmten Raums in der äußeren Peripherie des High-Side-Schaltungsbereichs Rechnung zu tragen.
  • Es wird besonders erwähnt, dass die Diffusionsschicht 42, obgleich sie hierin eine Ziehharmonikaform aufweist, beispielsweise eine Form einer polygonalen Linie aufweisen kann. Es wird ebenfalls besonders erwähnt, dass wie in der ersten Modifikation anstelle der Diffusionsschicht 42 ein Polysiliziumwiderstand oder eine SOI-Schicht als der zweite Widerstand R2 dienen kann.
  • <Dritte Modifikation>
  • Die zweite Modifikation beschreibt, dass der Polysiliziumwiderstand 94, der als der zweite Widerstand R2 dient, in Draufsicht innerhalb des Low-Side-Schaltungsbereichs angeordnet ist. Solch ein Polysiliziumwiderstand kann in jeder beliebigen anderen Form vorliegen. Beispielsweise kann ein als der zweite Widerstand R2 dienender Polysiliziumwiderstand eine Ziehharmonikaform oder eine Form einer polygonalen Linie aufweisen und kann in Draufsicht innerhalb des High-Side-Schaltungsbereichs angeordnet sein.
  • 11 ist eine Draufsicht einer Konfiguration einer dielektrisch isolierten Treiber-IC gemäß einer dritten Modifikation. 11 veranschaulicht einen Polysiliziumwiderstand 95, der eine vertikal hin und her verlaufende Ziehharmonikaform aufweist und in Draufsicht innerhalb des High-Side-Schaltungsbereichs angeordnet ist. Wie der Polysiliziumwiderstand 91 in 2, der in der ersten Ausführungsform beschrieben wurde, ist der Polysiliziumwiderstand 95 im oberen Teil des isolierenden Films 101 angeordnet; außerdem hat der Polysiliziumwiderstand 95 ein Ende, das mit der Metalldrahtschicht 111 durch einen Kontakt 136 in 11 elektrisch verbunden ist, und das andere Ende, das mit der Metalldrahtschicht 113 durch einen Kontakt 137 elektrisch verbunden ist. In solch einer Konfiguration dient der Polysiliziumwiderstand 95 als der zweite Widerstand R2.
  • Die dritte Modifikation ermöglicht, dass der als der zweite Widerstand R2 dienende Polysiliziumwiderstand 95 in Draufsicht in einem beliebigen Raum innerhalb des High-Side-Schaltungsbereichs angeordnet wird. Dies ermöglicht, Beschränkungen wie etwa beim Einrichten eines bestimmten Raums in der äußeren Peripherie des High-Side-Schaltungsbereichs Rechnung zu tragen.
  • Es wird besonders erwähnt, dass die Konfiguration in 11 mit der in der ersten Modifikation beschriebenen Konfiguration kombiniert werden kann. 12 ist eine Draufsicht einer Konfiguration der dielektrisch isolierten Treiber-IC in Kombination mit der Konfiguration in 11 und der in der ersten Modifikation beschriebenen Konfiguration.
  • Wie in 12 veranschaulicht ist, ist innerhalb des High-Side-Schaltungsbereichs ein Isolator 105 angeordnet, der der zweite Isolator wie etwa ein Oxidfilm ist. Innerhalb des Isolators 105 ist eine Diffusionsschicht 43 mit einer Ziehharmonikaform vergraben. Es wird besonders erwähnt, dass die Diffusionsschicht 43, obgleich sie hierin eine Diffusionsschicht vom P-Typ ist, eine Diffusionsschicht vom N-Typ sein kann.
  • Wie die Diffusionsschicht 41 hat die Diffusionsschicht 43 ein Ende an ihrer Niederspannungsseite. Dieses eine Ende ist mit der Metalldrahtschicht 111 durch eine Diffusionsschicht vom (P+)-Typ, welche nicht dargestellt ist, und einen Kontakt 138 in 12 elektrisch verbunden. Wie die Diffusionsschicht 41 weist die Diffusionsschicht 43 ein Ende an ihrer Hochspannungsseite auf. Dieses eine Ende ist mit der Metalldrahtschicht 113 durch die Diffusionsschicht 62b vom (P+)-Typ, welche nicht dargestellt ist, und einen Kontakt 139 in 12 elektrisch verbunden. In solch einer Konfiguration dient die Diffusionsschicht 43 als der zweite Widerstand R2.
  • Die Konfiguration in 12 verhindert die Zunahme der Größen der Schaltung und der Vorrichtung und ermöglicht, Beschränkungen wie etwa beim Einrichten eines bestimmten Raums in der äußeren Peripherie des High-Side-Schaltungsbereichs Rechnung zu tragen.
  • Es wird besonders erwähnt, dass die Diffusionsschicht 43, obgleich sie hierin eine Ziehharmonikaform aufweist, beispielsweise eine Form einer polygonalen Linie haben kann. Es wird ebenfalls besonders erwähnt, dass wie in der ersten Modifikation anstelle der Diffusionsschicht 43 ein Polysiliziumwiderstand oder eine SOI-Schicht als der zweite Widerstand R2 dienen kann.
  • Erläuterung der Bezugszeichen
    • 25
    SOI-Schicht,
    41, 42, 43
    Diffusionsschicht,
    90, 91, 92, 93, 94, 95
    Polysiliziumwiderstand,
    102
    Grabenisolator,
    104, 105
    Isolator,
    240
    Low-Side-Schaltung,
    250
    High-Side-Schaltung,
    260
    Pegelverschiebungsschaltung,
    261
    NMOS,
    262
    Inverter,
    R1
    erster Widerstand,
    R2
    zweiter Widerstand,
    R3
    dritter Widerstand,
    V1
    Stromversorgung,
    V0
    Erdung.

Claims (8)

  1. Halbleiterschaltung (260), die zwischen eine Low-Side-Schaltung (240) und eine High-Side-Schaltung (250), deren Referenzspannung höher als eine Referenzspannung der Low-Side-Schaltung ist, elektrisch geschaltet ist, wobei die Halbleiterschaltung umfasst: einen ersten Widerstand (R1), einen zweiten Widerstand (R2) und einen dritten Widerstand (R3), die zwischen eine Stromversorgung (V1) und eine Erdung (V0), die der Referenzspannung der Low-Side-Schaltung entspricht, in Reihe geschaltet sind und in dieser Reihenfolge von der Stromversorgung in Richtung der Erdung angeordnet sind; einen MOSFET (261), der zwischen dem zweiten Widerstand und der Erdung mit dem dritten Widerstand parallel geschaltet ist und ein Gate aufweist, das mit der Low-Side-Schaltung elektrisch verbunden ist; und einen Inverter (262), der zwischen einen Verbindungspunkt und die High-Side-Schaltung elektrisch geschaltet ist, wobei der Verbindungspunkt zwischen dem ersten Widerstand und dem zweiten Widerstand positioniert ist, wobei die Halbleiterschaltung den folgenden Ausdruck (2) erfüllt, wenn eine Spannung der Stromversorgung ein Wert V1 ist, wenn eine Versorgungsspannung der High-Side-Schaltung ein Wert V3 ist, wobei die Versorgungsspannung einem Absolutwert einer Differenz zwischen der Spannung der Stromversorgung und der Referenzspannung der High-Side-Schaltung entspricht, wenn der erste Widerstand einen Wert R1 hat, wenn der zweite Widerstand einen Wert R2 hat, wenn der dritte Widerstand einen Wert R3 hat, wenn ein kombinierter Widerstand eines Durchlasswiderstands des MOSFET, der mit dem dritten Widerstand kombiniert ist, ein Wert RCO ist und wenn eine Schwellenspannung des Inverters ein Wert Vinvth ist: V1 − V 3 < V 1 × R2 + R CO R1 + R2 + R CO < Vinvth < V1 × R2 + R3 R1 + R2 + R3
    Figure DE112016006955B4_0012
    wobei R CO = R ON × R 3 R ON + R3
    Figure DE112016006955B4_0013
    gilt.
  2. Halbleitervorrichtung, umfassend: ein Substrat mit einer Hauptoberfläche, auf der die Halbleiterschaltung (260) nach Anspruch 1 angeordnet ist, wobei ein High-Side-Schaltungsbereich, in welchem die High-Side-Schaltung (250) angeordnet ist, in einem anderen Bereich auf der Hauptoberfläche des Substrats als ein Bereich, in welchem der MOSFET (261) der Halbleiterschaltung angeordnet ist, definiert ist, auf der Hauptoberfläche des Substrats ein erster Isolator (102), der eine äußere Peripherie des High-Side-Schaltungsbereichs umgibt, angeordnet ist, und ein Drain und eine Source des MOSFET der Halbleiterschaltung so angeordnet sind, dass sie voneinander beabstandet sind, der erste Widerstand (R1) einen Polysiliziumwiderstand (92) aufweist, der in Draufsicht innerhalb des High-Side-Schaltungsbereichs angeordnet ist, und der dritte Widerstand (R3) einen Polysiliziumwiderstand (90) aufweist, der ein mit dem Drain verbundenes Ende und ein anderes, mit der Source verbundenes Ende aufweist und eine Spiralform hat.
  3. Halbleitervorrichtung nach Anspruch 2, wobei der zweite Widerstand (R2) einen Polysiliziumwiderstand (91) aufweist, der in Draufsicht so vorgesehen ist, dass er die äußere Peripherie des High-Side-Schaltungsbereichs umgibt, und eine Spiralform hat.
  4. Halbleitervorrichtung nach Anspruch 2, wobei das Substrat eine SOI-Schicht (25) mit der Hauptoberfläche aufweist, und der zweite Widerstand (R2) einen Polysiliziumwiderstand (93) aufweist, der innerhalb des ersten Isolators (102) so vergraben ist, dass er die äußere Peripherie des High-Side-Schaltungsbereichs umgibt, und eine Spiralform hat, die SOI-Schicht (25), die eine Spiralform hat, oder die SOI-Schicht (41) mit einer in einer Spiralform diffundierten Verunreinigung.
  5. Halbleitervorrichtung nach Anspruch 2, wobei der Low-Side-Schaltungsbereich, in welchem die Low-Side-Schaltung (240) angeordnet ist, in einem anderen Bereich auf der Hauptoberfläche des Substrats als der High-Side-Schaltungsbereich definiert ist, und der zweite Widerstand (R2) einen Polysiliziumwiderstand (94) aufweist, der in Draufsicht innerhalb des Low-Side-Schaltungsbereichs angeordnet ist und eine Ziehharmonikaform oder eine Form einer polygonalen Linie hat.
  6. Halbleitervorrichtung nach Anspruch 2, wobei das Substrat eine SOI-Schicht (25) mit der Hauptoberfläche aufweist, ein Low-Side-Schaltungsbereich, in welchem die Low-Side-Schaltung (240) und ein zweiter Isolator (104) angeordnet sind, in einem anderen Bereich auf der Hauptoberfläche des Substrats als der High-Side-Schaltungsbereich definiert ist, und der zweite Widerstand (R2) einen Polysiliziumwiderstand aufweist, der innerhalb des zweiten Isolators vergraben ist und eine Ziehharmonikaform oder eine Form einer polygonalen Linie hat, die SOI-Schicht, die eine Ziehharmonikaform oder eine Form einer polygonalen Linie hat, oder die SOI-Schicht (42) mit einer in einer Ziehharmonikaform oder einer Form einer polygonalen Linie diffundierten Verunreinigung.
  7. Halbleitervorrichtung nach Anspruch 2, wobei der zweite Widerstand (R2) einen Polysiliziumwiderstand (95) aufweist, der in Draufsicht innerhalb des High-Side-Schaltungsbereichs angeordnet ist und eine Ziehharmonikaform oder eine Form einer polygonalen Linie hat.
  8. Halbleitervorrichtung nach Anspruch 2, wobei das Substrat eine SOI-Schicht (25) mit der Hauptoberfläche aufweist, in dem High-Side-Schaltungsbereich ferner ein zweiter Isolator angeordnet ist, und der zweite Widerstand (R2) einen Polysiliziumwiderstand aufweist, der innerhalb des zweiten Isolators vergraben ist und eine Ziehharmonikaform oder eine Form einer polygonalen Linie hat, die SOI-Schicht, die eine Ziehharmonikaform oder eine Form einer polygonalen Linie hat, oder die SOI-Schicht (43) mit einer in einer Ziehharmonikaform oder einer Form einer polygonalen Linie diffundierten Verunreinigung.
DE112016006955.3T 2016-06-10 2016-06-10 Halbleiterschaltung und Halbleitervorrichtung Active DE112016006955B4 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/067299 WO2017212622A1 (ja) 2016-06-10 2016-06-10 半導体回路及び半導体装置

Publications (2)

Publication Number Publication Date
DE112016006955T5 DE112016006955T5 (de) 2019-02-21
DE112016006955B4 true DE112016006955B4 (de) 2023-02-02

Family

ID=60578518

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112016006955.3T Active DE112016006955B4 (de) 2016-06-10 2016-06-10 Halbleiterschaltung und Halbleitervorrichtung

Country Status (5)

Country Link
US (1) US10497698B2 (de)
JP (1) JP6433628B2 (de)
CN (1) CN109314081B (de)
DE (1) DE112016006955B4 (de)
WO (1) WO2017212622A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10643990B2 (en) * 2018-02-28 2020-05-05 Globalfoundries Singapore Pte. Ltd. Ultra-high voltage resistor
US10840241B2 (en) * 2019-01-04 2020-11-17 Texas Instruments Incorporated Resistor divider with improved resistor matching

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19647324A1 (de) 1995-11-15 1997-05-22 Denso Corp Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
JP2739004B2 (ja) 1992-01-16 1998-04-08 三菱電機株式会社 半導体装置
DE102009037487A1 (de) 2008-12-17 2010-07-01 Mitsubishi Electric Corp. Halbleitervorrichtung
US20100314710A1 (en) 2009-06-10 2010-12-16 Fuji Electric Systems Co. Ltd. High-voltage semiconductor device
JP4706381B2 (ja) 2004-10-22 2011-06-22 株式会社デンソー 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69425368T2 (de) * 1994-04-15 2000-12-07 St Microelectronics Srl Schaltung zur Verschiebung des Signalpegels von hohem auf ein niedriges Potential
JP4960540B2 (ja) 1998-11-05 2012-06-27 富士電機株式会社 半導体装置
JP2003219635A (ja) * 2002-01-21 2003-07-31 Hitachi Ltd 電源制御用半導体集積回路および電源装置
US7310213B2 (en) * 2003-09-26 2007-12-18 Matsushita Electric Industrial Co., Ltd. Semiconductor device provided with overheat protection circuit and electronic circuit using the same
CN100456475C (zh) * 2004-10-22 2009-01-28 株式会社电装 半导体器件
JP5061597B2 (ja) * 2006-11-24 2012-10-31 トヨタ自動車株式会社 半導体装置
JP4993092B2 (ja) * 2007-05-31 2012-08-08 富士電機株式会社 レベルシフト回路および半導体装置
JP2010045522A (ja) * 2008-08-11 2010-02-25 Seiko Epson Corp 半導体装置
JP2010118548A (ja) * 2008-11-13 2010-05-27 Mitsubishi Electric Corp 半導体装置
JP5018866B2 (ja) * 2009-11-19 2012-09-05 サンケン電気株式会社 レベルシフト回路及びスイッチング電源装置
CN103797572B (zh) * 2011-09-16 2016-06-22 富士电机株式会社 高耐压半导体装置
US8861145B2 (en) * 2012-07-19 2014-10-14 Honeywell International Inc. Circuit with motor driver spike suppression
US9673704B2 (en) * 2012-10-15 2017-06-06 Nxp Usa, Inc. Inductive load control circuit, a braking system for a vehicle and a method of measuring current in an inductive load control circuit
JP6161339B2 (ja) 2013-03-13 2017-07-12 ラピスセミコンダクタ株式会社 昇圧型スイッチングレギュレータおよび半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2739004B2 (ja) 1992-01-16 1998-04-08 三菱電機株式会社 半導体装置
DE19647324A1 (de) 1995-11-15 1997-05-22 Denso Corp Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
JP4706381B2 (ja) 2004-10-22 2011-06-22 株式会社デンソー 半導体装置
DE102009037487A1 (de) 2008-12-17 2010-07-01 Mitsubishi Electric Corp. Halbleitervorrichtung
US20100314710A1 (en) 2009-06-10 2010-12-16 Fuji Electric Systems Co. Ltd. High-voltage semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HUANG, Y. S., BALIGA, B. J.: EXTENSION OF RESURF PRINCIPLE TO DIELECTRICALLY ISOLATED POWER DEVICES. In: IEEE, Proceedings of the 3rd International Symposium on Power Semiconductor Devices and ICs (ISPSD), April 1991, S. 27-30

Also Published As

Publication number Publication date
JPWO2017212622A1 (ja) 2018-08-23
CN109314081B (zh) 2023-01-06
US20190109130A1 (en) 2019-04-11
WO2017212622A1 (ja) 2017-12-14
CN109314081A (zh) 2019-02-05
US10497698B2 (en) 2019-12-03
JP6433628B2 (ja) 2018-12-05
DE112016006955T5 (de) 2019-02-21

Similar Documents

Publication Publication Date Title
DE69736529T2 (de) Halbleiteranordnung für hochspannung
DE112013000784T5 (de) Halbleiteranordnung mit aktikver Driftzone
DE102013213447B4 (de) Integrierte Schaltung mit wenigstens zwei Schaltern
DE102013204252B4 (de) Halbleiterbauelement
DE112013000782T5 (de) Halbleiteranordnung mit aktiver Driftzone
DE3537004A1 (de) Vdmos-baustein
DE112007000803T5 (de) Ladungsgleichgewichtstechniken für Leistungsvorrichtungen
DE19811604B4 (de) Halbleitervorrichtung
DE102013100683A1 (de) Integrierte Schaltung einschliesslich Feldeffekttransistorstrukturen mit Gate- und Feldelektroden und Verfahren zum Herstellen und Betreiben einer integrierten Schaltung
DE102013218959A1 (de) Transistorbauelement mit Feldelektrode
DE102015116611B4 (de) Transistorbauelement
DE102014113087B4 (de) Halbleitervorrichtung, integrierte Schaltung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102014114836A1 (de) Halbleitervorrichtung
DE102012216909A1 (de) Halbleitereinrichtung mit lateralem Element
DE112018007114T5 (de) Siliciumcarbid-halbleitereinheit
DE112013002267T5 (de) Halbleiterbauelement
DE112016006955B4 (de) Halbleiterschaltung und Halbleitervorrichtung
DE112016007213B4 (de) Halbleitervorrichtung
DE102013215378B4 (de) Lateraler Hochspannungstransistor und Verfahren zu seiner Herstellung
DE102016113393A1 (de) Halbleitervorrichtung, die ein Transistor-Array und ein Abschlussgebiet enthält, und Verfahren zum Herstellen solch einer Halbleitervorrichtung
DE10252609B4 (de) Abschluß für ein Halbleiterbauteil mit MOS-Gatesteuerung mit Schutzringen
DE112018007106T5 (de) Siliciumcarbid-halbleitereinheit
DE102015108091A1 (de) Transistoranordnung mit Leistungstransistoren und spannungslimitierenden Bauteilen
DE102016110645A1 (de) Halbleitervorrichtung mit einem eine erste feldplatte und eine zweite feldplatte aufweisenden transistor
DE102017130213B4 (de) Planarer feldeffekttransistor

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021823400

Ipc: H01L0027040000

R084 Declaration of willingness to licence
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final