DE19647324A1 - Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf ein Halblei­ terbauelement mit einem MOS-Transistor eines Typs mit redu­ zierter Oberflächenfeldstärke, auf ein Verfahren zur Her­ stellung desselben Halbleiterbauelements und auf ein Halb­ leiterbauelement mit einem Lastansteuerungshalbleiterbau­ element wie einem LDMOS-Transistor (Lateral Diffused MOS Transistor), welcher hiernach als LDMOS-Transistor bezeich­ net wird.

Als N-Kanal LDMOS ist ein Element mit einer Struktur wie in Fig. 14 dargestellt bekannt. Wie veranschaulicht be­ sitzt dieser LDMOS ein N-Typ Substrat 1, eine N-Wanne 2, welche auf dem N-Typ Substrat 1 aufgetragen ist, eine P-Ka­ nal Wanne 3, die in der N-Wanne 2 gebildet ist, eine N-Typ Diffusionsschicht (diffused layer) 4, welche in der P-Kanal Wanne 3 gebildet ist, und eine unterschiedliche N-Typ Dif­ fusionsschicht 5, welche in der N-Wanne 2 vorgesehen ist. Darüber hinaus ist eine Gateelektrode 7 auf einer Substratoberfläche derart lokalisiert, daß eine Gateoxidschicht 6 dazwischen angeordnet ist, während ein Kanalgebiet 8 in einem Oberflächenbereich der P-Kanal Wanne 3 rechts unterhalb der Gateelektrode 7 gebildet ist. Bei dieser Struktur dient die N-Typ Diffusionsschicht 4 als Sourcegebiet, die N-Typ Diffusionsschicht 5 arbeitet als Draingebiet, und die N-Wanne 2 unter einer LOCOS- Oxidschicht 9 arbeitet als Driftgebiet. Bei dieser Veranschaulichung stellen Bezugszeichen 10 und 11 eine Sourceelektrode bzw. eine Drainelektrode dar, bezeichnet Bezugszeichen 12 eine Diffusionsschicht zur Aufnahme des elektrischen Potentials der P-Kanal Wanne 3 und bezeichnet Bezugszeichen 13 einen Zwischenschicht-Isolierungsfilm.

In dem Fall eines derartigen LDMOS tritt dann, wenn die Konzentration der N-Wanne 2 erhöht ist, um den Widerstands­ wert des Zustands EIN zur Erleichterung des Stromflusses zu reduzieren, die Schwierigkeit auf, daß die Verarmungs­ schicht in dem Driftgebiet vergrößert ist, so daß eine hohe Durchbruchspannung (charakteristisches Hochspannungsverhal­ ten) nicht erzielt werden kann. Wenn demgegenüber die Kon­ zentration der N-Wanne fällt, obwohl sich die Durchbruch­ spannung verbessert, wird ein Stromfluß erschwert, so daß sich der Widerstandswert des Zustands EIN erhöht.

Eine mögliche Lösung derartiger Schwierigkeiten wird in der japanischen Patentveröffentlichungsschrift Nr. 59-24550 und der Veröffentlichungsschrift der nichtgeprüften Patent­ anmeldung Nr. 5-267652 veranschaulicht. Entsprechend einem Abriß der in diesen Veröffentlichungen offenbarten Struktur ist wie in Fig. 15 dargestellt eine N-Wanne 2 auf einem P- Typ Substrat 14 gebildet ist. Wenn in diesem Fall die Bildung der N-Wanne 2 sich auf die Diffusion gründet, zeigt die Oberfläche der N-Wanne 2 eine hohe Konzentration, und daher wird in der Oberfläche der N-Wanne 2 leicht ein Stromfluß gebildet, darüber hinaus kann die Ver­ armungsschicht in der ganzen N-Wanne 2 sich leicht vergrö­ ßern, wodurch eine hohe Durchbruchspannung erzielt werden kann. Dieser LDMOS wird LDMOS eines Typs mit reduzierter Oberflächenfeldstärke (RESURF = REduced SURface Field) ge­ nannt, wobei die Dotierungskonzentration in dem Driftgebiet der N-Wanne 2 derart bestimmt wird, um die sogenannte RESURF-Bedingung wie in den oben erwähnten Veröffentlichungen beschrieben zu erfüllen.

Bei dem obigen LDMOS mit reduzierter Oberflächenfeld­ stärke sind die Drainelektrode 11 und das P-Typ Substrat 14 elektrisch miteinander verbunden, und daher besitzt in Fäl­ len, bei welchen wie in Fig. 16 dargestellt eine Last L wie eine Spule 15 elektrisch an die Drainelektrode 11 gekoppelt ist, so daß die Last L angesteuert wird, wenn die an die Gateelektrode 7 angelegte Spannung sich in den Zustand AUS begibt, eine Gegen- bzw. Sperrspannung der L-Last 15 einen Einfluß auf die Drainelektrode 11. Diese Gegenspannung kann häufig einen extrem hohen Wert annehmen. Da bei dem oben erwähnten LDMOS mit reduzierter Oberflächenfeldstärke nicht der Stromaustrittspfad, welcher der Gegenspannung begegnet, berücksichtigt wird, kommt es bei dem PN-Übergang zwischen der P-Kanal Wanne 3 und der N-Wanne 2 bei der Anwendung der Gegenspannung zu einem Durchbruch, wodurch ein Stromfluß von der P-Kanal Wanne 3 durch eine P⁺-Diffusionsschicht 12 zu der Sourceelektrode 10 hervorgerufen wird, so daß das elektrische Potential der P-Kanal-Wanne 3 das elektrische Potential der N-Typ Diffusionsschicht 4 überschreitet, mit dem Ergebnis, daß ein Parasitärtransistor (Nebentransistor), welcher die N-Typ Diffusionsschicht 4, welche als Emitter wirkt, die P-Kanal-Wanne 3, welche als Basis dient, und die N-Wanne 2 aufweist, welche als Kollektor arbeitet, in Betrieb genommen wird, um einen großen Stromfluß durch einen schmalen Bereich in Pfeilrichtung hervorzurufen. Wegen des Auftretens des gro­ ßen Stromflusses durch den schmalen Bereich werden die Ele­ mente leicht erhitzt, so daß der Durchbruch der Elemente unabhängig von einer niedrigen Gegenspannung erfolgt, was zu einer Beeinträchtigung der Durchbruchsfestigkeit der Elemente führt.

Des weiteren ist der obige LDMOS mit reduzierter Ober­ flächenfeldstärke auf dem P-Typ Substrat 14 gelegen, und daher stößt man in dem Fall, bei welchem ein V-NPN-Transi­ stor (welcher hiernach als NPNTr bezeichnet wird), welcher bezüglich seiner Stromcharakteristik einem PNP-Transistor überlegen ist, und der obige LDMOS mit reduzierter Oberflä­ chenfeldstärke auf demselben Substrat gebildet sind, da ei­ ne N-Schicht, welche als Kollektorschicht dient, in dem NP- NTr gebildet ist, um eine tiefe Position einzunehmen, tat­ sächlich auf die Schwierigkeit, beide Transistoren auf dem­ selben Substrat zu bilden. Obwohl in diesem Fall mit der in Fig. 14 dargestellten Struktur der LDMOS zusammen mit dem NPNTr auf demselben Substrat gebildet werden kann, werden die Kompatibilität bzw. Verträglichkeit einer hohen Durch­ bruchspannung und ein niedriger Widerstandswert des Zu­ stands EIN wie oben beschrieben unmöglich.

Darüber hinaus sind verschiedene SOI-Strukturen (Silicon On Insulator Strukturen) vorgeschlagen worden, bei welchen ein Elementebereich auf einer Hauptoberflächenseite eines Halbleitersubstrats zur Bildung von Inseln unter Ver­ wendung einer Isolierungsschicht aus SiO₂ geteilt und abge­ trennt ist. In diesem Fall sind die Elemente wie ein Bipo­ lartransistor und CMOS jeweils in inselähnlichen Abschnit­ ten gebildet. Der obige Leistungs-LDMOS soll ebenfalls in dem inselähnlichen Elementeabschnitt gebildet werden. Bei­ spielsweise kommt in dem Fall, daß der LDMOS wie in Fig. 14 dargestellt von einer Isolierungsschicht umgeben ist, das N-Typ Substrat 1 in Kontakt mit der Isolierungsschicht. Mit dieser Struktur erlangen das N-Typ Substrat 1 und die N- Wanne 2 dasselben elektrische Potential bezüglich des Drains. Aus diesem Grund ändert sich in Fällen, bei welchen wie in Fig. 10A dargestellt eine Last durch einen Schalter an einem kalten Ende bzw. des kalten Endes (low side switch type) angesteuert wird, wobei die Last mit der Leistungsversorgungsseite verbunden ist und der LDMOS an die GND-Seite angeschlossen ist, im Ansprechen auf das Schalten des LDMOS sich das elektrische Drainpotential von dem Potential GND auf das Potential der Leistungsversorgung (oder darüber hinaus), und das Potential des N-Typ Substrats 1 ändert sich dementsprechend.

Da ein parasitärer Kondensator vorhanden ist, pflanzt sich in Fällen, bei welchen die Elementetrennung durch Ver­ wendung der Isolierungsschicht gebildet ist, wenn das elek­ trische Potential in dem mit der Isolierungsschicht in Kon­ takt gebrachten Gebiet stark ändert, ein schaltbedingtes Rauschen bzw. ein Schaltgeräusch (switching noise) bis zu den anderen Elementegebieten fort, so daß die anderen Halb­ leiterbauelemente gestört werden können. In diesem Fall des LDMOS mit reduzierter Oberflächenfeldstärke kommt wie in Fig. 15 dargestellt das P-Typ Substrat 14 in Kontakt mit der Trennungsisolierungsschicht. Um wie veranschaulicht das P-Typ Substrat 14 und die Sourceelektrode auf dasselbe elektrische Potential zu setzen, ist die Bildung einer tie­ fen P⁺-Diffusionsschicht zum Vorsehen des elektrischen Po­ tentials nötig. In dem Fall jedoch, daß die Last durch den Schalter an dem heißen Ende bzw. des heißen Endes (high side switch type) angesteuert wird, bei welchem wie in Fig. 10B dargestellt der LDMOS mit der Leistungsversorgungsseite verbunden ist und die Last an die GND-Seite angeschlossen ist, ändert sich im Ansprechen auf das Schalten des LDMOS das elektrische Sourcepotential stark, was ebenfalls zu dem Schaltgeräusch führen kann.

Wenn bei der SOS-Struktur Elemente wie ein Bipolartran­ sistor und ein CMOS realtiv kleiner Größe in den Elemente­ gebieten gebildet sind, stellt das obige Schaltgeräusch keine Schwierigkeit dar. In dem Fall des Lastansteuerungs­ elementes wie des LDMOS, bei welchem die Elementengröße an­ steigt, tritt jedoch eine derartige Schwierigkeit auf.

Aufgabe der vorliegenden Erfindung ist es daher, ein LDMOS mit reduzierter Oberflächenfeldstärke vorzusehen, bei welchem der Durchbruch von Elementen an kanalbildenden Tei­ len sogar dann verhindert wird, wenn der Drain einer Span­ nung wie der obigen Gegenspannung unterworfen ist.

Des weiteren wird ein Halbleiterbauelement vorgesehen, bei welchem ein LDMOS mit reduzierter Oberflächenfeldstärke und ein NPNTr auf demselben Substrat gebildet sind.

Des weiteren zielt die Erfindung darauf ab, das Auftre­ ten der Schaltgeräusche zu unterdrücken, wenn ein Lastan­ steuerungshalbleiterelement in einem isolierten und abge­ trennten Elementegebiet vorgesehen wird.

Entsprechend einem ersten Aspekt der vorliegenden Er­ findung ist ein Halbleiterbauelement vorgesehen, welches einen MOS-Transistor mit reduzierter Oberflächenfeldstärke aufweist, wobei eine Halbleiterschicht (1) eines ersten Leitfähigkeitstyps eine erste Wanne bzw. Mulde (16) eines zweiten Leitfähigkeitstyps trägt, welche mit einer zweiten Wanne bzw. Mulde (2) des ersten Leitfähigkeitstyps an einer flacheren Position als derjenigen der ersten Wanne (16) versehen ist, wobei die zweite Wanne (2) ein Sourcegebiet (4), ein Kanalgebiet (8) und ein Draingebiet (5) darin auf­ weist, und eine Gateelektrode (7) auf dem Kanalgebiet (8) angeordnet ist, so daß die zweite Wanne (2) als Driftgebiet dient, wobei, wenn eine Spannung zum Versetzen des MOS- Transistors in einen Nichtbetätigungszustand an die Ga­ teelektrode (7) angelegt wird und eine hohe Spannung, wei­ che einen gegeben Wert überschreitet, auf das Draingebiet aufgebracht wird, ein Stromführungspfad von der zweiten Wanne (2) durch die erste Wanne (16) und die Halbleiter­ schicht (1) gebildet wird.

Des weiteren werden das Sourcegebiet (4) und die Halb­ leiterschicht (1) auf dasselbe Potential gesetzt. Darüber hinaus wird ein parasitärer Bipolartransistor (18) zwischen der zweiten Wanne (2), der ersten Wanne (16) und der Halb­ leiterschicht (1) gebildet, um den Strompfad zu errichten. Des weiteren tritt ein Durchgriff zwischen der zweiten Wanne (2) und der Halbleiterschicht (1) auf, uni den Strom­ pfad zu errichten. Des weiteren wird ein Basisgebiet (17) gebildet, um das Sourcegebiet (4) zu beinhalten und die er­ ste Wanne (16) zu erreichen.

Darüber hinaus ist ein Halbleiterbauelement vorgesehen, welches einen MOS-Transistor enthält, der ein Sourcegebiet (4), ein Kanalgebiet (8) und ein Draingebiet (5) aufweist, so daß eine Gateelektrode (7) auf dem Kanalgebiet gebildet ist und ein Driftgebiet zwischen dem Kanalgebiet (8) und dem Draingebiet (5) errichtet ist, wobei eine Halbleiter­ schicht (1) des ersten Leitfähigkeitstyps eine erste Wanne (16) des zweiten Leitfähigkeitstyps trägt, welche wiederum mit einer zweiten Wanne (2) des ersten Leitfähigkeitstyps an einer flacheren Position als derjenigen der ersten Wanne (16) versehen ist, und wobei wenigstens die zweite Wanne (2) das Driftgebiet und das Draingebiet (5) darin aufweist und das Sourcegebiet (4) und das Halbleitergebiet (1) auf ein gleiches Potential gesetzt sind.

Entsprechend der Erfindung sind die erste Wanne des zweiten Leitfähigkeitstyps und die zweite Wanne des ersten Leitfähigkeitstyps in der Halbleiterschicht des ersten Leitfähigkeitstyps gebildet, um eine Doppelwannen- bzw. Doppelmuldenstruktur zu errichten, und das Driftgebiet und das Draingebiet des MOS-Transistors sind in der zweiten Wanne vorgesehen. In dem Fall, daß eine Gegenspannung an das Draingebiet angelegt wird, wird ein stromtragender Pfad in einem breiten Bereich geschaffen, welcher sich über die erste Wanne und die Halbleiterschicht erstreckt. Sogar wenn ein derartiges Anlegen einer Gegenspannung auftritt, kann dieser stromtragende Pfad den Durchbruch der Elemente an den Kanalbildungsteilen verhindern.

Entsprechend einem zweiten Aspekt der vorliegenden Er­ findung ist ein Halbleiterbauelement vorgesehen bei wel­ chem eine erste N-Typ Halbleiterschicht (21a) in erste und zweite Elementebereiche derart unterteilt ist, daß ein MOS- Transistor (LDMOS) mit reduzierter Oberflächenfeldstärke in dem ersten Elementebereich gebildet ist, während ein Bipo­ lartransistor (NPNTr) in dem zweiten Elementebereich derart gebildet ist, so daß die erste Halbleiterschicht (21a) als Kollektorschicht dient, wobei in dem ersten Elementebereich eine erste P-Typ Wanne (16) in der ersten Halbleiterschicht (21a) gebildet ist, eine zweite N-Typ Wanne (2) in der er­ sten Wanne (16) flacher als die erste Wanne (16) gebildet ist, um mit einem Sourcegebiet (4), einem Kanalgebiet (8) und einem Draingebiet (5) versehen zu werden, und eine Ga­ teelektrode (7) auf dem Kanalgebiet (8) lokalisiert ist, so daß der MOS-Transistor mit reduzierter Oberflächenfeldstär­ ke derart ausgebildet ist, daß die zweite Wanne (2) als Driftgebiet arbeitet.

Des weiteren ist eine zweite N-Typ Halbleiterschicht (21b) unter der ersten Halbleiterschicht (21a) gebildet, und es ist eine tiefe N-Typ Schicht (26) gebildet, welche sich von einer Oberfläche eines Substrats zu der zweiten Halbleiterschicht (21b) erstreckt, wobei das Sourcegebiet (4) und das erste Halbleitergebiet (21a) auf dasselbe Po­ tential gesetzt sind, so daß das Potential von der tiefen Schicht (26) und der zweiten Halbleiterschicht (21b) ab­ hängt.

Entsprechend der Erfindung sind die erste P-Typ Wanne und die zweite N-Typ Wanne in der N-Typ Halbleiterschicht zur Errichtung einer Doppelwannenstruktur gebildet, wodurch ein MOS-Transistor mit einer reduzierten Oberflächenfeld­ stärke errichtet ist. Dementsprechend kann dieser MOS-Tran­ sistor zusammen mit dem NPNTr unter Verwendung der N-Typ Halbleiterschicht als die Kollektorschicht auf einem Substrat angeordnet sen.

Des weiteren ist entsprechend der vorliegenden Erfin­ dung ein Verfahren zur Herstellung eines Halbleiterbauele­ ments derart vorgesehen, so daß in einem Halbleiter­ substrat, welches eine N-Typ Halbleiterschicht (21a) ent­ hält, die in erste und zweite Elementebereiche unterteilt ist, ein MOS-Transistor mit reduzierter Oberflächenfeld­ stärke in dem ersten Elementebereich gebildet wird, während ein Bipolartransistor (NPNTr) in dem zweiten Elementebe­ reich gebildet wird, wobei das Verfahren die folgenden Schritte aufweist: Durchführen einer Ionenimplantierung be­ züglich der Halbleiterschicht (21a), um eine erste P-Typ Wanne und eine zweite N-Typ Wanne (2) zu bilden, Durchfüh­ ren einer gleichzeitigen Diffusion- um die erste Wanne (16) zu bilden und um die zweite Wanne (2) in der ersten Wanne (16) zu bilden, so daß sie eine flachere Position als die erste Wanne (16) einnimmt, Bilden eines Sourcegebiets (4), eines Kanalgebiets (8) und eines Draingebiets (5) innerhalb der zweiten Wanne (2), und Bilden einer Gateelektrode (7) auf dem Kanalgebiet (8), um den MOS-Transistor (LDMOS) zu bilden, bei welchem die zweite Wanne (2) als Driftgebiet dient. Darüber hinaus wird der Bipolartransistor (NPNTr) in dem zweiten Elementebereich derart gebildet, daß die Halb­ leiterschicht (21a) als Kollektorschicht arbeitet.

Entsprechend der Erfindung werden bei dem Verfahren zur Herstellung des MOS-Transistors mit reduzierter Oberflä­ chenfeldstärke und des NPNTr auf demselben Substrat die er­ ste und zweite Wanne durch gleichzeitige Diffusion gebil­ det, mit dem Ergebnis, daß lediglich eine Maske für die Bildung der ersten und zweiten Wanne erfordert wird.

Des weiteren ist entsprechend der vorliegenden Erfin­ dung ein Halbleiterbauelement vorgesehen, bei welchem ein Lastansteuerungshalbleiterelement in einem isolierten und abgetrennten Elementegebiet gebildet ist und ein Gebiet zur Festlegung bzw. Bestimmung des elektrischen Potentials zum Umgeben des Halbleiterelements zwischen dem Halbleiterele­ ment und einer Isolierungsschicht definiert ist. Wegen des Umgebens des Halbleiterelements durch das Gebiet zum Fest­ legen des elektrischen Potentials ist eine Änderung des elektrischen Potentials an der Lastansteuerung unterdrück­ bar, um das Auftreten der Schaltgeräusche zu steuern.

Darüber hinaus ist ein Halbleiterbauelement vorgesehen, bei welchem dann, wenn eine Gegenspannung an ein Drainge­ biet angelegt wird, ein stromführender Pfad gebildet wird, welcher sich von einer zweiten Wanne durch eine erste Wanne, eine erste Halbleiterschicht und ein Gebiet zur Festlegung eines elektrischen Potentials erstreckt. Die Bildung dieses stromführenden Pfades kann den Durchbruch der Elemente in dem Kanalbildungsabschnitt bei dem Aufbrin­ gen der Gegenspannung verhindern. Des weiteren wird die er­ ste Wanne auf das gleiche elektrische Potential wie das des Source gesetzt. Dadurch wird ein weiteres Unterdrücken des Auftretens der Schaltgeräusche bei der elektrischen Poten­ tialänderung ermöglicht.

Des weiteren ist in dem Fall, daß ein MOS-Transistor als Schalter an dem heißen Ende bzw. des heißen Endes verwendet wird, das Gebiet zum Festlegen des elektrischen Potentials mit der Leistungsversorgung verbunden, und wenn der Transistor als Schalter an dem kalten Ende bzw. des kalten Endes verwendet wird, ist das Gebiet zum Festlegen des elektrischen Potentials an Masse angeschlossen. Wenn in diesem Fall das Gebiet zum Festlegen des elektrischen Potentials selektiv an die Leistungsversorgung oder an Masse angeschlossen ist, kann eine freie Wahl des Schalters des kalten Endes oder des heißen Endes vorgenommen werden.

Die vorliegende Erfindung wird in der nachfolgenden Be­ schreibung unter Bezugnahme auf die Zeichnung erläutert.

Fig. 1 zeigt eine Querschnittsansicht, welche einen LD- MOS mit reduzierter Oberflächenfeldstärke entsprechend ei­ ner Ausführungsform der vorliegenden Erfindung darstellt.

Fig. 2 zeigt eine Veranschaulichung der Struktur von Fig. 1, die zum Beschreiben des Betriebs bei der Aufbrin­ gung einer Gegenspannung dienlich ist.

Fig. 3 zeigt eine Veranschaulichung der Struktur von Fig. 1 zum Erklären eines Potentialzustands bei dem Anlegen einer Gegenspannung.

Fig. 4 zeigt eine Querschnittsansicht, welche eine Struktur darstellt, bei welcher der LDMOS von Fig. 1, ein CMOS und ein NPNTr auf demselben Substrat gebildet sind.

Fig. 5A bis 5C zeigen Veranschaulichungen zum Be­ schreiben eines Verfahrens zur Herstellung des in Fig. 4 dargestellten Bauelements.

Fig. 6A bis 6C zeigen Veranschaulichungen von Her­ stellungsschritten im Anschluß auf die in Fig. 5A bis 5C dargestellten Herstellungsschritte.

Fig. 7 zeigt eine Querschnittsansicht, welche ein Bau­ element entsprechend einer anderen Ausführungsform der Er­ findung darstellt.

Fig. 8 zeigte eine Querschnittsansicht, welche eine Struktur eines Halbleiterbauelements darstellt, das einen LDMOS mit reduzierter Oberflächenfeldstärke enthält, ent­ sprechend einer weiteren Ausführungsform der vorliegenden Erfindung.

Fig. 9 zeigt eine Draufsicht, welche den in Fig. 8 dar­ gestellten LDMOS mit reduzierter Oberflächenfeldstärke dar­ stellt.

Fig. 10A bis 10E zeigen Veranschaulichungen der Schaltungsanordnungen zum Ansteuern einer Last unter Ver­ wendung eines LDMOS.

Fig. 11 zeigt ein Beispiel, bei welchem es einem LDMOS ermöglicht wird, selektiv als Schalter an einem kalten Ende oder als Schalter an einem heißen Ende verwendet zu werden.

Fig. 12 zeigt ein anderes Beispiel, bei welchem es ei­ nem LDMOS ermöglicht wird, selektiv als Schalter an einem kalten Ende oder als Schalter an einem heißen Ende verwen­ det zu werden.

Fig. 13 zeigt ein weiteres Beispiel, welches einem LD- MOS ermöglicht, selektiv als Schalter an einem kalten Ende und als Schalter an einem heißen Ende verwendet zu werden.

Fig. 14 zeigt eine Querschnittsansicht, welche eine Struktur eines LDMOS nach dem Stand der Technik darstellt.

Fig. 15 zeigt eine Querschnittsansicht, welche eine Struktur eines LDMOS mit reduzierter Oberflächenfeldstärke nach dem Stand der Technik darstellt.

Fig. 16 zeigt eine Veranschaulichung zum Erklären von Schwierigkeiten, die sich bei dem Anlegen einer Gegenspan­ nung ergeben.

Im folgenden wird unter Bezugnahme auf die Figuren eine Beschreibung der Ausführungsformen der vorliegenden Erfin­ dung gegeben.

Fig. 1 zeigt eine Querschnittsansicht, welche eine Struktur eines LDMOS mit reduzierter Oberflächenfeldstärke entsprechend einer Ausführungsform der vorliegenden Erfin­ dung darstellt. Bei dieser Ausführungsform ist wie in Fig. 1 dargestellt eine P-Wanne 16 auf einem N-Typ Substrat an­ geordnet, und eine N-Wanne 2 ist in der P-Wanne 16 gebil­ det, wodurch eine Doppelwannenstruktur geschaffen ist, wo­ bei eine Sourceelektrode 10 und das N-Typ Substrat 1 zuein­ ander auf das gleiche elektrische Potential gelegt werden. In einem Driftgebiet der N-Wanne 2 ist die Dotierungskon­ zentration derart eingestellt, daß die sogenannte RESURF- Bedingung erfüllt ist. Darüber hinaus bezeichnen bei der Veranschaulichung Teile, die mit denselben Bezugszeichen wie denjenigen von Fig. 8 und 9 bezeichnet sind, diesel­ ben oder entsprechende Strukturen.

Der in Fig. 1 dargestellte LDMOS mit reduzierter Ober­ flächenfeldstärke besitzt eine hohe Durchbruchspannung und einen niedrigen Widerstandswert bezüglich des Zustands EIN, und es kann der Durchbruch der Kanalbildungsteile zur Zeit des Anlegens einer Gegenspannung verhindert werden, die auftritt, wenn eine Last L mit einer Drainelektrode in Kon­ takt kommt, was unter Bezugnahme auf Fig. 2 beschrieben wird. In dem Fall, daß die L-Last 15 mit der Drainelektrode verbunden ist, wird dann, wenn die an die Gateelektrode 7 angelegte Spannung zum Erreichen eines Ausschaltzustands bzw. einer Ausschaltbedingung verringert wird, die Drain­ elektrode einer Gegenspannung unterworfen. Obwohl es in die­ sem Fall eine parasitäre Diode VZ1, welche zwischen der N- Wanne 2 und der P-Wanne 16 gebildet ist, und eine parasi­ täre Diode VZ2 gibt, welche zwischen der N-Wanne 2 und ei­ ner P-Kanal Wanne 3 gebildet ist, begibt sich zuerst die parasitäre Diode VZ1 in den Zustand eines Durchbruchs. D.h. das Anlegen einer Gegenspannung schafft eine elektrische Potentialvergleichung in der N-Wanne 2 und der P-Wanne 16 entsprechend Fig. 3, wobei der elektrische Potentialgra­ dient in Vertikalrichtung, d. h. auf das Substrat zu, größer wird als derjenige in Horizontalrichtung von dem Drainge­ biet 5 zu dem Sourcegebiet 4, und daher tritt der Durch­ bruch der parasitären Diode VZ1 zuerst auf. In diesem Fall steigt die Spannung innerhalb der P-Wanne 16 infolge der Anwesenheit eines Widerstands R2 an, so daß eine parasitäre Diode VZ3 zwischen der P-Wanne 16 und dem N-Typ Substrat 1 sich in den Zustand EIN begibt und ein parasitärer Bipolar­ transistor 18, welcher aus der N-Wanne 2, der P-Wanne 16 und dem N-Typ Substrat 1 gebildet ist, den Zustand EIN ein­ nimmt, wodurch ein Stromfluß in Richtung des Substrats in einem breiten Bereich gebildet wird. Aus diesem Grund kann sich der Strom verteilen bzw. zerstreuen, wodurch eine Er­ hitzung infolge des Stromflusses unterdrückt wird, mit dem Ergebnis, daß der Durchbruch der Elemente an den Kanalbil­ dungsteilen mit einer niedrigen Durchbruchspannungscharak­ teristik vermieden werden kann, darüber hinaus wird die Durchbruchspannungscharakteristik der Elemente verbessert.

Des weiteren ist eine Basis 17 vorgesehen, welche das Sourcegebiet 4 enthält und die P-Wanne 16 erreichte, so daß ein Strom I von der P-Wanne 16 zu der Sourceseite fließt. Dadurch wird ein Stromfluß an den Kanalbildungsteilen er­ schwert. Es sei nebenbei festgestellt, daß in Fällen, bei welchen ein hinreichender Strom durch einen stromführenden Pfad auf das Substrat zu fließen kann, die Basis 17 nicht vorgesehen werden braucht.

Obwohl bei der oben beschriebenen Struktur ein Strom­ fluß auf das Substrat mittels des parasitären Bipolartran­ sistors 18 erzielt wird, wenn die P-Wanne 16 eine hinrei­ chend dünne Gestalt in Richtung des Substrats aufweist, kann der Strom auf das Substrat durch den Durchgriff ohne von der Operation des parasitären Bipolartransistors abzu­ hängen fließen.

Fig. 4 zeigt eine Struktur, bei welcher der oben er­ wähnte LDMOS mit reduzierter Oberflächenfeldstärke zusammen mit einem CMOS und einem NPNTr auf einem Substrat gebildet ist. Die Struktur von Fig. 4 ist eine SOI-Struktur (SOI: Silicon On Insulator). Insbesondere sind ein N-Typ Substrat 21, welches durch Bildung einer Na-Schicht (entsprechend dem N-Typ Substrat 1 von Fig. 1) 21a auf einem N⁺-Substrat 21b geschaffen ist, und ein P-Typ Substrat 20 über eine Isolierungsschicht 22 aus beispielsweise SiO₂ fest mitein­ ander verbunden, um ein Substrat zu bilden, und es sind Rinnen 23 in dem Substrat gebildet, und es sind Oxidschich­ ten innerhalb der Rinnen 23 vorgesehen, um eine Mehrzahl von abgetrennten Elementegebieten zu definieren, so daß der LDMOS der CMOS und der NPNTr in den Elementegebieten je­ weils gebildet sind.

Ein Verfahren zur Herstellung des Bauelements von Fig. 4 wird unten unter Bezugnahme auf Fig. 5A bis 5C und 6A bis 6C beschrieben. Zuerst werden die Rinnen 23 in dem oben erwähnten festverbundenen Substrat gebildet, welches derart aufbereitet ist, daß die Oxidschichten innerhalb der Rinnen 23 gebildet werden und des weiteren polykristallines Silizium 24 darin eingebettet wird. In diesem Zustand er­ scheint eine Oxidschicht 25 auf der Oberfläche des N-Typ Substrats 21. Des weiteren wird wie in Fig. 5A dargestellt eine tiefe N⁺-Schicht 26 in dem LDMOS-Bildungsbereich ge­ bildet, und darauf folgend wird eine Ionenimplantierung durchgeführt, um die P-Wanne 16 und die N-Wanne 2 zu erzeu­ gen, darüber hinaus wird die gleichzeitige Diffusion durch­ geführt. In diesem Fall wird Bor (B) für die P-Wanne ver­ wendet, während Arsen (As) für die N-Wanne verwendet wird. Infolge der Differenz zwischen den Diffusionskoeffizienten davon erreicht die P-Wanne eine tiefe Position, wohingegen die N-Wanne an einer flachen Position verbleibt. Da in die­ sem Schritt die gleichzeitige Diffusion von Bor und Arsen stattfindet, beträgt die Anzahl der dafür notwendigen Mas­ ken 1.

Bezüglich der Ionenimplantation beträgt die Bordosis 3×10¹² - 1×10¹³ Atome/cm², und die Arsendosis beträgt 3×10¹² - 1×10¹³ Atome/cm². Des weiteren wird in dem Fall des Diffundierens der implantierten Ionen der Einbau bei einer Temperatur von 1200°C über etwa 600 Minuten durchgeführt. Darüber hinaus wird als Bedingung für die RESURF-Struktur die Verunreinigungskonzentration in Richtung der Tiefe von der Oberfläche der Schicht 2 der N-Wanne zu dem zusammen mit der Schicht 16 der P-Wanne gebildeten PN-Übergang ent­ sprechend der folgenden Gleichung (1) ausgedrückt:

wobei Nd(x)dx eine Verunreinigungskonzentration pro Einheitsvolumen darstellt, x die Tiefe bezeichnet und xj die PN-Übergangstiefe der N-Wannen-Schicht 2 und der P-Wan­ nen-Schicht 16 beschreibt.

Als zweites wird wie in Fig. 5B dargestellt die Ionen­ implantierung in dem CMOS-Bildungsgebiet durchgeführt, uni vor der Diffusion eine P-Wanne 29 und eine N-Wanne 28 zu erzeugen. Danach wird wie in Fig. 5C dargestellt die Ionenimplantierung in dem NPNTr-Bildungsgebiet durchgeführt, um eine Basis 28 durch den Einbau (drive-in) zu erzeugen. Zu diesem Zeitpunkt wird - wenn nötig - eine Basis 17 ebenfalls in dem LDMOS-Bildungsbereich auf ähnliche Weise vorgesehen.

Des weiteren wird wie in Fig. 6A dargestellt eine LOCOS-Oxidation durchgeführt, wodurch eine LOCOS-Oxid­ schicht 9 in dem LDMOS-Bildungsbereich gebildet wird, und darauf folgend wird die Oxidation der Substratoberfläche durchgeführt um eine Gateoxidschicht 6 des LDMOS (Fig. 6 zu erzeugen. Darüber hinaus wird Polysilizium in der Substratoberfläche gebildet und Phosphor dotiert, und dem weiteren wird ein Fotoätzverfahren zur Strukturierung durchgeführt, um eine Gateelektrode 7 des LDMOS (Fig. 6C) zu bilden. Danach werden der LDMOS, der CMOS und der NPNTr aufeinanderfolgend durch gemeinsame Elementebildungs­ schritte gebildet, wodurch schließlich die in Fig. 4 darge­ stellte Struktur erzielt wird. Nebenbei sei festgestellt, daß in dem LDMOS-Bildungsbereich das Gate als Maske derart verwendet wird, so daß die P-Kanalwanne 8 und das Sourcege­ biet 4 in der N-Wanne 2 durch Diffusion gebildet werden.

Durch Anwendung des oben beschriebenen Herstellungsver­ fahrens wird ein LDMOS mit reduzierter Oberflächenfeldstär­ ke gebildet, wobei die Länge der LOCOS-Oxidschicht 2 mm, die oberste Oberflächenkonzentration der P-Wanne 6 8×10¹⁵ - 2×10¹⁶/cm³, die oberste Oberflächenkonzentration der N- Wanne 2 3×10¹⁶ - 6×10¹⁶/cm³ und die Tiefe der N-Wanne 2 etwa 1,5 bis 2,0 mm betragen. In diesem Fall könnte die Durch­ bruchspannung zwischen dem Source und dem Drain etwa 70 bis 80 V annehmen und die Durchbruchspannung zwischen der N-Wanne 2 und der P-Wanne 16 könnte etwa 65 V betragen.

Bei dem oben erwähnten LDMOS mit reduzierter Oberflä­ chenfeldstärke werden die erste P-Typ Wanne und die zweite N-Typ Wanne in der N-Typ Halbleiterschicht 21 zur Bildung einer Doppelwannenstruktur gebildet, mit dem Ergebnis daß der LDMOS mit reduzierter Oberflächenfeldstärke zusammen mit dem NPNTr unter Verwendung der N-Typ Halbleiterschicht 21 als Kollektorschicht auf demselben Substrat gebildet werden können.

Obwohl entsprechend Fig. 4 die SOI-Struktur verwendet wird und die Elementetrennung unter Verwendung der Isolie­ rungsschicht 22 und der Rinnen 23 vorgesehen wird, ist es ebenfalls möglich, die Elementetrennung unter Verwendung von vergrabenen Schichten 30 zur Elementetrennung und von P-Schichten 31 zur Elementetrennung wie in Fig. 7 darge­ stellt auszuführen.

Wenn bei dem LDMOS wie in Fig. 4 oder 7 dargestellt der Pfad zum Führen des Durchbruchstroms auf das Substrat zu bei dem Auftreten der Gegenspannung so bestimmt wird, daß wie in Fig. 4 dargestellt der Strom durch eine N⁺-Diffusi­ onsschicht 27 fließt, welche in Kontakt mit der Isolie­ rungsschicht 22 und der tiefen N⁺-Schicht 26 gebracht ist und weiterfließt von einer Grundelektrode B, welche auf der Substratoberfläche lokalisiert ist, zur Masse, oder wenn wie in Fig. 7 dargestellt der Strom durch die vergrabene N⁺-Schicht 30 und eine tiefe N⁺-Schicht 32 fließt und wei­ ter von einer Grundelektrode B zur Masse fließt, werden zu­ sätzlich zu den oben erwähnten Effekten die folgende Effek­ te erzielt. D.h. sogar falls in dem Fall des LDMOS mit re­ duzierter Oberflächenfeldstärke nach dem Stand der Technik wie in Fig. 12 dargestellt die Einstellung bezüglich des Abstands des Driftgebiets von dem Draingebiet 5 zur P-Kanal Wanne 3 oder der Konzentration und Tiefe der N-Wanne 2 er­ folgt, wenn eine Gegenspannung, die verursacht, daß eine Gegenvorspannung zwischen dem Draingebiet 5 und dem P-Kanal Wannengebiet 3 gebildet wird, an die Drainelektrode 11 an­ gelegt wird, wird berücksichtigt, daß der Strom auf das Substrat zu ebenso wie bei der oben beschriebenen Ausfüh­ rungsform fließt. In dem Fall jedoch, bei welchem ähnlich wie bei dem in Fig. 4 oder 7 dargestellten LDMOS der Durchbruchsstrom von der Substratoberfläche zur Masse fließt, obwohl der Stromführungspfad zu der Grundelektrode wie in Fig. 4 oder 7 dargestellt existiert, wird ein größe­ rer Stromführungspfad in der P-Kanal Wanne 3 mit einem kur­ zen Strompfad gebildet. Aus diesem Grund fließt wie bezüg­ lich der Beschreibung des Stands der Technik erwähnt ein großer Strom infolge des parasitären Transistors schließ­ lich durch das Kanalgebiet, mit dem Ergebnis, daß sogar dann, wenn die Gegenspannung niedrig ist, die Elemente in der Substratoberfläche infolge der Hitze durchbrechen kön­ nen. Somit ist in dem Fall, daß wie in Fig. 4 oder 7 darge­ stellt der Durchbruchstrom von der Substratoberfläche zur Masse fließt, die N-Typ Schicht unter der P-Wanne 16 vorge­ sehen, um den parasitären Transistor auf das Substrat zu zu erzeugen, und der Stromfluß wird unter Verwendung einer N-Schicht gebildet, dessen Leitfähigkeitstyp zu dem der P-Ka­ nal Wanne unterschiedlich ist. In diesem Fall fließt der Durchbruchstrom nicht durch die P-Kanal Wanne, und daher ist der Durchbruch der Elemente infolge der Erwärmung in der Nähe der Substratoberfläche vermeidbar. Nebenbei be­ merkt als anderes Beispiel der Elektrode auf der Substratoberfläche gibt es eine Höckerelektrode (bump electrode), welche für Flip-Chips oder dergleichen verwendet wird. Dadurch können sich dieselben Effekte zeigen.

Im folgenden wird eine Beschreibung einer konkreten Struktur eines LDMOS mit reduzierter Oberflächenfeldstärke, welcher in einem isolierten und getrennten Elementegebiet gebildet ist, entsprechend einer weiteren Ausführungsform der vorliegenden Erfindung gegeben. Fig. 8 zeigt eine Quer­ schnittsansicht, welche die Struktur des LDMOS mit redu­ zierter Oberflächenfeldstärke entsprechend dieser Ausfüh­ rungsform darstellt, wobei der Teil außer einer tiefen N⁺-Diffusionsschicht 126 und einem N⁺-Substrat 121b dem in Fig. 1 dargestellten LDMOS mit reduzierter Oberflächenfeld­ stärke entspricht. Bei der Struktur von Fig. 8 sind eine P-Wanne 129 und eine Basis 130 vorgesehen, um das elektrische Potential einer P-Wanne 116 bezüglich des elektrischen Sourcepotentials festzulegen. Fig. 9 zeigt eine Draufsicht, welche die in Fig. 8 dargestellte Struktur darstellt in einem Elementegebiet daß abgetrennt sind durch eine Oxid­ schicht 123 gebildet ist, um eine inselförmige Gestalt zu besitzen, ist ein Zellengebiet 131 vorgesehen, in welchem eine Mehrzahl von oben beschriebenen LDMOS′s gebildet ist (insbesondere sind Sourcegebiete und Draingebiete abwech­ selnd angeordnet, um eine gitterähnliche Konfiguration zu bilden, und es sind dazwischen Gates lokalisiert). Um das Zellengebiet 131 herum ist die P-Wanne 129 zum Festlegen des elektrischen Potentials der P-Wanne 116 bezüglich des elektrischen Sourcepotentials vorgesehen. Darüber hinaus ist die tiefe N⁺-Diffusionsschicht 126 um die P-Wanne 129 herum vorgesehen, um in Kontakt zu der Oxidschicht 123 zu kommen.

Eine Grundelektrode B ist mit der tiefen N⁺-Diffusions­ schicht 126 verbunden, und das elektrische Potential dieser Grundelektrode B ist festgelegt, um das elektrische Poten­ tial der tiefen N⁺-Diffusionsschicht 126 und des N⁺-Substrats 121b festzulegen. In einer Isolierungsschicht 122 ist wie in Fig. 8 dargestellt ein parasitärer Kondensator 132 vorhanden, während das Festlegen der elektrischen Po­ tentiale der tiefen N⁺-Diffusionsschicht 126 und des N⁺- Substrats 121b die Änderung des elektrischen Potentials des P-Typ Substrats 120 sogar dann unterdrücken kann, wenn der LDMOS eine Schaltoperation durchführt.

In dem Fall, daß die Last wie in Fig. 10 A dargestellt durch einen Schalter am kalten Ende angesteuert wird, ist die Grundelektrode B mit GND verbunden. Wenn in diesem Fall wie oben beschrieben eine Gegenspannung an eine Drainelek­ trode 111 angelegt wird, fließt ein Strom auf das Substrat zu. Dieser Strom tritt durch das N⁺-Substrat 121b und die tiefe N⁺-Diffusionsschicht 126 hindurch und fließt von der Grundelektrode B. Des weiteren ist in dem Fall, daß die Last wie in Fig 10B dargestellt durch den Schalter an dem heißen Ende bzw. des heißen Endes angesteuert wird, ist die Grundelektrode B mit der Leistungsversorgung verbunden Dementsprechend ist sogar mit dem Schalter am kalten Ende bzw. des kalten Endes und dem Schalter am heißen Ende das elektrische Potential der Grundelektrode B derart festgelegt, daß das Auftreten der Schaltgeräusche unterdrückbar ist. Darüber hinaus ist in dem Fall, bei welchem wie in Fig. 10C dargestellt die Lasten jeweils an beide Enden des LDMOS angeschlossen sind, die Grundelektrode B mit der Leistungsversorgung verbunden.

Darüber hinaus ist in dem Fall, daß wie in Fig. 10D dargestellt zwei LDMOS′s jeweils an den heißen und kalten Enden zum Ansteuern einer Last vorgesehen sind, bei dem LD- MOS an dem heißen Ende die Grundelektrode B mit der Lei­ stungsversorgung verbunden, wohingegen bei dem LDMOS an dem kalten Ende die Grundelektrode B an GND angeschlossen ist. Des weiteren sind in dem Fall, bei welchem wie in Fig. 10 E dargestellt zwei LDMOS an dem heißen Ende zur Ansteuerung einer Last vorgesehen sind, beide mit der Leistungsversor­ gung verbunden.

Zur Verbindung der Grundelektrode B mit der Leistungs­ versorgung oder GND ist die Struktur der Grundelektrode B derart entworfen, daß die Grundelektrode B vorhergehend mit der Elektrodenstruktur der Leistungsversorgung oder GND verbunden ist. Wenn in diesem Fall die folgende Struktur oder Anordnung verwendet wird, kann der LDMOS frei als Schalter am kalten Ende oder als Schalter am heißen Ende gewählt werden. D.h. es wird beispielsweise wie in Fig. 11 dargestellt eine Elektrodenstruktur 134 einer Grundelektro­ de B zur Verbindung mit einer Elektrodenkontaktstelle 135 einer Sourceelektrode und des weiteren mit einer Elektro­ denkontaktstelle 136 einer Drainelektrode gebildet. Mit dieser Struktur kann der Schalter am kalten Ende oder der Schalter am heißen Ende derart gewählt werden, daß ein Teil durch Trimmen entlang einer der gestrichelten Linien X und Y abgetrennt wird. Wenn insbesondere ein Teil der Elektro­ denstruktur 134 entlang der gestrichelten Linie A abge­ trennt ist, ist die Grundelektrode B mit der Drainseite verbunden, d. h. mit der Leistungszufuhr, um den Schalter am heißen Ende zu errichten. Wenn andererseits eine Abtrennung entlang der gestrichelten Linie B erfolgt, ist die Grund­ elektrode B mit der Sourceseite verbunden, d. h. mit GND, so daß ein Schalter am kalten Ende gebildet wird. Es ist eben­ falls möglich, daß die Elektrodenstruktur 134 der Grund­ elektrode B durch Sicherungen an die Elektrodenkontaktstel­ len 135, 136 der Sourceelektrode und der Drainelektrode vorhergehend angeschlossen wird und danach eine der Siche­ rungen durch Schmelzen abgetrennt wird, um den Schalter am heißen Ende oder den Schalter am kalten Ende auszuwählen. Des weiteren ist es ebenfalls geeignet, daß wie in Fig. 12 dargestellt eine Elektrodenkontaktstelle 134a der Grund­ elektrode B durch einen Draht 137 oder 138 an eine Elektro­ denkontaktstelle 135 einer Sourceelektrode oder an eine Elektrodenkontaktstelle 136 einer Drainelektrode zur Er­ richtung des Schalters am kalten Ende oder des Schalters am heißen Ende drahtgebondet wird. Des weiteren ist es eben­ falls möglich, das elektrische Potential der Grundelektrode B durch die Verwendung eines MOS-Transistors zu bestimmen. Beispielsweise sind in Beziehung zu der in Fig. 10D darge­ stellten Anordnung die MOS-Transistoren 139 bis 142 zur Wahl des elektrischen Potentials wie in Fig. 13 dargestellt vorgesehen, so daß die MOS-Transistoren 139 und 142 In den Zustand EIN versetzt werden, während die MOS-Transistoren 140 und 141 in den Zustand AUS versetzt werden. Mit dieser Anordnung kann die Grundelektrode B des LDMOS an dem heißen Ende mit der Leistungsversorgung verbunden werden, wohinge­ gen der LDMOS an dem kalten Ende mit GND verbunden werden kann. In diesem Fall kann anstelle des MOS-Transistors ebenfalls ein Bipolartransistor als Transistor zur Wahl des elektrischen Potentials verwendet werden. In Fig. 13 ist zum leichteren Verständnis der Schaltung die Grundelektrode B ähnlich wie ein Bulk (back gate) dargestellt.

In dem P-Typ Substrat 120 ist wie in Fig. 8 dargestellt ein Substratwiderstand 133 vorhanden. Wenn jedoch die Ver­ unreinigungskonzentration des P-Typ Substrats 120 erhöht ist (auf etwa 1×10¹⁸ - 1×10²⁰ cm^-3), um den Widerstandswert des Substrats zu verringern, so daß der Strom leicht von dem p-Typ Substrat 20 auf GND fließen kann, ist der Einfluß der Schaltgeräusche reduzierbar. Obwohl bei der oben be­ schriebenen Ausführungsform der in Fig. 1 dargestellte LD­ MOS mit reduzierter Oberflächenfeldstärke verwendet wird, ist die Erfindung auf in Fig. 14 und 15 dargestellte LD­ MOS′s und andere Leistungshalbleiterelemente anwendbar. Des weiteren ist der LDMOS nicht auf den N-Kanal Typ be­ schränkt, sondern kann auch als P-Kanal Typ ausgebildet sein.

Entsprechend der vorliegenden Erfindung wird ein Halb­ leiterbauelement offenbart, welches einen LDMOS-Transistor mit reduzierter Oberflächenfeldstärke enthält, wobei der Durchbruch von Elementen an Kanalbildungsteilen vermindert werden kann, wenn eine Gegenspannung an einen Drain ange­ legt wird. Eine P-Wanne und eine N-Wanne sind in einem N- Typ Substrat gebildet, um eine Doppelwannenstruktur zu er­ zeugen, wobei eine Sourceelektrode auf ein gleiches elek­ trisches Potential wie das des N-Typ Substrats gesetzt wird. Das Driftgebiet der N-Wanne besitzt eine Dotierungs­ konzentration, um die sogenannte RESURF-Bedingung zu erfül­ len, wobei eine hohe Durchbruchspannung bei einem niedrigen Widerstandswert des Zustands EIN vorgesehen werden kann Wenn eine Gegenspannung an eine Drainelektrode angelegt wird, entwickelt sich ein parasitärer Bipolartransistor be­ stehend aus der N-Wanne, der P-Wanne und dem N-Typ Substrat, wodurch ein stromführender Pfad auf ein Substrat zu gebildet wird, so daß der Elementedurchbruch an den Ka­ nalbildungsteilen bei dem Anlegen der Gegenspannung ver­ meidbar ist.

Claims (29)

1. Halbleiterbauelement, welches einen MOS-Transistor mit reduzierter Oberflächenfeldstärke aufweist, mit:
einer Halbleiterschicht eines ersten Leitfähigkeitstyps;
einer ersten Wanne eines zweiten Leitfähigkeitstyps, die auf der Halbleiterschicht gebildet ist;
einer zweiten Wanne des ersten Leitfähigkeitstyps, die in der ersten Wanne gebildet und flacher als die erste Wanne ausgebildet ist;
einem Sourcegebiet, einem Kanalgebiet und einem Drain­ gebiet, welche in der zweiten Wanne gebildet sind; und
einer Gateelektrode, die auf dem Kanalgebiet derart angeordnet ist, daß die zweite Wanne als Driftgebiet dient, wobei dann, wenn eine Spannung, die den MOS-Transistor dazu veranlaßt, sich in einen Nichtbetätigungszustand zu begeben, an die Gateelektrode angelegt wird und eine hohe Spannung, welche einen gegebenen Wert überschreitet, an das Draingebiet angelegt wird, ein stromführender Pfad ausge­ bildet wird, welcher sich von der zweiten Wanne über die erste Wanne und die Halbleiterschicht erstreckt.

2. Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß das Sourcegebiet und die Halbleiterschicht auf ein gleiches elektrisches Potential gesetzt sind.

3. Bauelement nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß ein parasitärer Bipolartransistor in der zweiten Wanne, der ersten Wanne und der Halbleiterschicht gebildet ist, um den stromführenden Pfad zu errichten.

4. Bauelement nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß ein Durchgriff zwischen der zweiten Wanne und der Halbleiterschicht auftritt, um den stromführenden Pfad zu errichten.

5. Bauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Basis gebildet ist, welche das Sourcegebiet beinhaltet und die erste Wanne erreicht.

6. Halbleiterbauelement, welches einen MOS-Transistor ent­ hält, der ein Sourcegebiet, ein Kanalgebiet und ein Drain­ gebiet aufweist, wobei eine Gateelektrode auf dem Kanalge­ biet vorgesehen ist und ein Driftgebiet zwischen dem Kanal­ gebiet und dem Draingebiet errichtet ist, wobei eine Halb­ leiterschicht eines ersten Leitfähigkeitstyps eine erste Wanne eines zweiten Leitfähigkeitstyps trägt und eine zwei­ te Wanne des ersten Leitfähigkeitstyps in der ersten Wanne gebildet ist und flacher als die erste Wanne ausgebildet ist, und wobei das Driftgebiet und das Draingebiet wenig­ stens in der zweiten Wanne gebildet sind, und des weiteren das Sourcegebiet und das Halbleitergebiet auf das gleiche elektrische Potential gesetzt sind.

7. Halbleiterbauelement, bei welchem eine erste N-Typ Halbleiterschicht in einen ersten und einen zweiten Elemen­ tebereich derart unterteilt ist, so daß ein MOS-Transistor mit reduzierter Oberflächenfeldstärke in dem ersten Elemen­ tebereich gebildet ist, während ein Bipolartransistor in dem zweiten Elementebereich derart gebildet ist, daß die erste Halbleiterschicht als Kollektorschicht dient, wobei in dem ersten Elementebereich eine erste P-Typ Wanne in der ersten Halbleiterschicht gebildet ist, eine zweite N-Typ Wanne in der ersten Wanne gebildet und flacher als die er­ ste Wanne ausgebildet ist, ein Sourcegebiet, ein Kanalge­ biet und ein Draingebiet in der zweiten Wanne gebildet sind, eine Gateelektrode auf dem Kanalgebiet lokalisiert ist, so daß der MOS-Transistor mit reduzierter Oberflächen­ feldstärke derart ausgebildet ist, daß die zweite Wanne als Driftgebiet arbeitet, und wobei ein parasitärer Bipolartransistor, der aus der ersten N-Typ Halbleiterschicht, der ersten P-Typ Wanne und der zweiten N-Typ Wanne gebildet wird, im Ansprechen auf eine Gegenspannung daran, aktiviert wird.

8. Bauelement nach Anspruch 7, dadurch gekennzeichnet, daß eine zweite N-Typ Halbleiterschicht unter der ersten Halb­ leiterschicht gebildet ist und eine tiefe N-Typ Schicht ge­ bildet ist, welche sich von einer Oberfläche eines Substrats auf die zweite Halbleiterschicht erstreckt, und des weiteren das Sourcegebiet und die erste Halbleiter­ schicht durch Bestimmen des elektrischen Potentials durch die tiefe Schicht und die zweite Halbleiterschicht auf ein gleiches elektrisches Potential gesetzt sind.

9. Verfahren zur Herstellung eines Halbleiterbauelements, so daß in einem Halbleitersubstrat, welches eine N-Typ Halbleiterschicht enthält, die in einen ersten und zweiten Elementebereich unterteilt ist, ein MOS-Transistor mit re­ duzierter Oberflächenfeldstärke in dem ersten Elementebe­ reich gebildet ist, während ein Bipolartransistor in dem zweiten Elementebereich gebildet ist, mit den Schritten:
Durchführen einer Ionenimplantierung bezüglich der er­ sten Halbleiterschicht, um eine erste P-Typ Wanne und eine zweite N-Typs Wanne zu bilden;
Durchführen einer gleichzeitigen Diffusion zur Bildung der ersten Wanne und zur Bildung der zweiten Wanne in der ersten derart, daß die zweite Wanne flacher als die erste Wanne ausgebildet ist;
Bilden eines Sourcegebiets, eines Kanalgebiets und ei­ nes Draingebiets in der zweiten Wanne;
Bilden einer Gateelektrode auf dem Kanalgebiet, so daß der MOS-Transistor derart ausgebildet ist, daß die zweite Wanne als Driftgebiet dient; und
Erzeugen des Bipolartransistors in dem zweiten Elemen­ tebereich derart, daß die zweite Halbleiterschicht als Kol­ lektor dient.

10. Halbleiterbauelement, bei welchem ein Elementegebiet, welches bezüglich einer isolierenden Abtrennung von einer Isolierungsschicht umgeben ist, in einer Hauptoberflächen­ seite eines Halbleitersubstrats gebildet ist und ein Halb­ leiterelement zum Ansteuern einer Last in dem Elementege­ biet gebildet ist, wobei ein Gebiet zum Festlegen eines elektrischen Potentials, welches das Halbleiterelement um­ gibt, zwischen dem Halbleiterelement und der Isolierungs­ schicht gebildet ist.

11. Halbleiterbauelement, bei welchem ein MOS-Transistor derart gebildet ist, daß ein Sourcegebiet, ein Kanalgebiet und ein Draingebiet in einer Halbleiterschicht gebildet sind und eine Gateelektrode auf dem Kanalgebiet vorgesehen ist und die Halbleiterschicht als Driftgebiet dient, wobei der MOS-Transistor in einem Elementegebiet vorgesehen ist, welches in einer Hauptoberflächenseite des Halbleiter­ substrats definiert ist, um von einer Isolierungsschicht zur Isolation und Abtrennung umgeben zu sein, wobei ein Ge­ biet zum Festlegen eines elektrischen Potentials, welches den MOS-Transistor umgibt, zwischen dem MOS-Transistor und der Isolierungsschicht definiert ist.

12. Halbleiterbauelement nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Isolierungsschicht einen ersten Isolierungsschichtabschnitt zum Isolieren und Trennen des Halbleitersubstrats in Vertikalrichtung und einen zweiten Isolierungsschichtabschnitt zum Isolieren und Trennen des Halbleitersubstrats in Horizontalrichtung aufweist und das Gebiet zum Festlegen des elektrischen Potentials eine Schicht zum Festlegen des elektrischen Potentials, welche auf dem ersten Isolierungsschichtabschnitt gebildet ist, und eine tiefe Diffusionsschicht aufweist, die zwischen der Schicht zum Festlegen des elektrischen Potentials und der Hauptoberflächenseite des Halbleitersubstrats gebildet ist.

13. Halbleiterbauelement, bei welchem ein MOS-Transistor mit reduzierter Oberflächenfeldstärke derart gebildet ist, daß eine erste Wanne eines zweiten Leitfähigkeitstyps in einer ersten Halbleiterschicht eines ersten Leitfähig­ keitstyps gebildet ist, eine zweite Wanne des ersten Leit­ fähigkeitstyps in der ersten Wanne gebildet ist und des weiteren ein Sourcegebiet, ein Kanalgebiet und ein Drainge­ biet in der zweiten Wanne gebildet sind und des weiteren eine Gateelektrode auf dem Kanalgebiet vorgesehen ist, so daß die zweite Wanne als Driftgebiet dient, und der MOS- Transistor in einem Elementegebiet lokalisiert ist, welches von einer Isolierungsschicht in einer Hauptoberflächenseite eines Halbleitersubstrats zur Isolierung und Trennung umge­ ben ist, wobei ein Gebiet zum Festlegen eines elektrischen Potentials, welches den MOS-Transistor umgibt, zwischen dem MOS-Transistor und der Isolierungsschicht gebildet ist.

14. Bauelement nach Anspruch 13, dadurch gekennzeichnet, daß die Isolierungsschicht einen ersten Isolierungs­ schichtabschnitt zum Isolieren und Trennen des Halbleiter­ substrats in Vertikalrichtung des Halbleitersubstrats und einen zweiten Isolierungsschichtabschnitt zum Isolieren und Trennen des Halbleitersubstrats in Horizontalrichtung davon aufweist und das Gebiet zum Festlegen des elektrischen Po­ tentials eine zweite Halbleiterschicht des ersten Leitfä­ higkeitstyps, welche auf dem ersten Isolierungsschichtab­ schnitt gebildet ist, und eine tiefe Diffusionsschicht des ersten Leitfähigkeitstyps aufweist, welche zwischen der zweiten Halbleiterschicht und der Hauptoberflächenseite des Halbleitersubstrats gebildet ist.

15. Bauelement nach Anspruch 13 oder 14, dadurch gekenn­ zeichnet, daß ein Halbleitergebiet des zweiten Leitfähig­ keitstyps zum Festlegen eines elektrischen Potentials der ersten Wanne auf ein Potential des Source zwischen der er­ sten Wanne und der Hauptoberflächenseite des Halbleiter­ substrats gebildet ist.

16. Bauelement nach Anspruch 12 oder 14, dadurch gekenn­ zeichnet, daß die Last, welche mit dem Draingebiet des MOS- Transistors verbunden ist, durch einen Schalter am kalten Ende angesteuert wird, wobei die tiefe Diffusionsschicht über eine Elektrode an Masse gekoppelt ist.

17. Bauelement nach Anspruch 12 oder 14, dadurch gekenn­ zeichnet, daß die Last, welche an das Sourcegebiet des MOS- Transistors angeschlossen ist, durch einen Schalter am hei­ ßen Ende angesteuert wird, wobei die tiefe Diffusions­ schicht über eine Elektrode an eine Leistungsversorgung ge­ koppelt ist.

18. Halbleiterbauelement, bei welchem in einer Mehrzahl vorkommende Elementegebiete, die jeweils zur isolierenden Abtrennung von einer Isolierungsschicht umgeben sind, in einer Hauptoberflächenseite eines Halbleitersubstrats ge­ bildet sind und ein Halbleiterelement zum Ansteuern einer Last in einem der Elementegebiete gebildet ist, wobei ein Gebiet zum Festlegen eines elektrischen Potentials, welches das Halbleiterelement umgibt, zwischen dem Halbleiterele­ ment und der Isolierungsschicht gebildet ist.

19. Bauelement nach Anspruch 18, dadurch gekennzeichnet, daß das Halbleiterelement ein MOS-Transistor ist, welcher derart gebildet ist, daß ein Sourcegebiet, ein Kanalgebiet und ein Draingebiet in einer Halbleiterschicht gebildet sind und eine Elektrode auf dem Kanalgebiet vorgesehen ist, so daß die Halbleiterschicht als Driftgebiet dient.

20. Bauelement nach Anspruch 19, dadurch gekennzeichnet, daß die Isolierungsschicht einen ersten Isolierungs­ schichtabschnitt zum Isolieren und Trennen des Halbleiter­ substrats in Vertikalrichtung und einen zweiten Isolie­ rungsschichtabschnitt zum Isolieren und Trennen des Halb­ leitersubstrats in Horizontalrichtung aufweist und das Ge­ biet zum Festlegen des elektrischen Potentials eine Schicht zum Festlegen des elektrischen Potentials, welche auf dem ersten isolierungsschichtabschnitt gebildet ist, und eine tiefe Diffusionsschicht aufweist, welche zwischen der Schicht zum Festlegen des elektrischen Potentials und der Hauptoberflächenseite des Halbleitersubstrats gebildet ist.

21. Bauelement nach Anspruch 18, dadurch gekennzeichnet, daß das Halbleiterelement ein MOS-Transistor mit reduzier­ ter Oberflächenfeldstärke ist, welcher derart gebildet ist, daß eine erste Wanne des zweiten Leitfähigkeitstyps in ei­ ner ersten Halbleiterschicht des ersten Leitfähigkeitstyps gebildet ist, eine zweite Wanne des ersten Leitfähig­ keitstyps in der ersten Wanne gebildet ist und des weiteren ein Sourcegebiet, ein Kanalgebiet und ein Draingebiet in der zweiten Wanne gebildet sind und des weiteren eine Ga­ teelektrode auf dem Kanalgebiet vorgesehen ist, so daß die zweite Wanne als Driftgebiet dient.

22. Bauelement nach Anspruch 21, dadurch gekennzeichnet, daß die Isolierungsschicht einen ersten Isolierungs­ schichtabschnitt zum Isolieren und Trennen des Halbleiter­ substrats in Vertikalrichtung und einen zweiten Isolie­ rungsschichtabschnitt zum Isolieren und Trennen des Halb­ leitersubstrats in Horizontalrichtung aufweist und das Ge­ biet zum Festlegen des elektrischen Potentials eine zweite Halbleiterschicht des ersten Leitfähigkeitstyps, welche auf dem ersten Isolierungsschichtabschnitt gebildet ist, und eine tiefe Diffusionsschicht des ersten Leitfähigkeitstyps aufweist, welche zwischen der zweiten Halbleiterschicht und der Hauptoberflächenseite des Halbleitersubstrats gebildet ist.

23. Bauelement nach Anspruch 21 oder 22, dadurch gekenn­ zeichnet, daß ein Halbleitergebiet des zweiten Leitfähig­ keitstyps zum Festlegen des elektrischen Potentials der er­ sten Wanne auf das elektrische Sourcepotential zwischen der ersten Wanne und der Hauptoberflächenseite des Halbleiter­ substrats gebildet ist.

24. Bauelement nach einem der Ansprüche 19 bis 23, dadurch gekennzeichnet, daß das Gebiet zum Festlegen des elektri­ schen Potentials mit einer Leistungsversorgung verbunden ist und der MOS-Transistor die Last als Schalter am heißen Ende ansteuert.

25. Bauelement nach einem der Ansprüche 19 bis 23, dadurch gekennzeichnet, daß das Gebiet zum Festlegen des elektri­ schen Potentials an Masse angeschlossen ist und der MOS- Transistor die Last als Schalter am kalten Ende ansteuert.

26. Bauelement nach einem der Ansprüche 19 bis 23, dadurch gekennzeichnet, daß eine Elektrodenstruktur, welche mit dem Gebiet zum Festlegen des elektrischen Potentials elektrisch an eine Kontaktstelle, welche an eine Leistungsversorgung angeschlossen ist, und des weiteren an eine Kontaktstelle gekoppelt ist, die an Masse angeschlossen ist, so daß eine der Verbindungen zwischen der Elektrodenstruktur und beiden Kontaktstellen getrennt wird, um dem MOS-Transistor zu er­ möglichen, die Last als Schalter am kalten Ende oder als Schalter am heißen Ende anzusteuern.

27. Bauelement nach einem der Ansprüche 19 bis 23, dadurch gekennzeichnet, daß eine Elektrodenkontaktstelle, welche mit dem Gebiet zum Festlegen des elektrischen Potentials verbunden ist, entweder an eine Kontaktstelle, welche an eine Leistungsversorgung angeschlossen ist, oder an eine Kontaktstelle, welche an Masse angeschlossen ist, drahtge­ bondet ist, so daß der MOS-Transistor die Last als Schalter am kalten Ende oder als Schalter am heißen Ende ansteuert.

28. Bauelement nach Anspruch 26 oder 27, dadurch gekenn­ zeichnet, daß die Kontaktstelle, welche an die Leistungs­ versorgung angeschlossen ist, eine Drainkontaktstelle oder eine Sourcekontaktstelle des MOS-Transistors ist, während die Kontaktstelle, welche an Masse angeschlossen ist, die andere Kontaktstelle ist.

29. Bauelement nach einem der Ansprüche 19 bis 23, dadurch gekennzeichnet, daß Transistoren vorgesehen sind, um ein elektrisches Potential des Gebiets zum Festlegen des elek­ trischen Potentials an eine Leistungsversorgung oder an Masse zu koppeln, so daß der MOS-Transistor die Last als Schalter am kalten Ende oder als Schalter am heißen Ende ansteuert.