JP3186405B2 - 横型ｍｏｓｆｅｔ - Google Patents

横型ｍｏｓｆｅｔ

Info

Publication number
JP3186405B2
JP3186405B2 JP03623494A JP3623494A JP3186405B2 JP 3186405 B2 JP3186405 B2 JP 3186405B2 JP 03623494 A JP03623494 A JP 03623494A JP 3623494 A JP3623494 A JP 3623494A JP 3186405 B2 JP3186405 B2 JP 3186405B2
Authority
JP
Japan
Prior art keywords
electrode
region
semiconductor substrate
substrate
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP03623494A
Other languages
English (en)
Other versions
JPH07245398A (ja
Inventor
明夫 北村
直人 藤島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP03623494A priority Critical patent/JP3186405B2/ja
Publication of JPH07245398A publication Critical patent/JPH07245398A/ja
Priority to US08/813,102 priority patent/US5705842A/en
Application granted granted Critical
Publication of JP3186405B2 publication Critical patent/JP3186405B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば電源用１チップ
パワーＩＣに集積される高耐圧の横型ＭＯＳＦＥＴに関
する。
【０００２】
【従来の技術】スイッチング電源回路等の誘導負荷を駆
動しているような回路において、高耐圧ＭＯＳＦＥＴが
使用されている。この高耐圧ＭＯＳＦＥＴには、遮断
時、誘導負荷の逆起電力により高電圧が印加されるが、
従来、ＭＯＳＦＥＴの耐圧は、この電圧値より高いもの
が要求されていた。耐圧とオン抵抗はトレードオフの関
係があるため、耐圧を高めるとオン抵抗は上がらざるを
得ない。これより、チップサイズは大きくなり、コスト
アップにつながっていた。これに対し、近年、アバラン
シェ耐量保証という概念が登場した。低オン抵抗化を図
るために素子の耐圧マージンを低めに設定し、素子耐圧
以上の電圧が生じても、このエネルギーを高耐圧ＭＯＳ
ＦＥＴで吸収させることにより、破壊を防ごうというも
のである。この耐量は、１００μＨの誘導負荷接続時に
オン状態からオフ状態への移行の際に破壊せずに遮断で
きるオン電流値で表せる。
【０００３】パワーＩＣにおいては、主電極をすべて同
一基板表面上に形成できる横型パワーＭＯＳＦＥＴは、
低電圧制御回路と同一半導体基板に集積することが容易
である利点を有する。図２は、横型ＮチャネルＭＯＳＦ
ＥＴを示す。図において、ｐ - シリコン基板１の表面層
にＮウエル２が形成されている。Ｎウエル２の内部には
第一ｐベース領域３およびこの領域３につながる特願平
４−３０９９２０号明細書に記載された第二ｐベース領
域４が形成され、第一ｐベース領域３には、さらにｎ+
ソース領域５と深いｐ+ 領域３１が形成され、ｐベース
領域３のｎ+ 領域５とＮウエル２の露出部にはさまれた
部分をチャネル形成領域として、その上にゲート酸化膜
６を介してゲート電極７が設けられている。第二ｐベー
ス領域４の右側にはｎドレイン領域８が形成され、その
一部分の表面からの不純物拡散によりｐ形のＤＰウエル
９がｐ基板１側に形成されている。さらに、ｐ- 基板と
の接続のためにｐ+ ピックアップ領域１０が形成されて
いる。表面上には、ゲート電極７と絶縁膜１６で絶縁さ
れ、ｎ+ ソース領域５およびｐ+ 領域３１に共通に接触
するソース電極１１、ｎ+ ドレイン領域８と接触するド
レイン電極１２、ｐ + ピックアップ領域１０に接触する
基板電極１３が設けられている。ＤＰウエル９は、ドレ
イン電極１２に印加される高電圧に対する耐圧の経時変
化を防ぐためのブレークダウンダイオード２０をｎ+ ド
レイン領域８との間に形成する。
【０００４】
【発明が解決しようとする課題】図２の横型Ｎチャネル
ＭＯＳＦＥＴでｐ形基板１とｎドレイン領域８との間の
アバランシェブレークダウンがブレークダウンダイオー
ド２０付近で生じると、そこで電子・正孔対が大量に発
生する。このとき、電子はｎドレイン領域８からドレイ
ン電極１２に吸い込まれる。
【０００５】これに対して正孔には二つの径路が考えら
れる。一つはｐ- 基板１から素子周囲に形成された基板
ピックアップ領域１０を介して基板電極１３へ流れる経
路２１である。もう一つは基板１からｐベース領域３を
介してソース電極１１へ流れる経路２２である。図３に
この等価回路を示す。ドレイン電極１２とソース電極１
１の間には主ＭＯＳＦＥＴ２３と並列にＮウエル２、ｐ
ベース領域３、ｎ+ ソース領域５からなる寄生ＮＰＮト
ランジスタ２４が接続され、このトランジスタ２４のベ
ース電流は、径路２１の抵抗Ｒ1 と径路２２の抵抗Ｒ2
の比率により変化する。従来の構造では、径路２１の抵
抗Ｒ1 が大きくなるため、寄生ＮＰＮトランジスタ２４
のベース電流が大きくなる。よって、この寄生トランジ
スタ２４の動作とそれによる電流集中、発熱によって素
子は破壊する。横型トランジスタの信頼性には大きく分
類して次の三つの破壊要因が関係している。
【０００６】(1)寄生トランジスタの動作による発熱 (2)純粋なアバランシェブレークダウンによる発熱 (3)デバイス内部の抵抗成分による発熱 アバランシェ耐量は、誘導負荷時、素子の遮断可能な電
流値で評価するため、上記３要素全てを含んでいる。
【０００７】本発明の目的は、最も破壊に至りやすい寄
生トランジスタの動作による発熱とデバイス内部抵抗成
分による発熱を防止してアバランシェ耐量を向上させた
横型ＭＯＳＦＥＴを提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電形の半導体基板の一面側の表
面層に第二導電形のウエル領域が形成され、そのウエル
領域の表面層の一端に近い側に第一導電形のベース領
域、他端に近い側に第二導電形のドレイン領域が形成さ
れ、ベース領域の表面層に選択的に第二導電形のソース
領域が形成され、ソース領域からベース領域とウエル領
域の表面露出部にわたる表面上にゲート絶縁膜を介して
ゲート電極が設けられ、ドレイン領域にドレイン電極、
ソース領域およびベース領域に共通にソース電極がそれ
ぞれ接触し、ソース電極の反ドレイン電極側で基板露出
部に基板電極が接触する横型ＭＯＳＦＥＴにおいて、半
導体基板の他面側に電極を備え、前記ドレイン領域−前
記基板電極間より低抵抗であって、前記ドレイン領域か
ら前記他面側の電極への電流通路を有するものとする。
低抵抗の電流通路が、半導体基板の他面にオーム性接触
する電極層であっても、半導体層の他面とショットキー
接合を形成する電極層であってもよい。あるいは、半導
体基板の他面側の表面層に形成された第二導電形の高不
純物濃度層であることも有効である。半導体基板の厚さ
が３５０μｍ以下であることも有効である。あるいは、
半導体基板の他面側に接触する電極層が設けられ、基板
の抵抗率が２００Ωｃｍ以上で厚さが、ドレイン領域と
半導体基板との間のＰＮ接合に要求される逆耐圧に対応
する電圧の印加時にパンチスルーを生ずるように設定さ
れたことが有効である。
【０００９】
【作用】半導体基板の他面側に低抵抗の電流通路が形成
されることにより、ドレイン電極と基板電極の間の抵抗
が小さくなって、寄生トランジスタの動作を防ぎ、前記
抵抗による消費エネルギーが減少してアバランシェ耐量
が向上する。その電流通路として設けられる基板の他面
に接触する電極を基板とショットキー接触させることに
より、アバランシェ電流発生時にその電極から基板へ少
数キャリアを注入することができ、基板の伝導度を変調
させるので、さらにアバランシェ耐量が向上する。ある
いはドレイン領域と基板との間に素子耐圧に対応する逆
バイアスが印加されたとき、空乏層が基板他面の電極に
達してパンチスルーを起こせば、空乏層内は非常に低抵
抗なので、ドレイン電極と基板電極の間の抵抗はほとん
どなくなり、アバランシェ耐量が大幅に向上する。
【００１０】
【実施例】以下、図２を含めて共通の部分に同一の符号
を付した図を引用して本発明の実施例について説明す
る。図１に示した本発明の第一の実施例のＮチャネル横
型ＭＯＳＦＥＴでは、比抵抗１４０Ωｃｍ程度、厚さ
(ｄ) ５００μｍ程度のｐ形ＦＺ法シリコン基板１の表
面層に、表面不純物濃度２×１０16ｃｍ-3程度のＮウエ
ル２と表面不純物濃度２×１０17ｃｍ-3程度のｎドレイ
ン領域８と表面不純物濃度８×１０15ｃｍ-3程度のＤＰ
ウエル９とが形成され、Ｎウエル２内に一対のｎ+ ソー
ス領域５、表面不純物濃度６×１０17ｃｍ-3程度の第一
ｐベース領域３および第二ｐベース領域４が形成され、
ｎ+ ソース領域５、ｐベース領域３の表面にゲート酸化
膜６を介してゲート電極７を有する。そして、ｐ- 基板
１の裏面に電極１４が形成され、基板とオーム性接触し
ている。この裏面電極１４の電位はＧＮＤとする。図４
にこの等価回路を示し、裏面電極１４によりアバランシ
ェ電流が基板裏面へ流れる電流径路２５が形成される。
電流径路の抵抗Ｒ3 は、Ｒ1 、Ｒ2 に比べ小さな値とな
る。
【００１１】このデバイス構造により、径路２５がアバ
ランシェ電流の主経路となり、Ｒ1に流れる電流は大幅
に減少するため、寄生ＮＰＮトランジスタ２４のベース
電流(正孔電流) は減少し、寄生トランジスタ２４は動
作しなくなる。また、デバイス内部の抵抗成分Ｒ1 、Ｒ
2 、Ｒ3 で消費するエネルギーも小さくなり、アバラン
シェ耐量は増加する。本デバイスの素子耐圧は約７００
Ｖ、単位面積当たりのオン抵抗は0.５５Ωｃｍ2 程度で
あるが、アバランシェ耐量を保証しない場合、耐圧マー
ジンとしてさらに２００Ｖ程度の耐圧アップが要求され
る。耐圧と単位面積当たりのオン抵抗はソース・ドレイ
ン間ブレークダウン電圧の2.４〜2.７に比例するため、
オン抵抗は約４５％低減できたといえる。つまり、要求
オン抵抗当たりに要する素子面積を約４５％小さくで
き、１ウエーハ当たりの理論とれ数も約1.９倍になる。
また、素子面積の縮小により、良品率も上昇する。
【００１２】第二の実施例の横型ＮチャネルＭＯＳＦＥ
Ｔでは、裏面電極１４を作成する前に基板１の裏面をバ
ックラップして基板厚さを３５０μｍ以下、例えば３０
０μｍに薄くした。これによりさらにＲ3 が減少し、ア
バランシェ耐量が増加する。図５に示した第三の実施例
では、ｐ- 基板１に裏面電極１５をショットキー接触さ
せた。この時裏面電極電位はＧＮＤとする。
【００１３】ここで、高電圧ＨV のドレイン電極１２へ
の印加によるブレークダウン時に発生した正孔電流は裏
面電極１５へ吸い込まれるが、この時裏面電極１５から
ｐ-基板１へ微小な電子電流 (少数キャリア) ２６が注
入される。これより、ｐ- 基板１は伝導度変調し、低抵
抗状態になる。すなわち、Ｒ3 は第一実施例に比べてさ
らに減少し、よってアバランシェ耐量も増加する。ここ
で、裏面電極１５からｐ- 基板１へ注入される電子電流
は極めて微小であるため、同一半導体基板中の他領域、
例えば制御回路部などへは影響しない。
【００１４】第四の実施例では、第二の実施例と同様に
図５の構造で基板１の裏面をバックラップし、基板厚さ
を３００μｍにしてアバランシェ耐量を増加させた。図
６に示す第五の実施例の横型ＮチャネルＭＯＳＦＥＴで
は、ｐ- 基板１の裏面にｎ+ 層１６を形成し、その表面
に裏面電極１４を接触させる。これにより、ｎ+ 層１６
をエミッタ、ｐ- 基板１とＤＰウエル９をベース、ｎド
レイン領域８をコレクタとする寄生ＮＰＮトランジスタ
がつくられる。この寄生トランジスタは、定常状態では
エミッタであるｎ+ 層１６とベースであるｐ- 基板１は
ともにＧＮＤ電位であり、ベースへのキャリアの注入は
生じないため遮断している。異常時に、ＭＯＳＦＥＴの
ドレインに高電圧ＶH が印加されると、ブレークダウン
ダイオード２０でアバランシェ電流が生じ、基板１へ正
孔の注入が起こる。これが前記寄生トランジスタのベー
ス電流となり、伝導度変調が起こり、Ｒ3 の値はさらに
大幅に減少し、アバランシェ耐量は増加する。
【００１５】第六の実施例では、図６の構造の基板１の
裏面をバックラップして基板厚さｄを３００μｍにして
アバランシェ耐量を向上させる。なお、第五、第六の実
施例で裏面電極１４を省略してよい。図７に示す第七の
実施例では、ｐ- 基板１の比抵抗を４００Ωｃｍ程度、
厚さｄを１５０μｍ程度に設定した。逆バイアス印加
時、ｎ領域８とＤＰウエル９の間のブレークダウンダイ
オード９から空乏層は広がり、約９００ＶのＶH を印加
した時点で空乏層端面２７は裏面電極１４へ到達する。
この時ドレイン電極１２と裏面電極１４の間には電流が
流れ、電圧はクランプされる。この現象はパンチスルー
現象といわれ、この場合素子耐圧はこのパンチスルー電
圧で決定する。この時、空乏層内は非常に低抵抗なの
で、Ｒ3 はほとんど０Ωとなる。よって、アバランシェ
耐量は大幅に増加する。
【００１６】なお、本発明は、第二ｐベース領域４ある
いはＤＰウエル９の形成されない横型ＭＯＳＦＥＴにも
実施できることは明白である。
【００１７】
【発明の効果】本発明によれば、横型ＭＯＳＦＥＴのド
レイン領域と基板の間に形成されるダイオードが逆バイ
アスによってアバランシェブレークダウンしたときに流
れてアハランシェ電流の低抵抗の径路を基板裏面に形成
することにより、寄生トランジスタのベース電流が減少
して破壊しにくくなり、アバランシェ耐量が向上する。
従って、素子耐圧を低く設定できるため、低オン抵抗化
が促進される。
【図面の簡単な説明】
【図１】本発明の第一、第二の実施例の横型ＭＯＳＦＥ
Ｔの断面図
【図２】従来の横型ＭＯＳＦＥＴの断面図
【図３】図２のＭＯＳＦＥＴの等価回路図
【図４】本発明の実施例のＭＯＳＦＥＴの等価回路図
【図５】本発明の第三、第四の実施例の横型ＭＯＳＦＥ
Ｔの断面図
【図６】本発明の第五、第六の実施例の横型ＭＯＳＦＥ
Ｔの断面図
【図７】本発明の第七の実施例の横型ＭＯＳＦＥＴの断
面図
【符号の説明】
１ ｐ- シリコン基板 ２ Ｎウエル ３ 第一ｐベース領域 ４ 第二ｐベース領域 ５ ｎ+ ソース領域 ６ ゲート酸化膜 ７ ゲート電極 ８ ｎドレイン領域 ９ ＤＰウエル １１ ソース電極 １２ ドレイン電極 １３ 基板電極 １４ 裏面電極 １５ ショットキー接触電極 １６ ｎ+ 層 ２７ 空乏層端面
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】第一導電形の半導体基板の一面側の表面層
    に第二導電形のウエル領域が形成され、そのウエル領域
    の表面層の一端に近い側に第一導電形のベース領域、他
    端に近い側に第二導電形のドレイン領域が形成され、ベ
    ース領域の表面層に選択的に第二導電形のソース領域が
    形成され、ソース領域からベース領域とウエル領域の表
    面露出部にわたる表面上にゲート絶縁膜を介してゲート
    電極が設けられ、ドレイン領域にドレイン電極、ソース
    領域およびベース領域に共通にソース電極がそれぞれ接
    触し、ソース電極の反ドレイン電極側で基板露出部に基
    板電極が接触するものにおいて、半導体基板の他面側に
    電極を備え、前記ドレイン領域−前記基板電極間より低
    抵抗であって、前記ドレイン領域から前記他面側の電極
    への電流通路を有することを特徴とする横型ＭＯＳＦＥ
    Ｔ。
  2. 【請求項２】請求項１に記載の横型ＭＯＳＦＥＴにおい
    て、前記ドレイン領域との間にブレークダウンダイオー
    ドを形成する第１導電型のウエル領域を備え、該第１導
    電型ウエル領域と前記他面側電極との間を前記低抵抗の
    電流通路とすることを特徴とする横横型ＭＯＳＦＥＴ。
  3. 【請求項３】請求項１または請求項２に記載の横型ＭＯ
    ＳＦＥＴにおいて、前記他面側電極は半導体基板の他面
    にオーム性接触する電極層であることを特徴とする横型
    ＭＯＳＦＥＴ。
  4. 【請求項４】請求項１または請求項２に記載の横型ＭＯ
    ＳＦＥＴにおいて、前記他面側電極は半導体基板の他面
    とショットキー接合を形成する電極層であることを特徴
    とする横型ＭＯＳＦＥＴ。
  5. 【請求項５】請求項１または請求項２に記載の横型ＭＯ
    ＳＦＥＴにおいて、前記他面側電極は半導体基板の他面
    側の表面層に形成された第二導電形の高不純物濃度層を
    介して形成される電極層であることを特徴とする横型Ｍ
    ＯＳＦＥＴ。
  6. 【請求項６】請求項１ないし請求項５のいずれかに記載
    の横型ＭＯＳＦＥＴにおいて、前記半導体基板の厚さが
    ３５０μｍ以下であることを特徴とする横型ＭＯＳＦＥ
    Ｔ。
  7. 【請求項７】請求項３または請求項４に記載の横型ＭＯ
    ＳＦＥＴにおいて、前記半導体基板の抵抗率が２００Ω
    ｃｍ以上で厚さが、前記ドレイン領域と前記半導体基板
    との間のＰＮ接合に要求される逆耐圧に対応する電圧の
    印加時にパンチスルーを生ずるように設定されたことを
    特徴とする横型ＭＯＳＦＥＴ。
JP03623494A 1994-03-08 1994-03-08 横型ｍｏｓｆｅｔ Expired - Fee Related JP3186405B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP03623494A JP3186405B2 (ja) 1994-03-08 1994-03-08 横型ｍｏｓｆｅｔ
US08/813,102 US5705842A (en) 1994-03-08 1997-03-07 Horizontal MOSFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP03623494A JP3186405B2 (ja) 1994-03-08 1994-03-08 横型ｍｏｓｆｅｔ

Publications (2)

Publication Number Publication Date
JPH07245398A JPH07245398A (ja) 1995-09-19
JP3186405B2 true JP3186405B2 (ja) 2001-07-11

Family

ID=12464091

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03623494A Expired - Fee Related JP3186405B2 (ja) 1994-03-08 1994-03-08 横型ｍｏｓｆｅｔ

Country Status (2)

Country Link
US (1) US5705842A (ja)
JP (1) JP3186405B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831331B2 (en) 1995-11-15 2004-12-14 Denso Corporation Power MOS transistor for absorbing surge current
US6242787B1 (en) 1995-11-15 2001-06-05 Denso Corporation Semiconductor device and manufacturing method thereof
DE19647324B4 (de) * 1995-11-15 2013-06-27 Denso Corporation Halbleiterbauelement
DE69738058T2 (de) * 1996-04-15 2008-05-21 Denso Corp., Kariya Halbleiteranordnung mit einem Leistungstransistor-Bauelement
JP2001274390A (ja) * 2000-01-18 2001-10-05 Fuji Electric Co Ltd 高耐圧デバイスおよびその製造方法、不純物拡散領域の形成方法
US6894349B2 (en) 2001-06-08 2005-05-17 Intersil Americas Inc. Lateral DMOS structure with lateral extension structure for reduced charge trapping in gate oxide
JP4131647B2 (ja) * 2002-06-27 2008-08-13 三洋電機株式会社 半導体装置の製造方法
DE10310552B4 (de) * 2003-03-11 2014-01-23 Infineon Technologies Ag Feldeffekttransistor und Halbleiterchip mit diesem Feldeffekttransistor
US7141470B2 (en) * 2004-01-06 2006-11-28 Macronix International Co., Ltd. Low voltage CMOS structure with dynamic threshold voltage
JP4650224B2 (ja) * 2004-11-19 2011-03-16 日亜化学工業株式会社 電界効果トランジスタ
JP5130843B2 (ja) * 2007-09-19 2013-01-30 富士電機株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5284981A (en) * 1986-06-10 1994-02-08 Bayer Aktiengesellschaft Ion exchangers modified with mercapto amines
JPS63181376A (ja) * 1987-01-23 1988-07-26 Toshiba Corp 半導体装置
US5208471A (en) * 1989-06-12 1993-05-04 Hitachi, Ltd. Semiconductor device and manufacturing method therefor
FR2650439B1 (fr) * 1989-07-27 1991-11-15 Sgs Thomson Microelectronics Circuit integre vdmos/logique comprenant une diode
FR2689317B1 (fr) * 1992-03-26 1994-06-17 Sgs Thomson Microelectronics Circuit integre constituant un reseau de diodes de protection.
US5357120A (en) * 1992-07-14 1994-10-18 Hitachi Ltd. Compound semiconductor device and electric power converting apparatus using such device
JP3158738B2 (ja) * 1992-08-17 2001-04-23 富士電機株式会社 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路

Also Published As

Publication number Publication date
JPH07245398A (ja) 1995-09-19
US5705842A (en) 1998-01-06

Similar Documents

Publication Publication Date Title
US5801420A (en) Lateral semiconductor arrangement for power ICS
JP3111576B2 (ja) 半導体装置
JP3161508B2 (ja) 半導体装置
US6888710B2 (en) Insulated gate bipolar transistor and electrostatic discharge cell protection utilizing insulated gate bipolar transistors
JP2000174133A (ja) 静電放電における寄生バイポ―ラ効果を低減する半導体装置および方法
JPH04767A (ja) Ｍｏｓ型半導体素子
JP3186405B2 (ja) 横型ｍｏｓｆｅｔ
JPS62115765A (ja) 半導体装置
JP2004253454A (ja) 半導体装置
JPH04283968A (ja) 絶縁ゲート型バイポーラトランジスタ
JP2937185B2 (ja) 高破壊耐量ｍｏｓ型半導体装置
JP3201213B2 (ja) 半導体装置およびその制御方法
JP3185292B2 (ja) 半導体装置
US5497011A (en) Semiconductor memory device and a method of using the same
KR100435807B1 (ko) 정전방전 보호 회로용 반도체 제어 정류기
JPH09139633A (ja) 制御回路内蔵絶縁ゲート型半導体装置
JPH0654796B2 (ja) 複合半導体装置
JPH05218438A (ja) 電力スイッチング用ｍｏｓトランジスタ
JPH05114737A (ja) 伝導度変調型ｍｏｓｆｅｔ
JPH03105977A (ja) 半導体装置
US6781804B1 (en) Protection of the logic well of a component including an integrated MOS power transistor
JP3127254B2 (ja) Ｓｏｉ型半導体装置
JPS58182861A (ja) 半導体装置
JP3392496B2 (ja) 電力用半導体装置
JP4106804B2 (ja) 集積回路用保護装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080511

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080511

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090511

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees