JPH05218438A - 電力スイッチング用mosトランジスタ - Google Patents
電力スイッチング用mosトランジスタInfo
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- JPH05218438A JPH05218438A JP4222896A JP22289692A JPH05218438A JP H05218438 A JPH05218438 A JP H05218438A JP 4222896 A JP4222896 A JP 4222896A JP 22289692 A JP22289692 A JP 22289692A JP H05218438 A JPH05218438 A JP H05218438A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 誘導性負荷を有する電力スイッチング用MO
Sトランジスタのターンオフの際発生される過剰搬送子
により電力スイッチング用MOSトランジスタが破壊さ
れることを防ぐこと。 【構成】 電力装置の第1導電型の半導体基板に電力装
置形成部分に所定の間隔をもって第2導電型の半導体領
域を形成し、該半導体領域を前記電力装置のソース電極
に連結する導電性ラインを形成して、過剰搬送子を急に
消滅させることにより電力スイッチング用MOSトラン
ジスタの破壊を防止する。
Sトランジスタのターンオフの際発生される過剰搬送子
により電力スイッチング用MOSトランジスタが破壊さ
れることを防ぐこと。 【構成】 電力装置の第1導電型の半導体基板に電力装
置形成部分に所定の間隔をもって第2導電型の半導体領
域を形成し、該半導体領域を前記電力装置のソース電極
に連結する導電性ラインを形成して、過剰搬送子を急に
消滅させることにより電力スイッチング用MOSトラン
ジスタの破壊を防止する。
Description
【0001】
【産業上の利用分野】本発明は、電力スイッチング用M
OSトランジスタに関するものであり、特に、誘導性負
荷から流入する蓄積エネルギの影響を排除できるように
改善された電力スイッチング用MOSトランジスタに関
する。
OSトランジスタに関するものであり、特に、誘導性負
荷から流入する蓄積エネルギの影響を排除できるように
改善された電力スイッチング用MOSトランジスタに関
する。
【0002】
【従来の技術】本発明において、対象にしている電力ス
イッチング素子は、たとえば個別素子としてゲート駆動
される出力MOSトランジスタ、絶縁ゲートバイポーラ
トランジスタあるいはこれら素子で構成される集積回路
などを含む。
イッチング素子は、たとえば個別素子としてゲート駆動
される出力MOSトランジスタ、絶縁ゲートバイポーラ
トランジスタあるいはこれら素子で構成される集積回路
などを含む。
【0003】一般に、電力スイッチング用MOSFET
としては、二重拡散MOSFET(DMOS)が用いら
れているが、このような電力スイッチング用MOSFE
Tは複数の単位FETセルを並列に接続させた構成とな
っている。
としては、二重拡散MOSFET(DMOS)が用いら
れているが、このような電力スイッチング用MOSFE
Tは複数の単位FETセルを並列に接続させた構成とな
っている。
【0004】これらスイッチング素子において、たとえ
ば電力用MOSトランジスタの場合、通常は一般的な装
置の基本特性の開発に重点をおいた。しかしながら、漸
次応用回路の多様さに従うスイッチング素子が開発さ
れ、誘導性負荷を有する場合にはコイルに蓄積されたエ
ネルギをスイッチング素子に吸収することができる。こ
のような場合、素子保護を考慮した研究開発が不十分で
あるためしばしば素子破壊が発生した。これに対するよ
り具体的な従来技術例を図1を参照して説明する。
ば電力用MOSトランジスタの場合、通常は一般的な装
置の基本特性の開発に重点をおいた。しかしながら、漸
次応用回路の多様さに従うスイッチング素子が開発さ
れ、誘導性負荷を有する場合にはコイルに蓄積されたエ
ネルギをスイッチング素子に吸収することができる。こ
のような場合、素子保護を考慮した研究開発が不十分で
あるためしばしば素子破壊が発生した。これに対するよ
り具体的な従来技術例を図1を参照して説明する。
【0005】図1は、電力スイッチング用MOSトラン
ジスタとして垂直二重拡散MOS構造のトランジスタと
これに関連するゲート電極パッドが形成された電力MO
Sトランジスタの断面を示すものである。同図におい
て、符号100は第1導電型すなわちn型半導体基板で
あってドレインの役割をし、101は第1導電型とは逆
の高濃度の第2導電型、すなわちP型ウェルであり、該
ウェル101はn型半導体基板100内に2つ以上の分
離された領域に形成されている。これらのP型ウェル1
01のそれぞれにはn型不純物領域が表面に浅く形成さ
れてソース領域102をなす。103はゲート酸化膜、
104はフィールド酸化膜、105はポリシリコンから
なるゲート、106は層間絶縁膜、107は金属からな
るソース電極であり、108はウインドーでありソース
領域102と前記ソース電極107とが接触するよう形
成された領域である。そして、比較的広い面積のゲート
電極パッド109がP型ウェル101上に二層に積層さ
れたゲート酸化膜103および層間絶縁膜106上に形
成されている。前記のような垂直二重拡散MOSトラン
ジスタのドレイン電極Dはn型基板100に連結され、
該トランジスタが適当なバイアス下において動作状態と
なるとき、図において、Cとして示された部分にチャン
ネルが形成される。n型のソース領域102とn型基板
100(すなわちドレイン領域)との間にチャンネルを
通じてソース領域102からドレイン領域100に流れ
る電流量はゲート電極105に印加される電圧の大きさ
に応じて制御される。
ジスタとして垂直二重拡散MOS構造のトランジスタと
これに関連するゲート電極パッドが形成された電力MO
Sトランジスタの断面を示すものである。同図におい
て、符号100は第1導電型すなわちn型半導体基板で
あってドレインの役割をし、101は第1導電型とは逆
の高濃度の第2導電型、すなわちP型ウェルであり、該
ウェル101はn型半導体基板100内に2つ以上の分
離された領域に形成されている。これらのP型ウェル1
01のそれぞれにはn型不純物領域が表面に浅く形成さ
れてソース領域102をなす。103はゲート酸化膜、
104はフィールド酸化膜、105はポリシリコンから
なるゲート、106は層間絶縁膜、107は金属からな
るソース電極であり、108はウインドーでありソース
領域102と前記ソース電極107とが接触するよう形
成された領域である。そして、比較的広い面積のゲート
電極パッド109がP型ウェル101上に二層に積層さ
れたゲート酸化膜103および層間絶縁膜106上に形
成されている。前記のような垂直二重拡散MOSトラン
ジスタのドレイン電極Dはn型基板100に連結され、
該トランジスタが適当なバイアス下において動作状態と
なるとき、図において、Cとして示された部分にチャン
ネルが形成される。n型のソース領域102とn型基板
100(すなわちドレイン領域)との間にチャンネルを
通じてソース領域102からドレイン領域100に流れ
る電流量はゲート電極105に印加される電圧の大きさ
に応じて制御される。
【0006】一般に、Nチャンネル電力MOSトランジ
スタにおいてはソース電極107と完全に分離されたゲ
ートボンディングパッドあるいは他のパッドの下には電
力MOSトランジスタのウェル形成領域と同一導電型の
層、すなわち、図に示すようにP型不純物層101がお
かれるようになる。
スタにおいてはソース電極107と完全に分離されたゲ
ートボンディングパッドあるいは他のパッドの下には電
力MOSトランジスタのウェル形成領域と同一導電型の
層、すなわち、図に示すようにP型不純物層101がお
かれるようになる。
【0007】係る形態の素子がスイッチング動作の際オ
ン状態にある間該素子に連結された負荷が誘導性負荷で
あるとき、該素子に流れる電流により誘導性負荷に一定
量のエネルギが蓄積される。ところで、該素子がオフ状
態となると誘導性負荷、すなわちコイルに蓄積されたエ
ネルギは該素子を通じて放電消耗される。このとき、該
エネルギが大きいと前記素子の接合部はなだれ状態とな
り、その結果、n型基板とP型半導体層との間から発生
された過剰搬送子が素子内の寄生バイポーラトランジス
タのベース層(すなわちP型ウェル101)を通じて電
力MOSトランジスタ(MOSTR)のソースに流れる
ようになるがこれを図2に示す。同図は図1の“A”部
分を拡大するものであり、言及した寄生バイポーラトラ
ンジスタ(TR para)が各ソース領域毎に存在
し、ソース領域102、Pウェル領域101およびドレ
イン領域100によりNPN型で形成される。
ン状態にある間該素子に連結された負荷が誘導性負荷で
あるとき、該素子に流れる電流により誘導性負荷に一定
量のエネルギが蓄積される。ところで、該素子がオフ状
態となると誘導性負荷、すなわちコイルに蓄積されたエ
ネルギは該素子を通じて放電消耗される。このとき、該
エネルギが大きいと前記素子の接合部はなだれ状態とな
り、その結果、n型基板とP型半導体層との間から発生
された過剰搬送子が素子内の寄生バイポーラトランジス
タのベース層(すなわちP型ウェル101)を通じて電
力MOSトランジスタ(MOSTR)のソースに流れる
ようになるがこれを図2に示す。同図は図1の“A”部
分を拡大するものであり、言及した寄生バイポーラトラ
ンジスタ(TR para)が各ソース領域毎に存在
し、ソース領域102、Pウェル領域101およびドレ
イン領域100によりNPN型で形成される。
【0008】このとき、ドレイン領域とPウェル領域1
01から発生した過剰搬送子による電流はPウェル領域
101のベース層を通じてソース領域102に流れる
が、このとき、該ベース層は固有抵抗RB を有してお
り、該抵抗RB を通じて流れる電流により電圧降下が発
生するようになる。該電圧降下レベルが一定レベル以上
になると寄生バイポーラトランジスタ(TR par
a)のエミッタベース接合をオンさせて電流集中を発生
させ、その結果、該接合を破壊するほどの電流がn型ソ
ース領域102を通じてソース電極107に流れてソー
ス領域102を破壊させる。したがって、電力MOSト
ランジスタ(MOSTR)は固有の機能をなくすように
なる。
01から発生した過剰搬送子による電流はPウェル領域
101のベース層を通じてソース領域102に流れる
が、このとき、該ベース層は固有抵抗RB を有してお
り、該抵抗RB を通じて流れる電流により電圧降下が発
生するようになる。該電圧降下レベルが一定レベル以上
になると寄生バイポーラトランジスタ(TR par
a)のエミッタベース接合をオンさせて電流集中を発生
させ、その結果、該接合を破壊するほどの電流がn型ソ
ース領域102を通じてソース電極107に流れてソー
ス領域102を破壊させる。したがって、電力MOSト
ランジスタ(MOSTR)は固有の機能をなくすように
なる。
【0009】従来は、前記Pウェルを二重拡散構造、す
なわちゲート下部のチャンネル形成部Cには低濃度と
し、残りの部分は高濃度の拡散領域で構成して寄生バイ
ポーラトランジスタのベース抵抗RB 値を小さくする方
法を採択していた。
なわちゲート下部のチャンネル形成部Cには低濃度と
し、残りの部分は高濃度の拡散領域で構成して寄生バイ
ポーラトランジスタのベース抵抗RB 値を小さくする方
法を採択していた。
【0010】この場合、寄生バイポーラトランジスタの
部分的なターンオンの問題があった。このような問題を
解決するための1つの方法として単位FETセル表面に
おいて、第1拡散領域の外周から第2拡散領域の外周ま
での距離を均一に形成することにより、従来の角部分に
おいてターンオンされやすい寄生バイポーラトランジス
タのターンオン現象を防ぐことができる技術が大韓民国
特許公告第91−8714号に記載されている。
部分的なターンオンの問題があった。このような問題を
解決するための1つの方法として単位FETセル表面に
おいて、第1拡散領域の外周から第2拡散領域の外周ま
での距離を均一に形成することにより、従来の角部分に
おいてターンオンされやすい寄生バイポーラトランジス
タのターンオン現象を防ぐことができる技術が大韓民国
特許公告第91−8714号に記載されている。
【0011】
【発明が解決しようとする課題】しかしながら、前述し
た技術は局部的に寄生トランジスタがターンオンされる
ことを防ぐことはできるが、過剰搬送子に対する根本的
な解決方法ではない。
た技術は局部的に寄生トランジスタがターンオンされる
ことを防ぐことはできるが、過剰搬送子に対する根本的
な解決方法ではない。
【0012】したがって、本発明の目的は、誘導性負荷
を有する電力スイッチングMOSトランジスタのターン
オフの際発生する過剰搬送子により電力スイッチングM
OSトランジスタの破壊を防止することができる保護手
段を備えた電力スイッチングMOSトランジスタを提供
することである。
を有する電力スイッチングMOSトランジスタのターン
オフの際発生する過剰搬送子により電力スイッチングM
OSトランジスタの破壊を防止することができる保護手
段を備えた電力スイッチングMOSトランジスタを提供
することである。
【0013】
【課題を解決するための手段】前記目的を達成するため
本発明は第1導電型の不純物がドープされた半導体基板
と、前記半導体基板に所定の間隔に分散されて形成され
る多数の第2導電型の第1半導体領域と、前記半導体基
板に前記多数の第1半導体領域と所定の間隔をもって形
成された第2導電型の第2半導体領域と、前記半導体基
板に前記第2半導体領域と所定の間隔をもって形成さ
れ、前記第2半導体領域より大きい面積を有する第2導
電型の第3半導体領域と、前記半導体基板上に前記第3
半導体領域と所定の間隔をもって形成される第2導電型
の第4半導体領域と、前記多数の第1半導体領域のそれ
ぞれに形成されそれぞれの深さが前記第1半導体領域の
深さより浅く形成された多数の第1導電型のソース領域
と、前記第1ないし第4半導体領域上に形成されたゲー
ト絶縁層と、前記第1半導体領域の間および第1半導体
領域と第2半導体領域との間のゲート絶縁層上に形成さ
れた多数のゲート電極と、前記ゲート絶縁層上に前記第
3半導体領域の周辺に沿い帯状に形成された導電性ライ
ンと、前記複数のソース領域と第1および第2半導体領
域とに共通に連結され、さらに、前記導電性ラインの一
部分と接続される第1ソース電極と、前記導電性ライン
の他の部分と前記第4半導体領域を互いに連結するため
の第2ソース電極と、前記第3半導体領域上のゲート絶
縁層上に形成されるゲートボンディングパッドと、前記
半導体基板に接続されるドレイン電極とで構成される電
力スイッチング用MOSトランジスタが提供される。
本発明は第1導電型の不純物がドープされた半導体基板
と、前記半導体基板に所定の間隔に分散されて形成され
る多数の第2導電型の第1半導体領域と、前記半導体基
板に前記多数の第1半導体領域と所定の間隔をもって形
成された第2導電型の第2半導体領域と、前記半導体基
板に前記第2半導体領域と所定の間隔をもって形成さ
れ、前記第2半導体領域より大きい面積を有する第2導
電型の第3半導体領域と、前記半導体基板上に前記第3
半導体領域と所定の間隔をもって形成される第2導電型
の第4半導体領域と、前記多数の第1半導体領域のそれ
ぞれに形成されそれぞれの深さが前記第1半導体領域の
深さより浅く形成された多数の第1導電型のソース領域
と、前記第1ないし第4半導体領域上に形成されたゲー
ト絶縁層と、前記第1半導体領域の間および第1半導体
領域と第2半導体領域との間のゲート絶縁層上に形成さ
れた多数のゲート電極と、前記ゲート絶縁層上に前記第
3半導体領域の周辺に沿い帯状に形成された導電性ライ
ンと、前記複数のソース領域と第1および第2半導体領
域とに共通に連結され、さらに、前記導電性ラインの一
部分と接続される第1ソース電極と、前記導電性ライン
の他の部分と前記第4半導体領域を互いに連結するため
の第2ソース電極と、前記第3半導体領域上のゲート絶
縁層上に形成されるゲートボンディングパッドと、前記
半導体基板に接続されるドレイン電極とで構成される電
力スイッチング用MOSトランジスタが提供される。
【0014】本発明のMOSトランジスタはMOSトラ
ンジスタのゲートボンディングパッドおよび該パッドに
対応して絶縁層を間におき基板上に逆の導電型の半導体
ウェル領域を有する電力スイッチング用MOSトランジ
スタであって、前記ゲートボンディングパッドとウェル
との間に介在された絶縁層の外周に沿い一定幅をもって
続いたポリシリコンのシート抵抗領域を有するように構
成するが、該抵抗領域は前記パッドに対応されるウェル
と電気的に分離され、分離されたソース電極に対応して
設けられたさらに他のウェルに連結されるように形成さ
れたことが特徴である。
ンジスタのゲートボンディングパッドおよび該パッドに
対応して絶縁層を間におき基板上に逆の導電型の半導体
ウェル領域を有する電力スイッチング用MOSトランジ
スタであって、前記ゲートボンディングパッドとウェル
との間に介在された絶縁層の外周に沿い一定幅をもって
続いたポリシリコンのシート抵抗領域を有するように構
成するが、該抵抗領域は前記パッドに対応されるウェル
と電気的に分離され、分離されたソース電極に対応して
設けられたさらに他のウェルに連結されるように形成さ
れたことが特徴である。
【0015】
【実施例】以下、添付図面に基づいて本発明の好ましい
実施例を詳細に説明する。
実施例を詳細に説明する。
【0016】図3は、電力スイッチング用MOSトラン
ジスタの全体的なレイアウト図であり、図4は、図3の
A−A′ラインに沿って取られた断面図であり、本発明
の第1実施例に従い形成された電力スイッチング用MO
Sトランジスタの断面構造を示している。図3および図
4において、同一な符号は相互対応する要素を指す。さ
らに、同図において、図1の符号と同一な符号は同一な
要素であることを意味する。
ジスタの全体的なレイアウト図であり、図4は、図3の
A−A′ラインに沿って取られた断面図であり、本発明
の第1実施例に従い形成された電力スイッチング用MO
Sトランジスタの断面構造を示している。図3および図
4において、同一な符号は相互対応する要素を指す。さ
らに、同図において、図1の符号と同一な符号は同一な
要素であることを意味する。
【0017】図3からわかるように、レイアウト部分
は、特にゲートボンディングパッドおよびその周辺部を
示すものであり、それの断面図である図4もなお該部分
に対する垂直構造を示すものである。
は、特にゲートボンディングパッドおよびその周辺部を
示すものであり、それの断面図である図4もなお該部分
に対する垂直構造を示すものである。
【0018】図4の断面構造において、図1と同一な部
分に対する説明は省略し“B”部分のみを詳細に説明す
る。
分に対する説明は省略し“B”部分のみを詳細に説明す
る。
【0019】図4の“B”部分は図1と同様に寄生バイ
ポーラトランジスタ形成領域およびゲートボンディング
パッド部分を指す。
ポーラトランジスタ形成領域およびゲートボンディング
パッド部分を指す。
【0020】従来の高濃度Pウェル101は図1のよう
にゲートボンディングパッド109の下部とソース領域
102とにわたって形成されたが、図4に示された本発
明に従うと、ゲートボンディングパッド111に対応す
る高濃度Pウェル116と、Pウェル116と所定の距
離をもってゲート電極105およびソース電極107の
下に配置されたさらに他の高濃度Pウェル117と、所
定の距離をもってフィールド酸化膜104の辺りに配置
された高濃度Pウェル115とで分割形成されている。
そして、該Pウェル117内にはPウェルと異なる導電
型のどんな不純物領域層も存在しない。そして、ゲート
ボンディングパッド111とPウェル116との間に介
在された二層の絶縁層(103,113)の左右の両端
部には2つの絶縁層の間に挿入される導電層(110,
110)が設けられ、該導電層(110,110)のそ
れぞれはその側端部がソース電極107および分離され
たソース電極112に連結される。
にゲートボンディングパッド109の下部とソース領域
102とにわたって形成されたが、図4に示された本発
明に従うと、ゲートボンディングパッド111に対応す
る高濃度Pウェル116と、Pウェル116と所定の距
離をもってゲート電極105およびソース電極107の
下に配置されたさらに他の高濃度Pウェル117と、所
定の距離をもってフィールド酸化膜104の辺りに配置
された高濃度Pウェル115とで分割形成されている。
そして、該Pウェル117内にはPウェルと異なる導電
型のどんな不純物領域層も存在しない。そして、ゲート
ボンディングパッド111とPウェル116との間に介
在された二層の絶縁層(103,113)の左右の両端
部には2つの絶縁層の間に挿入される導電層(110,
110)が設けられ、該導電層(110,110)のそ
れぞれはその側端部がソース電極107および分離され
たソース電極112に連結される。
【0021】前記導電層(110,110)は好ましく
はポリシリコンで形成されてシート抵抗をなす。しかし
ながら、導電層110はこれに限定されずたとえばドー
プされたポリシリコン、Al、Wなどのいずれの導電性
ラインで形成することも可能である。
はポリシリコンで形成されてシート抵抗をなす。しかし
ながら、導電層110はこれに限定されずたとえばドー
プされたポリシリコン、Al、Wなどのいずれの導電性
ラインで形成することも可能である。
【0022】ここで、分離されたソース電極112はこ
れに対応して基板上に形成されたPウェル115と接続
窓108−2を通じて接続されており、図3からわかる
ように、導電層110を通じてソース電極107に連結
されている。すなわち、配置上には分離されているが、
内部的に電気的に連結されて同一な機能を有する要素で
ある。係る各領域間の連結関係はこれのレイアウト図で
ある図3から明らかである。
れに対応して基板上に形成されたPウェル115と接続
窓108−2を通じて接続されており、図3からわかる
ように、導電層110を通じてソース電極107に連結
されている。すなわち、配置上には分離されているが、
内部的に電気的に連結されて同一な機能を有する要素で
ある。係る各領域間の連結関係はこれのレイアウト図で
ある図3から明らかである。
【0023】すなわち、図3において、金属電極層は実
線に、ポリシリコンは点線に、そして接続部はハッチの
ある四角形に表示されている。しかしながら、ウェル領
域および不純物拡散領域は表示されていないが、これは
垂直構造図から確認することができる。図3に示すよう
に、ポリシリコンシート抵抗からなる導電層110はゲ
ートボンディングパッド111の周辺に沿って互いに連
結されてソース電極107と112ともなお連結されて
いる。
線に、ポリシリコンは点線に、そして接続部はハッチの
ある四角形に表示されている。しかしながら、ウェル領
域および不純物拡散領域は表示されていないが、これは
垂直構造図から確認することができる。図3に示すよう
に、ポリシリコンシート抵抗からなる導電層110はゲ
ートボンディングパッド111の周辺に沿って互いに連
結されてソース電極107と112ともなお連結されて
いる。
【0024】前記“B”部分を含む電力スイッチングM
OSトランジスタは負荷として誘導性負荷が接続される
ことができる。このとき、前記電力スイッチング用MO
Sトランジスタのスイッチング動作の際、すなわちター
ンオン/ターンオフに応じて誘導性負荷から影響を受け
ることについて説明する。
OSトランジスタは負荷として誘導性負荷が接続される
ことができる。このとき、前記電力スイッチング用MO
Sトランジスタのスイッチング動作の際、すなわちター
ンオン/ターンオフに応じて誘導性負荷から影響を受け
ることについて説明する。
【0025】MOSトランジスタがターンオフされた場
合、該MOSトランジスタの基板100とウェル領域1
15との間に過剰搬送子が発生されるが、該過剰搬送子
はウェル領域115に連結された分離されたソース電極
112を通じてポリシリコンシート抵抗からなる導電層
110に沿って流れるようになりソース電極107に対
する電流通路をなすようになる。そうすると、ゲートボ
ンディングパッド111の下のPウェル領域116のみ
ならずフィールド酸化膜104の下部のPウェル領域1
15の過剰搬送子を早期に接地状態であるソース電極1
12および107に流れるようにするため、スイッチン
グMOSトランジスタの破壊現象を阻止することができ
るようになる。
合、該MOSトランジスタの基板100とウェル領域1
15との間に過剰搬送子が発生されるが、該過剰搬送子
はウェル領域115に連結された分離されたソース電極
112を通じてポリシリコンシート抵抗からなる導電層
110に沿って流れるようになりソース電極107に対
する電流通路をなすようになる。そうすると、ゲートボ
ンディングパッド111の下のPウェル領域116のみ
ならずフィールド酸化膜104の下部のPウェル領域1
15の過剰搬送子を早期に接地状態であるソース電極1
12および107に流れるようにするため、スイッチン
グMOSトランジスタの破壊現象を阻止することができ
るようになる。
【0026】ポリシリコンのごときシート抵抗の採用に
従いゲートボンディングパッドの下部およびガドリング
部分において生成された過剰搬送子を、従来のようにN
PN型寄生バイポーラトランジスタのベースであるP型
半導体を通せず、前記ポリシリコンシート抵抗を通じソ
ース電極に流れるようにしてスイッチング素子を保護す
ることである。すなわち、従来のようにソース領域10
2に過剰搬送子が流れずソース電極に流れるため、スイ
ッチングMOSトランジスタが保護されることができ
る。
従いゲートボンディングパッドの下部およびガドリング
部分において生成された過剰搬送子を、従来のようにN
PN型寄生バイポーラトランジスタのベースであるP型
半導体を通せず、前記ポリシリコンシート抵抗を通じソ
ース電極に流れるようにしてスイッチング素子を保護す
ることである。すなわち、従来のようにソース領域10
2に過剰搬送子が流れずソース電極に流れるため、スイ
ッチングMOSトランジスタが保護されることができ
る。
【0027】ここで、重要なことは、前記のような動作
がなるためにゲートボンディングパッドの下部分に存在
するP型半導体領域であるPウェル116とポリシリコ
ンシート抵抗の導電層110が常に電気的に短絡されな
ければならないし、かつ、該導電層はソース電極11
2、107と連結されなければならないということであ
る。
がなるためにゲートボンディングパッドの下部分に存在
するP型半導体領域であるPウェル116とポリシリコ
ンシート抵抗の導電層110が常に電気的に短絡されな
ければならないし、かつ、該導電層はソース電極11
2、107と連結されなければならないということであ
る。
【0028】図7Aは、本発明の電力スイッチング用M
OSトランジスタが誘導性負荷に連結されるとき、MO
Sトランジスタの特性を測定するための回路図であり、
同図において、IL はソース側電流であり、VDSはドレ
インとソースとの間の電圧であり、Lは誘導性負荷であ
る。そして、該テスト状態のMOSトランジスタ装置
(DUT:Device Under Test)のゲ
ートに抵抗RG を通じパルス電圧を印加してMOSトラ
ンジスタのターンオンおよびターンオフに従うV DSおよ
びIL を測定した。
OSトランジスタが誘導性負荷に連結されるとき、MO
Sトランジスタの特性を測定するための回路図であり、
同図において、IL はソース側電流であり、VDSはドレ
インとソースとの間の電圧であり、Lは誘導性負荷であ
る。そして、該テスト状態のMOSトランジスタ装置
(DUT:Device Under Test)のゲ
ートに抵抗RG を通じパルス電圧を印加してMOSトラ
ンジスタのターンオンおよびターンオフに従うV DSおよ
びIL を測定した。
【0029】図7Bは本発明の電力スイッチング用MO
Sトランジスタにおいて、正常な動作をする場合の時間
に対するVDSとIL との関係を示すものであり、図7C
は電力スイッチング用MOSトランジスタにおいて、テ
スト中である装置(DUT)が破壊された場合のグラフ
である。
Sトランジスタにおいて、正常な動作をする場合の時間
に対するVDSとIL との関係を示すものであり、図7C
は電力スイッチング用MOSトランジスタにおいて、テ
スト中である装置(DUT)が破壊された場合のグラフ
である。
【0030】図7Bの場合、試験回路DUTのゲートに
ゲート電圧が加わると、DUTがターンオンされドレイ
ン電流IL はピーク値(IL ピーク)に到達するように
なる。
ゲート電圧が加わると、DUTがターンオンされドレイ
ン電流IL はピーク値(IL ピーク)に到達するように
なる。
【0031】このとき、負荷コイルLには一定レベルの
エネルギ(E=1/2LIL 2 )が蓄積される。もし、
ゲート電圧が0Vに下がると負荷コイルLにより生成さ
れたフライバック電圧によりDUTはなだれ状態に変わ
るようになる。
エネルギ(E=1/2LIL 2 )が蓄積される。もし、
ゲート電圧が0Vに下がると負荷コイルLにより生成さ
れたフライバック電圧によりDUTはなだれ状態に変わ
るようになる。
【0032】このとき、フライバック電圧はDUTのド
レイン−ソース間ダイオードの破壊電圧により限定され
る。
レイン−ソース間ダイオードの破壊電圧により限定され
る。
【0033】DUTが前記のような動作を繰返す間、寄
生バイポーラ接合トランジスタがターンオンされるとタ
ーンオンされた部位に電流の集中化現象が発生して結局
DUTが破壊される。
生バイポーラ接合トランジスタがターンオンされるとタ
ーンオンされた部位に電流の集中化現象が発生して結局
DUTが破壊される。
【0034】図7Bおよび図7Cにおいて、BVDSS は
降伏電圧を表示し、ターンオフの際VDS電圧は直ぐVDD
レベルとなり安定化されていることを示している。
降伏電圧を表示し、ターンオフの際VDS電圧は直ぐVDD
レベルとなり安定化されていることを示している。
【0035】本発明に従う装置は、従来の技術により製
造された装置と比較して、同一条件において、破壊エネ
ルギが最小2倍、最大5倍程度の堅固性を示した。
造された装置と比較して、同一条件において、破壊エネ
ルギが最小2倍、最大5倍程度の堅固性を示した。
【0036】本発明の好ましい第2および第3実施例が
図5および図6に示されている。図5に示された第2実
施例は第1実施例と類似するが、第1実施例において比
較的広い面積を有するゲートボンディングパッド111
の下に位置するPウェル116をいくつかの小さいウェ
ル領域118に分割して形成することにより、ウェル領
域118において発生される過剰搬送子による電流密度
の減少効果を有するようにする。
図5および図6に示されている。図5に示された第2実
施例は第1実施例と類似するが、第1実施例において比
較的広い面積を有するゲートボンディングパッド111
の下に位置するPウェル116をいくつかの小さいウェ
ル領域118に分割して形成することにより、ウェル領
域118において発生される過剰搬送子による電流密度
の減少効果を有するようにする。
【0037】図5において、フィールド酸化膜104を
境界にして多数のウェル領域118は互いに分離された
が他の部分において電気的にいずれも連結されている。
境界にして多数のウェル領域118は互いに分離された
が他の部分において電気的にいずれも連結されている。
【0038】同様に、図6に示す第3実施例は図4の第
1実施例と同一な構造であるが、異なることは、基板1
00の下部側に基板100と同一な導電型の高濃度半導
体層119と該高濃度半導体層119とは逆の導電型の
高濃度半導体層120を有するように構成したものとし
て絶縁ゲートバイポーラトランジスタを構成するという
ものである。
1実施例と同一な構造であるが、異なることは、基板1
00の下部側に基板100と同一な導電型の高濃度半導
体層119と該高濃度半導体層119とは逆の導電型の
高濃度半導体層120を有するように構成したものとし
て絶縁ゲートバイポーラトランジスタを構成するという
ものである。
【0039】すなわち、前記構造において、P型高濃度
半導体層120をコレクタ、N型半導体層100,11
9をゲート、多数のP型高濃度半導体層101をエミッ
タとする絶縁ゲートバイポーラトランジスタ素子を構成
する。
半導体層120をコレクタ、N型半導体層100,11
9をゲート、多数のP型高濃度半導体層101をエミッ
タとする絶縁ゲートバイポーラトランジスタ素子を構成
する。
【0040】2つの互いに異なる導電型の半導体層11
9,120を付加してPNP型バイポーラトランジスタ
を形成したものであり電流駆動能力を向上させた電力制
御素子である。ターンオフの際発生される過剰搬送子は
Pウェル115を通じてポリシリコン抵抗110を経由
して接地であるソース電極107に流れるようになるの
で、前記第1実施例と同様に周辺のMOSトランジスタ
セルが保護されることができる。
9,120を付加してPNP型バイポーラトランジスタ
を形成したものであり電流駆動能力を向上させた電力制
御素子である。ターンオフの際発生される過剰搬送子は
Pウェル115を通じてポリシリコン抵抗110を経由
して接地であるソース電極107に流れるようになるの
で、前記第1実施例と同様に周辺のMOSトランジスタ
セルが保護されることができる。
【0041】
【発明の効果】前記のように本発明に従う電力スイッチ
ングMOSトランジスタは回路応用上不可避に発生され
る誘導性負荷からの影響に対し効果的に保護されること
ができる構造を有することにより、より信頼性ある素子
を提供することができ、その応用幅が広がり設計の余裕
幅が増加される。実施例として垂直二重拡散MOS構造
について特に説明したが、本発明の原理を適用したさら
に他のスイッチング素子に対してもいずれも適用可能で
あるばかりでなく、本実施例とそれぞれ逆の導電型の構
造を有することも可能である。
ングMOSトランジスタは回路応用上不可避に発生され
る誘導性負荷からの影響に対し効果的に保護されること
ができる構造を有することにより、より信頼性ある素子
を提供することができ、その応用幅が広がり設計の余裕
幅が増加される。実施例として垂直二重拡散MOS構造
について特に説明したが、本発明の原理を適用したさら
に他のスイッチング素子に対してもいずれも適用可能で
あるばかりでなく、本実施例とそれぞれ逆の導電型の構
造を有することも可能である。
【図1】従来の電力スイッチング用MOSトランジスタ
に対する垂直構造およびその問題点を説明する断面図で
ある。
に対する垂直構造およびその問題点を説明する断面図で
ある。
【図2】従来の電力スイッチング用MOSトランジスタ
に対する垂直構造およびその問題点を説明する断面図で
ある。
に対する垂直構造およびその問題点を説明する断面図で
ある。
【図3】本発明の実施例に従う電力スイッチング用MO
Sトランジスタに対するレイアウト図である。
Sトランジスタに対するレイアウト図である。
【図4】本発明の第1実施例に従う電力スイッチング用
MOSトランジスタであり、図3に対するレイアウト図
のA−A′線に沿って取られた断面図である。
MOSトランジスタであり、図3に対するレイアウト図
のA−A′線に沿って取られた断面図である。
【図5】本発明の第2実施例を示す断面図である。
【図6】本発明の第3実施例を示す断面図である。
【図7】本発明のトランジスタの動作状態をテストする
ための測定回路およびその結果を示すグラフである。
ための測定回路およびその結果を示すグラフである。
100 基板 104 フィールド酸化膜 105 ゲート電極 107,112 ソース電極 109,111 ゲートボンディングパッド 110 導電層 119,120 半導体層
Claims (20)
- 【請求項1】 第1導電型の不純物がドープされた半導
体基板と、 前記半導体基板に所定の間隔に分散されて形成される多
数の第2導電型の第1半導体領域と、 前記半導体基板に前記多数の第1半導体領域と所定の間
隔をもって形成された第2導電型の第2半導体領域と、 前記半導体基板に前記第2半導体領域と所定の間隔をも
って形成され、前記第2半導体領域より大きい面積を有
する第2導電型の第3半導体領域と、 前記半導体基板上に前記第3半導体領域と所定の間隔を
もって形成される第2導電型の第4半導体領域と、 前記多数の第1半導体領域のそれぞれに形成されそれぞ
れの深さが前記第1半導体領域の深さより浅く形成され
た多数の第1導電型のソース領域と、 前記第1ないし第4半導体領域上に形成されたゲート絶
縁層と、 前記第1半導体領域の間および第1半導体領域と第2半
導体領域との間のゲート絶縁層上に形成された多数のゲ
ート電極と、 前記ゲート絶縁層上に前記第3半導体領域の周辺に沿い
帯状に形成された導電性ラインと、 前記複数のソース領域と第1および第2半導体領域とに
共通に連結され、さらに、前記導電性ラインの一部分と
接続される第1ソース電極と、 前記導電性ラインの他の部分と前記第4半導体領域とを
互いに連結するための第2ソース電極と、 前記第3半導体領域上のゲート絶縁層上に形成されるゲ
ートボンディングパッドと、 前記半導体基板に接続されるドレイン電極とで構成され
ることを特徴とする、電力スイッチング用MOSトラン
ジスタ。 - 【請求項2】 前記第2および第4半導体領域は前記第
3半導体領域と同一半導体領域で構成されており、前記
第1半導体領域は前記第3半導体領域と局部的に互いに
連結されていることを特徴とする請求項1に記載の電力
スイッチング用MOSトランジスタ。 - 【請求項3】 前記第3半導体領域は多数の領域に分割
されており、該分割された多数の領域は局部的に互いに
連結されていることを特徴とする請求項1に記載の電力
スイッチング用MOSトランジスタ。 - 【請求項4】 前記導電性ラインは、ポリシリコン、A
l、W、ドープされたポリシリコンのいずれか1つから
なることを特徴とする、請求項1に記載の電力スイッチ
ング用MOSトランジスタ。 - 【請求項5】 前記第1半導体領域は高濃度拡散領域
と、前記高濃度拡散領域の外側に前記高濃度拡散領域よ
り浅く形成された低濃度拡散領域とで構成されることを
特徴とする、請求項1に記載の電力スイッチング用MO
Sトランジスタ。 - 【請求項6】 前記第2ないし第4半導体領域はそれぞ
れ高濃度拡散領域で構成されることを特徴とする請求項
1に記載の電力スイッチング用MOSトランジスタ。 - 【請求項7】 前記第3半導体領域は円形、多角形のい
ずれか1つからなることを特徴とする請求項1に記載の
電力スイッチング用MOSトランジスタ。 - 【請求項8】 前記半導体基板の下部に前記半導体基板
と同様な導電型の高濃度半導体層と、前記高濃度半導体
層の下部に第2導電型の高濃度半導体層とをさらに含む
ことを特徴とする請求項1に記載の電力スイッチング用
MOSトランジスタ。 - 【請求項9】 高濃度で第1導電型の不純物がドープさ
れた第1半導体基板と、 前記第1半導体基板上に形成された第2導電型の高濃度
の第1半導体層と、 前記第2導電型の第1半導体層上に形成され前記第1半
導体層と同様な導電型を有する低濃度の第2半導体層
と、 前記第2半導体層に所定の間隔をもって分散され形成さ
れる多数の第1導電型の第1半導体領域と、 前記第2半導体層に前記多数の第1半導体領域と離れて
形成された第1導電型の第2半導体領域と、 前記第2半導体層に前記第2半導体領域と離れて形成さ
れる第1導電型の第3半導体領域と、 前記第2半導体層に前記第3半導体領域と離れて形成さ
れた第1導電型の第4半導体領域と、 前記多数の第1半導体領域のそれぞれに形成されそれぞ
れの深さが前記第1半導体領域の深さより浅く形成され
た多数の第2導電型のソース領域と、 前記第1ないし第4半導体領域上に形成されたゲート絶
縁層と、 前記第1半導体領域の間および第1半導体領域と第2半
導体領域との間のゲート絶縁層上に形成された多数のゲ
ート電極と、 前記ゲート絶縁層上に前記第3半導体領域の周辺に沿い
帯状に形成された導電性ラインと、 前記複数のソース領域、第1および第2半導体領域およ
び導電性ラインの一部分と接続する第1ソース電極と、 前記第4半導体領域と導電性ラインの他の部分と接続す
る第2ソース電極とで構成されることを特徴とする絶縁
ゲートバイポーラトランジスタ。 - 【請求項10】 前記第1ないし第4半導体領域は高濃
度拡散領域で構成されることを特徴とする請求項9に記
載の絶縁ゲートバイポーラトランジスタ。 - 【請求項11】 前記第3半導体領域は多数の領域に分
割されており、該分割された多数の領域は電気的に互い
に連結されていることを特徴とする請求項10に記載の
絶縁ゲートバイポーラトランジスタ。 - 【請求項12】 前記第1半導体領域は前記高濃度拡散
領域の外側に高濃度拡散領域より浅く形成された第1導
電型の低濃度拡散領域をさらに含むことを特徴とする請
求項10に記載の絶縁ゲートバイポーラトランジスタ。 - 【請求項13】 前記第3半導体領域上のゲート絶縁層
上にゲートボンディングパッドが形成されることを特徴
とする請求項9に記載の絶縁ゲートバイポーラトランジ
スタ。 - 【請求項14】 前記導電性ラインは、ポリシリコン、
Al、W、ドープされたポリシリコンのいずれか1つか
らなることを特徴とする請求項9に記載の絶縁ゲートバ
イポーラトランジスタ。 - 【請求項15】 前記第1導電型半導体基板に形成され
る垂直二重拡散MOS型FETと前記垂直二重拡散MO
S型FETのターンオフの際発生される過剰搬送子をバ
イパスさせるための手段で構成され、 前記バイパス手段は、 前記半導体基板に前記MOSFETと所定の間隔をもっ
て形成された第2導電型の第1半導体領域と、 前記第1半導体領域と前記MOSFETのソース電極を
互いに連結するための導電性ラインとで構成されること
を特徴とする、垂直二重拡散MOS型FET。 - 【請求項16】 前記第1導電型半導体基板の下部に第
2導電型半導体層をさらに含むことを特徴とする請求項
15に記載の垂直二重拡散MOS型FET。 - 【請求項17】 ゲート、ソース/ドレインを有しゲー
トボンディングパッドおよび該パッドに対応されるよう
に絶縁層を間におき基板上に半導体ウェル領域を有する
電力スイッチング用MOSトランジスタであって、前記
パッドとウェルとの間に介在された絶縁層の周辺に沿い
一定幅をもって続いたシート抵抗領域を有し、該抵抗領
域は前記パッドに対応されるウェルと電気的に分離され
たさらに他のソース電極に対応するウェルに連結される
よう形成されて過剰搬送子に対する素子破壊を防止する
よう前記抵抗領域およびソースに過剰搬送子が流れるよ
うにしたことを特徴とする電力スイッチング用MOSト
ランジスタ。 - 【請求項18】 前記シート抵抗はポリシリコンで形成
されることを特徴とする請求項17に記載の電力スイッ
チング用MOSトランジスタ。 - 【請求項19】 前記パッドに対応して半導体ウェル領
域は多数個に分割されていずれの一方から電気的に連結
されるようにして過剰搬送子による電流集中を抑制する
ようにしたことを特徴とする請求項17に記載の電力ス
イッチング用MOSトランジスタ。 - 【請求項20】 前記素子形成された基板の下部側には
基板と同一な導電型の高濃度半導体層に続けて該高濃度
半導体層とは逆の導電型の高濃度半導体層をさらに含む
ことを特徴とする請求項17に記載の電力スイッチング
用MOSトランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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