JP3127254B2 - Ｓｏｉ型半導体装置 - Google Patents
Ｓｏｉ型半導体装置Info
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- JP3127254B2 JP3127254B2 JP03262650A JP26265091A JP3127254B2 JP 3127254 B2 JP3127254 B2 JP 3127254B2 JP 03262650 A JP03262650 A JP 03262650A JP 26265091 A JP26265091 A JP 26265091A JP 3127254 B2 JP3127254 B2 JP 3127254B2
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Description
【０００１】
【産業上の利用分野】本発明は、高速動作および高耐圧
動作を行うＳＯＩ型半導体装置に関するものである。
動作を行うＳＯＩ型半導体装置に関するものである。
【０００２】
【従来の技術】図４は従来のこの種の半導体装置の構成
を示す断面図である。同図において、１は単結晶半導体
基板、２はｐ形の能動層３と半導体基板１とを電気的に
絶縁する絶縁膜、４はゲ−ト絶縁膜、５はｎ形のソ−ス
領域、６はｎ形のドレイン領域、７はゲ−ト電極、８は
配線間を電気的に絶縁するための絶縁膜、９はソ−ス電
極、１０はドレイン電極である。
を示す断面図である。同図において、１は単結晶半導体
基板、２はｐ形の能動層３と半導体基板１とを電気的に
絶縁する絶縁膜、４はゲ−ト絶縁膜、５はｎ形のソ−ス
領域、６はｎ形のドレイン領域、７はゲ−ト電極、８は
配線間を電気的に絶縁するための絶縁膜、９はソ−ス電
極、１０はドレイン電極である。
【０００３】このように構成された半導体装置において
は、ゲ−ト電極７側から広がりうる空乏層の厚さが能動
層３の厚さｔS1よりも厚くなるように能動層３の不純物
濃度を設計し、半導体装置の動作時に能動層３の全領域
が空乏化するように構成されている。
は、ゲ−ト電極７側から広がりうる空乏層の厚さが能動
層３の厚さｔS1よりも厚くなるように能動層３の不純物
濃度を設計し、半導体装置の動作時に能動層３の全領域
が空乏化するように構成されている。
【０００４】このように構成する理由は、能動層３内の
実効的な電界強度を低減することによるゲ−ト絶縁膜４
直下の反転層キャリアの移動度劣化の抑制およびこれに
よるドレイン電流の増大と、能動層３内の空乏層の電荷
量の減少に対応する反転層キャリアの増大によるドレイ
ン電流の増大とを実現できるからである。
実効的な電界強度を低減することによるゲ−ト絶縁膜４
直下の反転層キャリアの移動度劣化の抑制およびこれに
よるドレイン電流の増大と、能動層３内の空乏層の電荷
量の減少に対応する反転層キャリアの増大によるドレイ
ン電流の増大とを実現できるからである。
【０００５】また、このように構成される半導体装置に
おいては、能動層３内がゲ−ト電界により空乏化されて
いるため、ドレイン接合から能動層３へのドレイン電界
の侵入を抑制でき、閾値電圧の短チャネル効果を抑制で
きる。したがってこの種の半導体装置は、寸法の微細化
による半導体装置の高集積化と高速動作との双方が期待
でき、近年、その将来性が注目されている。
おいては、能動層３内がゲ−ト電界により空乏化されて
いるため、ドレイン接合から能動層３へのドレイン電界
の侵入を抑制でき、閾値電圧の短チャネル効果を抑制で
きる。したがってこの種の半導体装置は、寸法の微細化
による半導体装置の高集積化と高速動作との双方が期待
でき、近年、その将来性が注目されている。
【０００６】
【発明が解決しようとする課題】しかしながら、この種
の半導体装置では、ドレイン・ソ−ス間耐圧が通常期待
される値よりも低いことが最近明らかになっている。図
５はゲ−ト長０．５μｍのこの種の半導体装置のドレイ
ン電圧・ドレイン電流特性の一例を示したものである。
従来の半導体装置では、ゲ−ト長０．５μｍの場合、ド
レイン・ソ−ス間耐圧は、５Ｖ〜６Ｖ程度である。これ
に対してこの種の半導体装置においては、３Ｖ程度の耐
圧しか得られない。
の半導体装置では、ドレイン・ソ−ス間耐圧が通常期待
される値よりも低いことが最近明らかになっている。図
５はゲ−ト長０．５μｍのこの種の半導体装置のドレイ
ン電圧・ドレイン電流特性の一例を示したものである。
従来の半導体装置では、ゲ−ト長０．５μｍの場合、ド
レイン・ソ−ス間耐圧は、５Ｖ〜６Ｖ程度である。これ
に対してこの種の半導体装置においては、３Ｖ程度の耐
圧しか得られない。
【０００７】この原因は、ソ−ス領域５をエミッタ，能
動層３をベース，ドレイン領域６をコレクタと見なした
寄生バイポーラ効果にあると考えられる。これを図６を
用いて説明する。図６はｎチャネル型半導体装置の一例
である。この種の半導体装置は、通常、半導体基板１と
ソ−ス電極９とを接地し、ゲ−ト電極７とドレイン電極
１０とに正の電圧を印加して動作させる。ドレイン電圧
ＶDが高くなると、ドレイン接合近傍で弱いアバランシ
ェ現象による電子・正孔対が発生し始める。なお、同図
において、丸−は電子を、丸＋は正孔を、点線で囲む丸
−および丸＋は電子・正孔対をそれぞれ示している。こ
のうち、電子はドレイン領域６にそのまま流れ込むが、
正孔は正孔から見て能動層内で最もポテンシャルの低い
能動層３と下部絶縁膜２の界面近傍に移動する。正孔は
ここに集まった後、ドレイン電界によってソ−ス接合内
に注入される。これは寄生バイポーラトランジスタのベ
ース電流に対応する。このベース電流に対応してソ−ス
領域５から多量の電子が能動層３内に逆注入される。
動層３をベース，ドレイン領域６をコレクタと見なした
寄生バイポーラ効果にあると考えられる。これを図６を
用いて説明する。図６はｎチャネル型半導体装置の一例
である。この種の半導体装置は、通常、半導体基板１と
ソ−ス電極９とを接地し、ゲ−ト電極７とドレイン電極
１０とに正の電圧を印加して動作させる。ドレイン電圧
ＶDが高くなると、ドレイン接合近傍で弱いアバランシ
ェ現象による電子・正孔対が発生し始める。なお、同図
において、丸−は電子を、丸＋は正孔を、点線で囲む丸
−および丸＋は電子・正孔対をそれぞれ示している。こ
のうち、電子はドレイン領域６にそのまま流れ込むが、
正孔は正孔から見て能動層内で最もポテンシャルの低い
能動層３と下部絶縁膜２の界面近傍に移動する。正孔は
ここに集まった後、ドレイン電界によってソ−ス接合内
に注入される。これは寄生バイポーラトランジスタのベ
ース電流に対応する。このベース電流に対応してソ−ス
領域５から多量の電子が能動層３内に逆注入される。
【０００８】その量は、 ［注入した正孔の量］×［ソ−スの不純物濃度］／［能
動層の不純物濃度］・・・・・（１） 程度に及ぶ。ここで、逆注入される電子は、いわゆるエ
ミッタ効率（γ）にしたがって流れる。このγは以下の
ように記述される。 γ＝１／［１＋（ＰE ＤE ＬB ／ｎB ／ＤB ／ＬE ）tanh（Ｗ／ＬB ）］ ・・・・・（２） ここにＰE はエミッタ中に拡散する正孔の濃度、ＤE は
エミッタ中に拡散する正孔の拡散係数、ＬB はベース中
に拡散する電子の拡散長、ｎB はベース中に拡散する電
子の濃度、ＤB はベース中の電子の拡散長、ＬE はエミ
ッタ中の正孔の拡散長、Ｗはベースの幅である。
動層の不純物濃度］・・・・・（１） 程度に及ぶ。ここで、逆注入される電子は、いわゆるエ
ミッタ効率（γ）にしたがって流れる。このγは以下の
ように記述される。 γ＝１／［１＋（ＰE ＤE ＬB ／ｎB ／ＤB ／ＬE ）tanh（Ｗ／ＬB ）］ ・・・・・（２） ここにＰE はエミッタ中に拡散する正孔の濃度、ＤE は
エミッタ中に拡散する正孔の拡散係数、ＬB はベース中
に拡散する電子の拡散長、ｎB はベース中に拡散する電
子の濃度、ＤB はベース中の電子の拡散長、ＬE はエミ
ッタ中の正孔の拡散長、Ｗはベースの幅である。
【０００９】一般のバイポーラトランジスタでは、前記
式（２）の分母の第２項が１より十分に小さくなる。す
なわちγはほぼ１となり、エミッタからベースに逆注入
される電子の殆ど全てがコレクタに到達することを意味
する。
式（２）の分母の第２項が１より十分に小さくなる。す
なわちγはほぼ１となり、エミッタからベースに逆注入
される電子の殆ど全てがコレクタに到達することを意味
する。
【００１０】ＳＯＩ型半導体装置では、ベースとして機
能する能動層の長さが長いため、Ｗ／ＬB が１より大き
くなり、γは通常のバイポーラトランジスタほど大きく
はならない。しかし、能動層に注入された電子の一部は
ドレイン接合に到達し、ドレイン接合近傍で新たなアバ
ランシェ現象を誘起しつつドレイン接合内に流れ込む。
これはエミッタ効率からもとまる利得ｈfe（＝γ／（１
−γ）で支配される正帰還現象であるために急激にドレ
イン電流が増大する結果となり、ドレイン・ソ−ス間耐
圧が低下することとなる。このようにこの種のＳＯＩ型
半導体装置は、幾つかの大きな特長を有しながらも、同
時に前述したような問題点を有するためにまだ実用化さ
れるに至っていない。
能する能動層の長さが長いため、Ｗ／ＬB が１より大き
くなり、γは通常のバイポーラトランジスタほど大きく
はならない。しかし、能動層に注入された電子の一部は
ドレイン接合に到達し、ドレイン接合近傍で新たなアバ
ランシェ現象を誘起しつつドレイン接合内に流れ込む。
これはエミッタ効率からもとまる利得ｈfe（＝γ／（１
−γ）で支配される正帰還現象であるために急激にドレ
イン電流が増大する結果となり、ドレイン・ソ−ス間耐
圧が低下することとなる。このようにこの種のＳＯＩ型
半導体装置は、幾つかの大きな特長を有しながらも、同
時に前述したような問題点を有するためにまだ実用化さ
れるに至っていない。
【００１１】したがって本発明は、従来の半導体装置に
おいて問題となっていたドレイン・ソ−ス間の耐圧低下
を飛躍的に改善し、高い電源電圧のもとで高速動作を行
いうるＳＯＩ型半導体装置を提供することを目的として
いる。
おいて問題となっていたドレイン・ソ−ス間の耐圧低下
を飛躍的に改善し、高い電源電圧のもとで高速動作を行
いうるＳＯＩ型半導体装置を提供することを目的として
いる。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明によるＳＯＩ型半導体装置は、第１の絶
縁膜（１２）と、この第１の絶縁膜（１２）上に形成さ
れ、かつ、第１のソース領域（１６ａ）およびドレイン
領域（１７）とこれら二領域によって挟まれた能動層
（１３）とを有する半導体アイランドと、この半導体ア
イランドを被覆する第２の絶縁膜（１４）と、前記能動
層（１３）と対向する前記第２の絶縁膜（１４）上に形
成されたゲート電極（１５）と、前記半導体アイランド
および前記絶縁膜からなる構成を被覆する第３の絶縁膜
（１８）と、前記第２および第３の絶縁膜（１４，１
８）に開口されたコンタクトホールを介して、前記第１
のソース領域（１６ａ）に電気的に接続されたソース電
極（１９）と、前記第２および第３の絶縁膜（１４，１
８）に開口されたコンタクトホールを介して、前記ドレ
イン領域（１７）に電気的に接続されたドレイン電極
（２０）と、前記半導体アイランドにおける前記第１の
ソース領域（１６ａ）は、その内部に前記第１のソース
領域（１６ａ）とは異なる導電形の第２のソース領域
（１６ｂ）を有し、この第２のソース領域（１６ｂ）
は、Ｌ E ＞Ｌ spn （Ｌ E は前記第２のソース領域が存在し
ない場合の正孔の拡散長、Ｌ spn は前記第２のソース領
域のソース接合からの距離）を満たす位置に設けられて
いる。また、前記半導体アイランドにおける前記ドレイ
ン領域（２７ａ）は、前記能動層（２３）を境界として
前記第１および第２のソース領域（２６ａ，２６ｂ）と
対称な構造をさらに有してもよい。
るために本発明によるＳＯＩ型半導体装置は、第１の絶
縁膜（１２）と、この第１の絶縁膜（１２）上に形成さ
れ、かつ、第１のソース領域（１６ａ）およびドレイン
領域（１７）とこれら二領域によって挟まれた能動層
（１３）とを有する半導体アイランドと、この半導体ア
イランドを被覆する第２の絶縁膜（１４）と、前記能動
層（１３）と対向する前記第２の絶縁膜（１４）上に形
成されたゲート電極（１５）と、前記半導体アイランド
および前記絶縁膜からなる構成を被覆する第３の絶縁膜
（１８）と、前記第２および第３の絶縁膜（１４，１
８）に開口されたコンタクトホールを介して、前記第１
のソース領域（１６ａ）に電気的に接続されたソース電
極（１９）と、前記第２および第３の絶縁膜（１４，１
８）に開口されたコンタクトホールを介して、前記ドレ
イン領域（１７）に電気的に接続されたドレイン電極
（２０）と、前記半導体アイランドにおける前記第１の
ソース領域（１６ａ）は、その内部に前記第１のソース
領域（１６ａ）とは異なる導電形の第２のソース領域
（１６ｂ）を有し、この第２のソース領域（１６ｂ）
は、Ｌ E ＞Ｌ spn （Ｌ E は前記第２のソース領域が存在し
ない場合の正孔の拡散長、Ｌ spn は前記第２のソース領
域のソース接合からの距離）を満たす位置に設けられて
いる。また、前記半導体アイランドにおける前記ドレイ
ン領域（２７ａ）は、前記能動層（２３）を境界として
前記第１および第２のソース領域（２６ａ，２６ｂ）と
対称な構造をさらに有してもよい。
【００１３】
【作用】本発明における半導体装置においては、ドレイ
ン接合近傍で発生した電子・正孔対のうち、第１導電形
を担うキャリアの殆ど全てが第２導電形のソ−ス領域に
注入されるが、第１導電形のソ−ス領域が能動層の直近
に位置しているため、注入されたキャリアの拡散長が制
限され、第２導電形のソ−ス領域をエミッタとする寄生
バイポーラトランジスタのエミッタ注入効率が低下す
る。これによって第２導電形のソ−ス領域から第１導電
形の能動層に逆注入されるキャリアの量が少なくなり、
寄生バイポーラ効果を抑制でき、動作耐圧の向上が図れ
る。
ン接合近傍で発生した電子・正孔対のうち、第１導電形
を担うキャリアの殆ど全てが第２導電形のソ−ス領域に
注入されるが、第１導電形のソ−ス領域が能動層の直近
に位置しているため、注入されたキャリアの拡散長が制
限され、第２導電形のソ−ス領域をエミッタとする寄生
バイポーラトランジスタのエミッタ注入効率が低下す
る。これによって第２導電形のソ−ス領域から第１導電
形の能動層に逆注入されるキャリアの量が少なくなり、
寄生バイポーラ効果を抑制でき、動作耐圧の向上が図れ
る。
【００１４】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は本発明によるＳＯＩ型半導体装置の一
実施例による構成を示すｎチャネル型半導体装置の断面
図である。同図において、１１は例えばシリコンからな
る単結晶半導体基板、１２はｐ形の能動層１３と半導体
基板１１とを電気的に絶縁するための例えばシリコン酸
化膜からなる絶縁膜、１４は例えばシリコン酸化膜によ
るゲ−ト絶縁膜、１５は例えば多結晶シリコンによるゲ
−ト電極、１６ａはｎ形のソ−ス領域、１６ｂはｐ形の
ソ−ス領域、１７はｎ形のドレイン領域、１８は配線間
を電気的に絶縁するための絶縁膜、１９はｎ形ソ−ス領
域１６ａに接触したソ−ス電極、２０はｎ形のドレイン
領域１７に接触したドレイン電極である。ただし、この
場合、能動層１３の厚さｔS2はゲ−ト絶縁膜１４直下か
ら広がりうる空乏層の厚さより薄く設計されている。
説明する。図１は本発明によるＳＯＩ型半導体装置の一
実施例による構成を示すｎチャネル型半導体装置の断面
図である。同図において、１１は例えばシリコンからな
る単結晶半導体基板、１２はｐ形の能動層１３と半導体
基板１１とを電気的に絶縁するための例えばシリコン酸
化膜からなる絶縁膜、１４は例えばシリコン酸化膜によ
るゲ−ト絶縁膜、１５は例えば多結晶シリコンによるゲ
−ト電極、１６ａはｎ形のソ−ス領域、１６ｂはｐ形の
ソ−ス領域、１７はｎ形のドレイン領域、１８は配線間
を電気的に絶縁するための絶縁膜、１９はｎ形ソ−ス領
域１６ａに接触したソ−ス電極、２０はｎ形のドレイン
領域１７に接触したドレイン電極である。ただし、この
場合、能動層１３の厚さｔS2はゲ−ト絶縁膜１４直下か
ら広がりうる空乏層の厚さより薄く設計されている。
【００１５】次にこのように構成された半導体装置の動
作を図２を用いて説明する。図２に示すように半導体基
板１１とソ−ス電極１９とを接地し、ゲ−ト電極１５と
ドレイン電極２０とにそれぞれ適当な正の電圧ＶG とＶ
D とを印加する。ドレイン電圧ＶD が高くなると、従来
の半導体装置と同様にドレイン接合近傍で弱いアバラン
シェ現象による電子・正孔対が発生し始める。なお、同
図においても、丸−は電子を、丸＋は正孔を、点線で囲
む丸−およびまる＋は電子・正孔対をそれぞれ示してい
る。このうち、電子はドレイン領域１７にそのまま流れ
込む。他方、ｎ形ソ−ス領域１６ａ中にｐ形ソ−ス領域
１６ｂが内在する本実施例の半導体装置では、ドレイン
接合近傍で発生した正孔がｎ形ソ−ス領域１６ｂに注入
された際、ソ−ス接合から距離Ｌspn だけ離れた所にｐ
形ソ−ス領域１６ｂが存在するため、正孔の大部分は距
離Ｌspn 内で再結合することとなる。ｐ形ソ−ス領域１
６ｂが存在しない場合の正孔の拡散長をＬE とすると
き、ＬE ＜Ｌspn であれば、ｐ形ソ−ス領域１６ｂは正
孔の再結合に殆ど影響を与えないが、ＬE ＞Ｌspn とな
ると、ｐ形ソ−ス領域１６ｂによって正孔の再結合距離
（拡散長）が単縮化されたことになる。これは式（２）
の分母の第２項を増大させ、エミッタ効率を低下させ
る。すなわちソ−ス領域から能動層領域への電子の逆注
入が抑制され、利得ｈfeの減少につながる。このように
してＬE ＞Ｌspn となるようにｐ形ソ−ス１６ｂを配置
することによって寄生バイポーラトランジスタの正帰還
現象を抑制してドレイン・ソ−ス間耐圧を向上させるこ
とができる。
作を図２を用いて説明する。図２に示すように半導体基
板１１とソ−ス電極１９とを接地し、ゲ−ト電極１５と
ドレイン電極２０とにそれぞれ適当な正の電圧ＶG とＶ
D とを印加する。ドレイン電圧ＶD が高くなると、従来
の半導体装置と同様にドレイン接合近傍で弱いアバラン
シェ現象による電子・正孔対が発生し始める。なお、同
図においても、丸−は電子を、丸＋は正孔を、点線で囲
む丸−およびまる＋は電子・正孔対をそれぞれ示してい
る。このうち、電子はドレイン領域１７にそのまま流れ
込む。他方、ｎ形ソ−ス領域１６ａ中にｐ形ソ−ス領域
１６ｂが内在する本実施例の半導体装置では、ドレイン
接合近傍で発生した正孔がｎ形ソ−ス領域１６ｂに注入
された際、ソ−ス接合から距離Ｌspn だけ離れた所にｐ
形ソ−ス領域１６ｂが存在するため、正孔の大部分は距
離Ｌspn 内で再結合することとなる。ｐ形ソ−ス領域１
６ｂが存在しない場合の正孔の拡散長をＬE とすると
き、ＬE ＜Ｌspn であれば、ｐ形ソ−ス領域１６ｂは正
孔の再結合に殆ど影響を与えないが、ＬE ＞Ｌspn とな
ると、ｐ形ソ−ス領域１６ｂによって正孔の再結合距離
（拡散長）が単縮化されたことになる。これは式（２）
の分母の第２項を増大させ、エミッタ効率を低下させ
る。すなわちソ−ス領域から能動層領域への電子の逆注
入が抑制され、利得ｈfeの減少につながる。このように
してＬE ＞Ｌspn となるようにｐ形ソ−ス１６ｂを配置
することによって寄生バイポーラトランジスタの正帰還
現象を抑制してドレイン・ソ−ス間耐圧を向上させるこ
とができる。
【００１６】図３は本発明によるＳＯＩ型半導体装置の
他の実施例による構成を示すｎチャネル型半導体装置の
断面図である。同図において、２１は例えばシリコンか
らなる単結晶半導体基板、２２はｐ形の能動層２３と半
導体基板２１とを電気的に絶縁するための例えばシリコ
ン酸化膜からなる絶縁膜、２４は例えばシリコン酸化膜
によるゲ−ト絶縁膜、２５は例えば多結晶シリコンによ
るゲ−ト電極、２６ａはｎ形ソ−ス領域、２６ｂはｐ形
ソ−ス領域、２７ａはｎ形ドレイン領域、２７ｂはｐ形
ドレイン領域、２８は配線間を電気的に絶縁するための
絶縁膜、２９はｎ形ソ−ス領域２６ａに接触したソ−ス
電極、３０はｎ形ドレイン領域２７ａに接触したドレイ
ン電極である。ただし、能動層２３の厚さｔs2はゲ−ト
絶縁膜２４直下から広がりうる空乏層の厚さより薄く設
計する。
他の実施例による構成を示すｎチャネル型半導体装置の
断面図である。同図において、２１は例えばシリコンか
らなる単結晶半導体基板、２２はｐ形の能動層２３と半
導体基板２１とを電気的に絶縁するための例えばシリコ
ン酸化膜からなる絶縁膜、２４は例えばシリコン酸化膜
によるゲ−ト絶縁膜、２５は例えば多結晶シリコンによ
るゲ−ト電極、２６ａはｎ形ソ−ス領域、２６ｂはｐ形
ソ−ス領域、２７ａはｎ形ドレイン領域、２７ｂはｐ形
ドレイン領域、２８は配線間を電気的に絶縁するための
絶縁膜、２９はｎ形ソ−ス領域２６ａに接触したソ−ス
電極、３０はｎ形ドレイン領域２７ａに接触したドレイ
ン電極である。ただし、能動層２３の厚さｔs2はゲ−ト
絶縁膜２４直下から広がりうる空乏層の厚さより薄く設
計する。
【００１７】通常、この種の半導体装置は、前述した実
施例の図２で説明したようにドレイン領域１７に対して
ソース領域１６ａを必ず低電位に設定して動作させる。
しかし、高機能化された回路の中では、パス・トランジ
スタ論理回路あるいはトランスミッション・ゲ−ト回路
と呼ばれるようなソ−ス領域１６ａとドレイン領域１７
との電位の相関関係が時間とともに変化し、どちらかが
ソ−ス電極あるいはドレイン電極であるかを決めがたい
ような半導体装置の使用方法がある。このような場合、
ソ−ス領域１６ａとドレイン領域１７とのどちらかがソ
−ス領域となっても本発明の効果を期待できるようにす
る必要がある。このような観点から、本実施例では、図
３に示すようにｎ形のソ−ス領域２６ａとドレイン領域
２７ａとの下部の双方にｐ形領域としてソ−ス領域２６
ｂとドレイン領域２７ｂとを埋め込んでいる。
施例の図２で説明したようにドレイン領域１７に対して
ソース領域１６ａを必ず低電位に設定して動作させる。
しかし、高機能化された回路の中では、パス・トランジ
スタ論理回路あるいはトランスミッション・ゲ−ト回路
と呼ばれるようなソ−ス領域１６ａとドレイン領域１７
との電位の相関関係が時間とともに変化し、どちらかが
ソ−ス電極あるいはドレイン電極であるかを決めがたい
ような半導体装置の使用方法がある。このような場合、
ソ−ス領域１６ａとドレイン領域１７とのどちらかがソ
−ス領域となっても本発明の効果を期待できるようにす
る必要がある。このような観点から、本実施例では、図
３に示すようにｎ形のソ−ス領域２６ａとドレイン領域
２７ａとの下部の双方にｐ形領域としてソ−ス領域２６
ｂとドレイン領域２７ｂとを埋め込んでいる。
【００１８】
【発明の効果】以上、説明したように本発明によれば、
以下のような極めて優れた効果が得られる。 ソ−ス領域の内部に能動層と同じ導電形の高不純物濃
度層を設けているので、ドレイン接合近傍で発生した電
子・正孔対のうち、第１導電形を担うキャリアがそのま
ま全ソース領域に注入されたとしても、ソース接合面近
傍に能動層と同じ導電形の領域を設けることによってそ
れらのキャリアの拡散長を抑制できる。 前述した効果により、寄生バイポーラ効果が発生す
る契機となるソ−ス領域から能動層領域への第２導電形
を担うキャリアの能動層への注入量を飛躍的に抑制で
き、エミッタ効率の低下によって寄生バイポーラ素子の
利得定数を抑制でき、これによってドレイン・ソ−ス間
耐圧を大幅に改善することができる。 高い電源電圧での動作が可能となり、これまでのこの
種の半導体装置よりも高速な動作を実現できる。
以下のような極めて優れた効果が得られる。 ソ−ス領域の内部に能動層と同じ導電形の高不純物濃
度層を設けているので、ドレイン接合近傍で発生した電
子・正孔対のうち、第１導電形を担うキャリアがそのま
ま全ソース領域に注入されたとしても、ソース接合面近
傍に能動層と同じ導電形の領域を設けることによってそ
れらのキャリアの拡散長を抑制できる。 前述した効果により、寄生バイポーラ効果が発生す
る契機となるソ−ス領域から能動層領域への第２導電形
を担うキャリアの能動層への注入量を飛躍的に抑制で
き、エミッタ効率の低下によって寄生バイポーラ素子の
利得定数を抑制でき、これによってドレイン・ソ−ス間
耐圧を大幅に改善することができる。 高い電源電圧での動作が可能となり、これまでのこの
種の半導体装置よりも高速な動作を実現できる。
【図１】本発明によるＳＯＩ型半導体装置の一実施例に
よる構成を示すｎチャネル型半導体装置の断面図であ
る。
よる構成を示すｎチャネル型半導体装置の断面図であ
る。
【図２】図１に示す半導体装置の動作を説明するための
概念図である。
概念図である。
【図３】本発明によるＳＯＩ型半導体装置の他の実施例
による構成を示すｎチャネル型半導体装置の断面図であ
る。
による構成を示すｎチャネル型半導体装置の断面図であ
る。
【図４】従来のＳＯＩ型半導体装置の構成を示す断面図
である。
である。
【図５】図４に示す半導体装置において得られる動作特
性を示す図である。
性を示す図である。
【図６】図４に示す半導体装置において現れる寄生バイ
ポーラ効果を説明する概念図である。
ポーラ効果を説明する概念図である。
１１ 単結晶半導体基板 １２ 絶縁膜 １３ ｐ形の能動層 １４ ゲ−ト絶縁膜 １５ ゲート電極 １６ａ ｎ形のソース領域 １６ｂ ｐ形のソース領域 １７ ｎ形のドレイン領域 １８ ゲ−ト電極保護用の絶縁膜 １９ ソ−ス電極 ２０ ドレイン電極 ２１ 単結晶半導体基板 ２２ 絶縁膜 ２３ ｐ形の能動層 ２４ ゲ−ト絶縁膜 ２５ ゲート電極 ２６ａ ｎ形のソ−ス領域 ２６ｂ ｐ形のソース領域 ２７ａ ｎ形のドレイン領域 ２７ｂ ｐ形のドレイン領域 ２８ 保護絶縁膜 ２９ ソ−ス電極 ３０ ドレイン電極
Claims (2)
- 【請求項１】 第１の絶縁膜と、 この第１の絶縁膜上に形成され、かつ、第１のソース領
域およびドレイン領域とこれら二領域によって挟まれた
能動層とを有する半導体アイランドと、 この半導体アイランドを被覆する第２の絶縁膜と、 前記能動層と対向する前記第２の絶縁膜上に形成された
ゲート電極と、 前記半導体アイランドおよび前記絶縁膜からなる構成を
被覆する第３の絶縁膜と、 前記第２および第３の絶縁膜に開口されたコンタクトホ
ールを介して、前記第１のソース領域に電気的に接続さ
れたソース電極と、 前記第２および第３の絶縁膜に開口されたコンタクトホ
ールを介して、前記ドレイン領域に電気的に接続された
ドレイン電極と、 前記半導体アイランドにおける前記第１のソース領域
は、その内部に前記第１のソース領域とは異なる導電形
の第２のソース領域を有し、 この第２のソース領域は、Ｌ E ＞Ｌ spn （Ｌ E は前記第２
のソース領域が存在しない場合の正孔の拡散長、Ｌ spn
は前記第２のソース領域のソース接合からの距離）を満
たす位置に設けられている ことを特徴とするＳＯＩ型半
導体装置。 - 【請求項２】 請求項１に記載のＳＯＩ型半導体装置に
おいて、 前記半導体アイランドにおける前記ドレイン領域は、前
記能動層を境界として前記第１および第２のソース領域
と対称な構造をさらに有する ことを特徴とするＳＯＩ型
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03262650A JP3127254B2 (ja) | 1991-09-17 | 1991-09-17 | Ｓｏｉ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03262650A JP3127254B2 (ja) | 1991-09-17 | 1991-09-17 | Ｓｏｉ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575120A JPH0575120A (ja) | 1993-03-26 |
| JP3127254B2 true JP3127254B2 (ja) | 2001-01-22 |
Family
ID=17378726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03262650A Expired - Fee Related JP3127254B2 (ja) | 1991-09-17 | 1991-09-17 | Ｓｏｉ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127254B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0625757U (ja) * | 1992-08-27 | 1994-04-08 | 株式会社堀場製作所 | メタン・非メタン炭化水素分析計 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3260660B2 (ja) * | 1996-08-22 | 2002-02-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
1991
- 1991-09-17 JP JP03262650A patent/JP3127254B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0625757U (ja) * | 1992-08-27 | 1994-04-08 | 株式会社堀場製作所 | メタン・非メタン炭化水素分析計 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575120A (ja) | 1993-03-26 |
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