JPH0621342A - 電力集積回路 - Google Patents

電力集積回路

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JPH0621342A
JPH0621342A JP5084631A JP8463193A JPH0621342A JP H0621342 A JPH0621342 A JP H0621342A JP 5084631 A JP5084631 A JP 5084631A JP 8463193 A JP8463193 A JP 8463193A JP H0621342 A JPH0621342 A JP H0621342A
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region
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power
power integrated
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JP5084631A
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Johnny K O Sin
ケイ オー シン ジョニー
Barry M Singer
エム シンガー バリー
Satyendranath Mukherjee
ムケリエ サテインドラナス
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Koninklijke Philips Electronics NV
Philips Electronics NV
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Abstract

(57)【要約】 【目的】 少数キャリアが基板から注入されることによ
り低電力回路素子に生じるラッチアップ問題を解決す
る。 【構成】 電力集積回路装置は第１導電型の基板10と、
この基板上の第２導電型のエピタキシャル表面層12とを
有し、基板とでｐ−ｎ接合を形成している高電力ダイオ
ード又はラテラルＭＯＳトランジスタのような半導体電
力装置14がエピタキシャル表面層12内に位置し、１つ以
上の低電力半導体回路素子が形成されている半導体ウエ
ル領域16が半導体電力装置14から離間してエピタシャル
表面層12内に形成されている。本発明の目的を達成する
ために、半導体電力装置14と半導体ウエル領域16との間
でエピタキシャル表面層12内にコレクタ領域18と分離領
域20とを設ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電力集積回路（ＰＩ
Ｃ）装置の分野に関するもので、特に電力装置と同じ集
積回路上に設けられた低電力回路素子におけるラッチア
ップを阻止することに関するものである。
【０００２】
【従来の技術】こようなＰＩＣ装置では、代表的に、誘
導性負荷の電力スイッチング分野やその他の分野で自由
端（フリーホイーリング）ダイオードが電力装置と組合
せて用いられている。この自由輪ダイオードは代表的
に、少数キャリアを基板中に注入するようにして順方向
電流が電力装置に流れるのを阻止するように接続した別
個の外部ダイオードである。しかし、電力装置における
互いに反対の導電型の隣接領域より成る本体ダイオード
を設け、これを自由輪ダイオードとして作用させること
により、外部ダイオードを無くするのが望ましい。この
構成によれば外部部品を無くすばかりではなく、ＰＩＣ
装置に用いた場合の接続ピンの総数を少なくもする。
【０００３】しかし、バルクＣＭＯＳ処理を用いて構成
したようなＰＩＣ装置では、本体ダイオードがターン・
オンすると、少数キャリアが基板内に注入される。低電
力回路は寄生トランジスタのコレクタを構成する半導体
ウェル領域中に形成されている為、本体ダイオードによ
り注入される少数キャリアがウェル領域により集めら
れ、その結果ラッチアップや低電力回路素子の故障が生
じる。従って、ＰＩＣ装置における本体ダイオードを自
由輪ダイオードとして用いる為には、本体ダイオードと
半導体ウェル領域内に形成された低電力回路素子との間
の相互作用を防止する技術を必要とする。ラッチアップ
を阻止するか或いは少数キャリアを吸収するか或いはこ
れらの双方を行なう従来の種々の技術が知られているが
（例えば、米国特許第4,952,998 号及び第4,862,233 号
明細書、特開昭62−12151 号公報明細書、1983年12月発
行のＩＥＥＥ Electron Device Letters, Vol. Edl-4,
No.12の第438 〜440 頁の論文“Epitaxial Layer Enha
ncement of n-Well Guard Rings for CMOS Circuits ”
参照）、これら従来の技術のいずれも、電力装置の本体
ダイオードを電力集積回路中で自由輪ダイオードとして
用いる場合にラッチアップを阻止するのに完全に満足な
ものではない。
【０００４】
【発明が解決しようとする課題】本発明の目的は、電力
装置の本体ダイオードを電力集積回路装置中の自由輪ダ
イオードとして用いうるようにするとともに、この電力
集積回路装置中の隣接の半導体ウェル領域中に形成した
低電力回路におけるラッチアップを阻止することにあ
る。本発明の他の目的は、構造が簡単で通常の処理技術
を用いて容易に且つ廉価に製造しうる、ラッチアップを
防止したＥＰＩＣ装置を提供せんとするにある。
【０００５】
【課題を解決するための手段】本発明は、第１導電型の
半導体基板と、この半導体基板上に設けられ、第１導電
型とは反対の第２導電型の半導体エピタキシアル表面層
と、この半導体エピタキシアル表面層内に少なくとも部
分的に位置し、前記の半導体基板とでｐ−ｎ接合ダイオ
ードを形成する半導体電力装置と、前記の半導体エピタ
キシアル表面層内に前記の半導体電力装置から離間して
設けた第２導電型の半導体ウェル領域であって、少なく
とも１つの低電力半導体回路素子を有する当該半導体ウ
ェル領域とを具える電力集積回路において、前記のエピ
タキシアル表面層のドーピング濃度よりも高いドーピン
グ濃度を有する第２導電型の半導体コレクタ領域が、前
記のエピタキシアル表面層中に前記の半導体電力装置と
接近するもこの半導体電力装置から離間して設けられ、
前記の半導体基板のドーピング濃度よりも高いドーピン
グ濃度を有する第１導電型の半導体分離領域が、前記の
半導体エピタキシアル表面層中に前記の半導体コレクタ
領域と前記の半導体ウェル領域との間でこれら領域から
離間して設けられていることを特徴とする。
【０００６】本発明によりＰＩＣ装置にコレクタ領域及
び分離領域の双方を設けることにより、本体ダイオード
を自由輪ダイオードとして用いているＰＩＣ装置で少数
キャリアが基板中に注入されることにより生じるラッチ
アップが実質的に防止される。従って、簡単で、容易に
製造でき、ラッチアップを防止した、集積化自由輪ダイ
オードを有するＰＩＣ装置が得られる。
【０００７】
【実施例】図１は、約1014原子／cm3 のドーピング濃度
を有する第１導電型、本例の場合ｐ導電型の半導体基板
10を具える電力集積回路（ＰＩＣ）装置１を示す。この
半導体基板上には、ドーピング濃度が約1014原子／cm3
で厚さが代表的に約５〜20ミクロンの範囲であり、前記
の第１導電型とは逆の導電型、この場合ｎ導電型である
半導体エピタキシアル表面層12が設けられている。ＰＩ
Ｃ装置は更に、少なくとも部分的にエピタキシアル表面
層12内に位置している半導体電力装置14と、ｎ型領域44
により図１に簡単な形態で示す少なくとも１つの低電力
半導体回路素子を有するｎ型の半導体ウェル領域16とを
具えている。半導体電力装置14は、ｎ型領域22と、ｎ型
エピタキシアル層12と、埋込ｐ型領域32と、ｐ型領域28
とを含むダイオードとして図１に簡単な形態で表わして
ある。この電力装置は本発明を明瞭簡単に説明する目的
で単に記号的に表わしたものであることに注意すべきで
ある。実際には、半導体電力装置14を種々の電力装置の
任意の１つ、例えばＬＤＭＯＳトランジスタ或いはＬＩ
ＧＢＴ或いはサイリスタとすることができる。ｎ型半導
体ウェル領域16は実際には代表的に、ＣＭＯＳ回路素子
のような複数の低電力半導体回路素子を含む。この場合
明瞭簡単化のために、代表的にＣＭＯＳ回路を電圧源に
外部接続する点としうる単一の半導体領域44のみを示
す。
【０００８】本発明によれば、ＰＩＣ装置が更に電力装
置14に隣接して位置するｎ型の半導体コレクタ領域18
と、このコレクタ領域18及び半導体ウェル領域16間に位
置するｐ型半導体分離領域20とを具える。図１に示す電
力集積回路装置は種々の形態に製造しうることにも注意
すべきである。例えば、上側から見た場合に、領域28、
コレクタ領域18、分離領域20及び半導体ウェル領域16が
中央領域22を中心とする同心的な環状領域を形成するよ
うに、装置が領域22を囲む対称形態に形成することがで
きる。
【０００９】上述した全体像を考慮して図１及び２に示
す装置の構造を以下に詳細に説明し、その後本発明がＰ
ＩＣ装置でいかに機能してラッチアップを阻止するかを
説明する。
【００１０】簡単化のためにラテラルダイオードとして
図１に示す半導体電力装置14は、ドピーング濃度を比較
的大きく、代表的に1019〜1020原子／cm3 程度とし、厚
さを約0.3 〜1.0 ミクロンとし、ｎ型材料とした表面領
域22を有する。この表面領域22は表面金属化層24によ
り、線図的に示す電極26に接続されている。電力装置14
のダイオード構造は約1017〜1018原子／cm3 の比較的高
いドーピング濃度を有するｐ型領域28をも含んでおり、
この領域28はエピタキシアル表面層12と基板10との間の
界面に位置するｐ型埋込領域32まで下方に延在してお
り、この埋込領域は約3.0 〜5.0 ×1015原子／cm3 のド
ーピング濃度及び約３〜５ミクロンの厚さを有してい
る。電力ダイオードの陽極を構成する領域28には表面金
属化層30が設けられており、この金属化層30は本例では
線図的に図示するように接地されている。金属化層を有
していないエピタキシアル層12の表面部分は通常のよう
に酸化物層52のような絶縁層で被覆する。
【００１１】ドーピング濃度が約3.0 〜5.0 ×1015原子
／cm3 のｎ型領域である半導体コレクタ領域18が電力装
置の領域28に隣接して位置しており、このコレクタ領域
１８はエピタキシアル層12の上側面から、基板とこのエ
ピタキシアル層12との界面に位置するコレクタ埋込領域
40まで下方に延在し、このコレクタ埋込領域40はｎ導電
型でそのドーピング濃度は約1017〜1018原子／cm3 で、
その厚さは約２〜４ミクロンである。コレクタ領域の構
造は、領域22とほぼ同じドーピング濃度及び厚さを有す
るｎ型層である半導体表面接点層34を設けることにより
完成させる。この表面接点層34への電気接続は金属化層
36及び線図的に示す電極38により行なう。
【００１２】ｐ型半導体分離領域20はコレクタ領域18に
隣接して設け、この分離領域20は領域28とほぼ同じドー
ピング濃度及び厚さとする。同様に、コレクタ埋込領域
32とほぼ同じドーピング濃度及び厚さとしたｐ型分離埋
込領域42を分離領域20の下側でエピタキシア層及び基板
間の界面に設ける。
【００１３】図１に示すＰＩＣ装置の最終素子はコレク
タ領域18とほぼ同じドーピング濃度及び縦方向の延在量
を有するｎ型半導体ウェル領域16であり、その下側にコ
レクタ埋込領域40と同様なドーピング濃度、厚さ及び位
置の埋込層50がある。上述したように、このウェル領域
16は、コレクタ領域の表面接点層34とほぼ同じ厚さ及び
ドーピング濃度を有する表面接点領域44として記号的に
簡単に示す低電力半導体回路素子を実際には複数個含
む。接点領域44には金属化層46と記号的に示す電極48と
が設けられている。
【００１４】図２は図１に示す装置のような装置の一部
を示す断面図であり、半導体分離領域20の第２実施例を
示している。本例では、ＰＩＣ装置２に酸化物層52を経
て延在す追加の金属化層54が設けられており、この金属
化層が半導体分離領域20の上側面に接触する。このこと
以外ではＰＩＣ装置１は図１に示す装置１と同じであ
る。図２に示す例では、双方の例の基板10と同様に金属
化層54が接地されている。図２の他の部分は装置の周囲
の領域を示しており、これらは図１における同じ符号の
部分と同じである。
【００１５】上述したように、集積化した本体ダイオー
ドを自由輪ダイオードとして用いるＰＩＣ装置では代表
的に、不所望な少数キャリアが基板中に注入され、場合
によってはラッチアップや低電力回路の損傷が生じる。
本発明は、コレクタ領域を分離領域と組合せて設け、基
板中に少数キャリアが流れることにより生じるラッチア
ップを阻止することにより上述した問題を解決するもの
である。説明のために、負電圧が電極26に印加されるも
のとすると、電流は電極26から領域22、エピタキシアル
層12、領域28、金属化層30を経て大地に流れる。しか
し、この電力ダイオード（又は他の電力装置）14が導通
すると、基板10への不所望な少数キャリアの注入も生じ
る。本発明による保護手段を設けていない従来の装置で
は、或いはコレクタ領域のみを含む装置でも、これら少
数キャリアの幾らかが基板を経て流れてウェル領域16に
達する。その理由は、動作中電極48が代表的に正電圧点
に接続され、少数キャリア（この場合電子）を基板から
引取る為である。基板中への少数キャリアの注入により
生ぜしめるこの漏洩電流はウエル領域16内に含まれる低
電力回路素子をラッチアップせしめ、極端な場合には装
置を永久的に損傷せしめてしまうおそれがある。
【００１６】このような損傷を及ぼす漏洩電流を減少さ
せるために、電力装置14と、ウエル領域16を含む回路と
の間にコレクタ領域18を設ける。分離領域20を有さない
従来の装置では、コレクタ領域が設けられている場合で
もこのコレクタ領域が代表的に正電源電圧の点に接続さ
れている。しかし、このようにすると、不所望に大きな
電流がコレクタ領域を流れてしまい、これが欠点を伴な
うとともに幾らかの電流がコレクタ領域の下側の基板を
通って低電力回路素子を含むウエル領域に流れ込むのを
依然として阻止しない。
【００１７】この問題を本発明によれば、コレクタ領域
18と組合せて分離領域20を用いて不所望な漏洩電流を極
めて低いレベルまで低減化し、これにより低電力回路素
子のラッチアップや損傷を阻止するようにして解決す
る。分離領域20は、コレクタ領域の下側を通過する電子
をコレクタ領域の方向に戻るように反射させることによ
り、これら電子がウエル領域16に向けて流れ続けてこれ
ら電子が機能不全又は損傷を生ぜしめる電流となる場合
よりも装置の機能を可成り改善する。
【００１８】更に、コレクタ領域と分離領域とを組合せ
て用いることにより、ウエル領域中への漏洩電流を可成
り減少せしめる状態を保ったままコレクタ領域を正電源
電圧よりも低い電圧の点に或いは大地電位の点にさえも
接続できる。コレクタ電圧を減少せしめると、コレクタ
領域を流れる不所望な電流が減少し、コレクタ電流を零
まで減少せしめると、コレクタ領域を流れる不所望な電
流の減少に加えて回路を著しく簡単にしうるという追加
の利点が得られる。例えば、コレクタ電極38を接地した
場合でも、本発明の構成によれば、ウエル領域への漏洩
電流を電極２６に流れる電流よりも約４〜７桁だけ減少
せしめる。コレクタ領域18及びこれに関連するコレクタ
埋込領域40の幅（すなわち図１での横方向の寸法）を適
切に選択することにより漏洩電流の所望の減少程度を上
述した範囲内で達成しうる。例えば約４桁の漏洩電流の
減少を伴なう比較的コンパクトな装置を約50ミクロンの
コレクタ領域の幅で得ることができ、コレクタ領域の幅
を約150 ミクロンとした幾分大きな装置によれば漏洩電
流を約７桁減少せしめうる。
【００１９】装置の機能は図２に示す変形例を用いるこ
とによりさらに高めることができる。本例では、分離領
域20を比較的高い抵抗の基板10を経て間接的に接地する
のではなく、この分離領域をその表面における金属化層
54により直接接地接続する。その結果、装置の複雑性は
幾分高くなるが、漏洩電流が更に減少する。本発明は上
述した実施例に限定されず、幾多の変更を加えうること
勿論である。
【図面の簡単な説明】
【図１】本発明による電力集積回路装置の1 例を示す断
面図である。
【図２】半導体分離領域の変形例を示す断面図である。
【符号の説明】
１，２ 電力集積回路装置 10 半導体基板 12 半導体エピタキシアル表面層 14 半導体電力装置 16 半導体ウエル領域 18 半導体コレクタ領域 20 半導体分離領域 22 表面領域 24, 36, 46, 54 金属化層 26, 38, 48 電極 28 ｐ型領域 32 埋込ｐ型領域 34 半導体表面接点層 40 コレクタ埋込領域 42 分離埋込領域 44 表面接点領域 50 埋込層 52 酸化物層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バリー エム シンガー アメリカ合衆国 ニューヨーク州 10021 ニューヨーク イースト セブンティナ インス ストリート 515 (72)発明者 サテインドラナス ムケリエ アメリカ合衆国 ニューヨーク州 10598 ヨークタウン ハイツ グラニート ス プリングス ロード 237

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、この半導体
    基板上に設けられ、第１導電型とは反対の第２導電型の
    半導体エピタキシアル表面層と、この半導体エピタキシ
    アル表面層内に少なくとも部分的に位置し、前記の半導
    体基板とでｐ−ｎ接合ダイオードを形成する半導体電力
    装置と、前記の半導体エピタキシアル表面層内に前記の
    半導体電力装置から離間して設けた第２導電型の半導体
    ウェル領域であって、少なくとも１つの低電力半導体回
    路素子を有する当該半導体ウェル領域とを具える電力集
    積回路において、 前記のエピタキシアル表面層のドーピング濃度よりも高
    いドーピング濃度を有する第２導電型の半導体コレクタ
    領域が、前記のエピタキシアル表面層中に前記の半導体
    電力装置と接近するもこの半導体電力装置から離間して
    設けられ、 前記の半導体基板のドーピング濃度よりも高いドーピン
    グ濃度を有する第１導電型の半導体分離領域が、前記の
    半導体エピタキシアル表面層中に前記の半導体コレクタ
    領域と前記の半導体ウェル領域との間でこれら領域から
    離間して設けられていることを特徴とする電力集積回
    路。
  2. 【請求項２】 請求項１に記載の電力集積回路におい
    て、前記の半導体コレクタ領域が、この半導体コレクタ
    領域のドーピング濃度よりも高いドーピング濃度の第２
    導電型の半導体表面接点層を有していることを特徴とす
    る電力集積回路。
  3. 【請求項３】 請求項２に記載の電力集積回路におい
    て、前記の半導体コレクタ領域のドーピング濃度よりも
    高いドーピング濃度の第２導電型のコレクタ埋込領域が
    半導体コレクタ領域の下側で、前記の半導体エピタキシ
    ャアル表面層と前記の半導体基板との間の界面に設けら
    れていることを特徴とする電力集積回路。
  4. 【請求項４】 請求項３に記載の電力集積回路におい
    て、前記の半導体分離領域のドーピング濃度よりも高い
    ドーピング濃度の第１導電型の分離埋込領域が前記の半
    導体分離領域の下側で前記の半導体エピタキシアル表面
    層と前記の半導体基板との間の界面に設けられているこ
    とを特徴とする電力集積回路。
  5. 【請求項５】 請求項３に記載の電力集積回路におい
    て、前記半導体コレクタ領域及びコレクタ埋込領域の幅
    が各々約50ミクロン及び150 ミクロン間にあることを特
    徴とする電力集積回路。
  6. 【請求項６】 請求項２に記載の電力集積回路におい
    て、前記半導体コレクタ領域の前記の半導体表面接点層
    を動作中、零ボルトと前記の低電力半導体回路素子の電
    源電圧との間の電圧源に接続する手段が設けられている
    ことを特徴とする電力集積回路。
  7. 【請求項７】 請求項６に記載の電力集積回路におい
    て、前記の電圧源がほぼ零ボルトであることを特徴とす
    る電力集積回路。
  8. 【請求項８】 請求項６に記載の電力集積回路におい
    て、動作中前記の半導体分離領域をその表面で前記の半
    導体基板の電位と同じ電位の点に直接接続する手段が設
    けられていることを特徴とする電力集積回路。
JP5084631A 1992-04-14 1993-04-12 電力集積回路 Pending JPH0621342A (ja)

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Application Number Priority Date Filing Date Title
US07/868746 1992-04-14
US07/868,746 US5243214A (en) 1992-04-14 1992-04-14 Power integrated circuit with latch-up prevention

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Publication Number Publication Date
JPH0621342A true JPH0621342A (ja) 1994-01-28

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ID=25352248

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Application Number Title Priority Date Filing Date
JP5084631A Pending JPH0621342A (ja) 1992-04-14 1993-04-12 電力集積回路

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US (1) US5243214A (ja)
EP (1) EP0566186A2 (ja)
JP (1) JPH0621342A (ja)

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