JPH11224935A - 半導体集積回路の基板及び半導体集積回路の製造方法 - Google Patents
半導体集積回路の基板及び半導体集積回路の製造方法Info
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- JPH11224935A JPH11224935A JP10036165A JP3616598A JPH11224935A JP H11224935 A JPH11224935 A JP H11224935A JP 10036165 A JP10036165 A JP 10036165A JP 3616598 A JP3616598 A JP 3616598A JP H11224935 A JPH11224935 A JP H11224935A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 ソフトエラー耐性、ラッチアップ耐性および
ＥＳＤ耐性の大きい集積回路を製造し易い半導体集積回
路の基板を得る。 【解決手段】 メモリセル部５、ロジック部６および入
出力部８等の各部が形成される領域毎に、各部が有しな
ければならない耐性に合わせて、基板単結晶５１，５５
よりも不純物濃度の薄い半導体表面層の膜厚を変化させ
る。
ＥＳＤ耐性の大きい集積回路を製造し易い半導体集積回
路の基板を得る。 【解決手段】 メモリセル部５、ロジック部６および入
出力部８等の各部が形成される領域毎に、各部が有しな
ければならない耐性に合わせて、基板単結晶５１，５５
よりも不純物濃度の薄い半導体表面層の膜厚を変化させ
る。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路の
基板に関し、特に複数のトランジスタを用いて構成され
る回路部やＤＲＡＭのストレージキャパシタが多数形成
される回路部等のような、機能を異にするため重視され
る耐性の種類が異なる複数の回路部を備える半導体集積
回路が形成される基板に関するものである。
基板に関し、特に複数のトランジスタを用いて構成され
る回路部やＤＲＡＭのストレージキャパシタが多数形成
される回路部等のような、機能を異にするため重視され
る耐性の種類が異なる複数の回路部を備える半導体集積
回路が形成される基板に関するものである。
【０００２】
【従来の技術】図４５は、ウェーハと半導体集積回路の
基板との関係を示す平面図である。ウェーハ１の中の複
数の領域２のそれぞれに独立の半導体集積回路が形成さ
れる。この半導体集積回路の例として半導体メモリが挙
げられる。この半導体メモリを例として、半導体集積回
路の基板に関する従来の技術について説明する。半導体
メモリを構成するメモリセルの誤動作の原因として、主
に、ソフトエラー、ラッチアップ、エレクトロスタティ
ック・ディスチャージ（Electro-StaticDischarge、以
下ＥＳＤという。）が従来から知られている。ここで
は、この順番に現象を簡単に説明し、その対策として実
施されている従来の技術について説明する。
基板との関係を示す平面図である。ウェーハ１の中の複
数の領域２のそれぞれに独立の半導体集積回路が形成さ
れる。この半導体集積回路の例として半導体メモリが挙
げられる。この半導体メモリを例として、半導体集積回
路の基板に関する従来の技術について説明する。半導体
メモリを構成するメモリセルの誤動作の原因として、主
に、ソフトエラー、ラッチアップ、エレクトロスタティ
ック・ディスチャージ（Electro-StaticDischarge、以
下ＥＳＤという。）が従来から知られている。ここで
は、この順番に現象を簡単に説明し、その対策として実
施されている従来の技術について説明する。
【０００３】ソフトエラーとは、α線が集積回路内を通
過することに起因して集積回路内にランダムに発生す
る、修復可能な一過性の誤動作のことである。集積回路
を収納するパッケージや集積回路の製作に使用されるア
ルミニウム配線やシリサイド電極などに微量に含まれる
ウラン（Ｕ）やトリウム（Ｔｈ）からα線が放出され
る。α粒子は、ヘリウムの原子核（Ｈｅ++）で正の２価
に帯電している。α線が集積回路内を通過すると、１０
17〜１０20／ｃｍ3の濃度の電子−正孔対が発生する。
発生した電子あるいは正孔のうち少数キャリアとなる電
子あるいは正孔は、ｎ型拡散層または、ｐ型拡散層に流
れ込んで拡散層に蓄えられた電荷量を変化させるため、
一過性の誤動作、すなわち、ソフトエラーを引き起こ
す。
過することに起因して集積回路内にランダムに発生す
る、修復可能な一過性の誤動作のことである。集積回路
を収納するパッケージや集積回路の製作に使用されるア
ルミニウム配線やシリサイド電極などに微量に含まれる
ウラン（Ｕ）やトリウム（Ｔｈ）からα線が放出され
る。α粒子は、ヘリウムの原子核（Ｈｅ++）で正の２価
に帯電している。α線が集積回路内を通過すると、１０
17〜１０20／ｃｍ3の濃度の電子−正孔対が発生する。
発生した電子あるいは正孔のうち少数キャリアとなる電
子あるいは正孔は、ｎ型拡散層または、ｐ型拡散層に流
れ込んで拡散層に蓄えられた電荷量を変化させるため、
一過性の誤動作、すなわち、ソフトエラーを引き起こ
す。
【０００４】ソフトエラーが実際に起こるか否かは、電
子−正孔対の発生以外に、生成された電子−正孔対のう
ち少数キャリアが前記拡散層にどのように収集されるか
に依存するところが大きい。ソフトエラーを引き起こす
過程として、つぎの３つのメカニズムが考えられてい
る。ここで、個々の集積回路が形成されている半導体の
小片を基板と呼ぶこととする。
子−正孔対の発生以外に、生成された電子−正孔対のう
ち少数キャリアが前記拡散層にどのように収集されるか
に依存するところが大きい。ソフトエラーを引き起こす
過程として、つぎの３つのメカニズムが考えられてい
る。ここで、個々の集積回路が形成されている半導体の
小片を基板と呼ぶこととする。
【０００５】（１）空乏層内の少数キャリアのドリフ
ト、（２）基板内の中性領域での少数キャリアの拡散、
（３）多数キャリアの流れによって発生する電界が、少
数キャリアの拡散層への収集を加速するファネリング効
果。
ト、（２）基板内の中性領域での少数キャリアの拡散、
（３）多数キャリアの流れによって発生する電界が、少
数キャリアの拡散層への収集を加速するファネリング効
果。
【０００６】（１）は、空乏層中に入射したα粒子によ
って生成された少数キャリアが、空乏層に印加されてい
るドリフト電界により、前記拡散層に収集されるメカニ
ズムである。キャリア収集に要する時間は、おおよそ、
１０-11秒のオーダーである。一方、高濃度にドープさ
れたシリコン基板中のキャリア再結合過程としてオージ
ェ（Ａｕｇｅｒ）過程がある。少数キャリアの寿命は、
拡散層の不純物濃度に依存する。電子の寿命は、３×１
０-5秒（正孔濃度１０16／ｃｍ3）〜１×１０-9秒（正
孔濃度１０20／ｃｍ3）であり、正孔の寿命は、１×１
０-5秒（電子濃度１０16／ｃｍ3）〜４×１０-10秒（電
子濃度１０20／ｃｍ3）である。ドリフト電界によるキ
ャリア収集に要する時間は、おおよそ、１０-11秒のオ
ーダーであるので、再結合の影響はほとんど受けないこ
とがわかる。
って生成された少数キャリアが、空乏層に印加されてい
るドリフト電界により、前記拡散層に収集されるメカニ
ズムである。キャリア収集に要する時間は、おおよそ、
１０-11秒のオーダーである。一方、高濃度にドープさ
れたシリコン基板中のキャリア再結合過程としてオージ
ェ（Ａｕｇｅｒ）過程がある。少数キャリアの寿命は、
拡散層の不純物濃度に依存する。電子の寿命は、３×１
０-5秒（正孔濃度１０16／ｃｍ3）〜１×１０-9秒（正
孔濃度１０20／ｃｍ3）であり、正孔の寿命は、１×１
０-5秒（電子濃度１０16／ｃｍ3）〜４×１０-10秒（電
子濃度１０20／ｃｍ3）である。ドリフト電界によるキ
ャリア収集に要する時間は、おおよそ、１０-11秒のオ
ーダーであるので、再結合の影響はほとんど受けないこ
とがわかる。
【０００７】（２）は、中性領域での少数キャリアが拡
散により前記拡散層に収集されるメカニズムである。電
子の拡散係数Ｄｎは、１０〜３０ｃｍ2／ｓｅｃであ
る。一方、電子の寿命τｎは３×１０-5〜１×１０-9秒
である。電子の平均拡散長ｌｄは、電子の拡散係数Ｄｎ
と電子の寿命τｎの積の平方根で与えられる。
散により前記拡散層に収集されるメカニズムである。電
子の拡散係数Ｄｎは、１０〜３０ｃｍ2／ｓｅｃであ
る。一方、電子の寿命τｎは３×１０-5〜１×１０-9秒
である。電子の平均拡散長ｌｄは、電子の拡散係数Ｄｎ
と電子の寿命τｎの積の平方根で与えられる。
【０００８】このようにして求めれられた平均拡散長ｌ
ｄは、１μｍ（正孔濃度１０20／ｃｍ3時）から３００
μｍ（正孔濃度１０16／ｃｍ3）の範囲となる。ウラン
やトリウムから放出されるα粒子のエネルギーは、４〜
５ＭｅＶの範囲であることが多い。５ＭｅＶの注入エネ
ルギーを持ったα粒子の飛程は約２３μｍである。した
がって、基板がｐ型であってそのｐ型基板のホウ素濃度
が１０16／ｃｍ3であれば、α粒子によって発生した電
子が拡散により、前記拡散層に収集される。また、ｐ型
基板のホウ素濃度が１０20／ｃｍ3であれば、α粒子に
よって拡散層より１μｍ以上深いところに発生した電子
のほとんどは再結合してしまい、拡散により収集される
ことはない。
ｄは、１μｍ（正孔濃度１０20／ｃｍ3時）から３００
μｍ（正孔濃度１０16／ｃｍ3）の範囲となる。ウラン
やトリウムから放出されるα粒子のエネルギーは、４〜
５ＭｅＶの範囲であることが多い。５ＭｅＶの注入エネ
ルギーを持ったα粒子の飛程は約２３μｍである。した
がって、基板がｐ型であってそのｐ型基板のホウ素濃度
が１０16／ｃｍ3であれば、α粒子によって発生した電
子が拡散により、前記拡散層に収集される。また、ｐ型
基板のホウ素濃度が１０20／ｃｍ3であれば、α粒子に
よって拡散層より１μｍ以上深いところに発生した電子
のほとんどは再結合してしまい、拡散により収集される
ことはない。
【０００９】次に、多数キャリアの流れによって発生す
る電界が、少数キャリアの拡散層への収集を加速するフ
ァネリング効果により拡散層に収集されるメカニズム、
すなわち（３）のメカニズムについて説明する。α粒子
によって生成された電子−正孔対が、空乏層中に印加さ
れている電界によって分離すると、分離した電子と正孔
により双極子（dipole）電界が発生する。双極子電界
が、それまで空乏層に印加されていた電界を弱めるの
で、空乏層の一部が基板内部深くまで入り込んで電圧降
下を生ずるようになる。基板内部深くまで入り込んだ電
界のために、基板内部にα粒子により発生した少数キャ
リアは基板表面の拡散層に収集される。
る電界が、少数キャリアの拡散層への収集を加速するフ
ァネリング効果により拡散層に収集されるメカニズム、
すなわち（３）のメカニズムについて説明する。α粒子
によって生成された電子−正孔対が、空乏層中に印加さ
れている電界によって分離すると、分離した電子と正孔
により双極子（dipole）電界が発生する。双極子電界
が、それまで空乏層に印加されていた電界を弱めるの
で、空乏層の一部が基板内部深くまで入り込んで電圧降
下を生ずるようになる。基板内部深くまで入り込んだ電
界のために、基板内部にα粒子により発生した少数キャ
リアは基板表面の拡散層に収集される。
【００１０】α粒子によるソフトエラーを防ぐために、
さまざまなウェル構造が従来から提案されている。基板
内部で発生した少数キャリアが半導体集積回路の基板表
面付近に形成された集積回路へ達しないように、少数キ
ャリアにとってバリアとなる高濃度不純物層を形成する
ことが行われてきた。これらの高濃度不純物層は、イオ
ンを高エネルギーで注入後、熱処理することにより実現
されていたが、この方法では不純物層の厚さが不十分で
あるために、近年になって、p on p-ウェーハ、p on p+
ウェーハおよびp on p++ウェーハ等のエピタキシャルウ
ェーハが基板の材料として使われ始めた。これらエピタ
キシャルウェーハに形成される基板（以下それぞれp on
p-基板、p on p+基板およびp on p++基板という。）
は、インゴットから切り出した半導体の基板単結晶上に
エピタキシャル成長させた半導体表面層を備えるが、半
導体基板の不純物濃度がそれぞれｐ-，ｐ+，ｐ++であ
る。これらのウェーハを使って形成される半導体集積回
路の基板の構造について図３９を参照して説明する。
さまざまなウェル構造が従来から提案されている。基板
内部で発生した少数キャリアが半導体集積回路の基板表
面付近に形成された集積回路へ達しないように、少数キ
ャリアにとってバリアとなる高濃度不純物層を形成する
ことが行われてきた。これらの高濃度不純物層は、イオ
ンを高エネルギーで注入後、熱処理することにより実現
されていたが、この方法では不純物層の厚さが不十分で
あるために、近年になって、p on p-ウェーハ、p on p+
ウェーハおよびp on p++ウェーハ等のエピタキシャルウ
ェーハが基板の材料として使われ始めた。これらエピタ
キシャルウェーハに形成される基板（以下それぞれp on
p-基板、p on p+基板およびp on p++基板という。）
は、インゴットから切り出した半導体の基板単結晶上に
エピタキシャル成長させた半導体表面層を備えるが、半
導体基板の不純物濃度がそれぞれｐ-，ｐ+，ｐ++であ
る。これらのウェーハを使って形成される半導体集積回
路の基板の構造について図３９を参照して説明する。
【００１１】図３９は、従来のp on p-基板、p on p+基
板あるいはp on p++基板の断面構造を示す模式図であ
る。ｐ型の半導体表面層であるエピタキシャル層１０１
がｐ型の半導体基体層である基板単結晶１０２上に形成
されている。この明細書中において、半導体表面層と
は、半導体基板の表面にあって集積回路が形成される、
単一の面方位を持った単結晶からなる層であり、また、
半導体基体層とは、半導体表面層の直接の成長母体とな
って半導体表面層の面方位を決定する役割を担う単結晶
からなる層である。この半導体表面層は、エピタキシャ
ル層やウェーハの基板単結晶のようにほぼ均一の不純物
濃度を持つ層であって、拡散等によって結晶形成後に不
純物を添加した層（ウェル等）とは異なる。p on p-基
板、p on p+基板およびp on p++基板の違いは、ｐ型基
板単結晶１０２の不純物濃度の違いにある。次の不純物
濃度の区分けは便宜的なものであって、一般的なもので
はないが、本願発明の効果との関係から定義したもので
ある。各基板単結晶の不純物濃度は、ｐ-層で１０15／
ｃｍ3以上１０18／ｃｍ3未満、ｐ+層で１０18／ｃｍ3以
上１０20／ｃｍ3未満、ｐ++層で１０20／ｃｍ3以上であ
る。
板あるいはp on p++基板の断面構造を示す模式図であ
る。ｐ型の半導体表面層であるエピタキシャル層１０１
がｐ型の半導体基体層である基板単結晶１０２上に形成
されている。この明細書中において、半導体表面層と
は、半導体基板の表面にあって集積回路が形成される、
単一の面方位を持った単結晶からなる層であり、また、
半導体基体層とは、半導体表面層の直接の成長母体とな
って半導体表面層の面方位を決定する役割を担う単結晶
からなる層である。この半導体表面層は、エピタキシャ
ル層やウェーハの基板単結晶のようにほぼ均一の不純物
濃度を持つ層であって、拡散等によって結晶形成後に不
純物を添加した層（ウェル等）とは異なる。p on p-基
板、p on p+基板およびp on p++基板の違いは、ｐ型基
板単結晶１０２の不純物濃度の違いにある。次の不純物
濃度の区分けは便宜的なものであって、一般的なもので
はないが、本願発明の効果との関係から定義したもので
ある。各基板単結晶の不純物濃度は、ｐ-層で１０15／
ｃｍ3以上１０18／ｃｍ3未満、ｐ+層で１０18／ｃｍ3以
上１０20／ｃｍ3未満、ｐ++層で１０20／ｃｍ3以上であ
る。
【００１２】これらの基板構造を用いれば、電子に対し
てバリアになる層が半導体表面層の下部、つまりエピタ
キシャル層の下部にあるのでソフトエラー耐性が大きく
なることが予想されるが、実際にはそうはならない。そ
れは、拡散層に収集される電荷量はファネリングにより
収集される電荷量にほぼ等しくなるからである。これ
は、α粒子により発生した少数キャリアが、高濃度不純
物層中のオージェ再結合により消滅する時間よりも短い
時間で、ファネリングにより拡散層へ収集されることを
意味する。したがって、p on p+基板やp on p++基板を
用いても、発生した少数キャリアのオージェ再結合によ
る消滅の効果は期待できないために、拡散層への電荷収
集量を減少させることはできない。
てバリアになる層が半導体表面層の下部、つまりエピタ
キシャル層の下部にあるのでソフトエラー耐性が大きく
なることが予想されるが、実際にはそうはならない。そ
れは、拡散層に収集される電荷量はファネリングにより
収集される電荷量にほぼ等しくなるからである。これ
は、α粒子により発生した少数キャリアが、高濃度不純
物層中のオージェ再結合により消滅する時間よりも短い
時間で、ファネリングにより拡散層へ収集されることを
意味する。したがって、p on p+基板やp on p++基板を
用いても、発生した少数キャリアのオージェ再結合によ
る消滅の効果は期待できないために、拡散層への電荷収
集量を減少させることはできない。
【００１３】半導体表面層の膜厚が同じであれば、少数
キャリアが裏面に逃げやすいp on p-基板の方が、p on
p+基板よりも基板表面の拡散層へ収集される電荷量が少
ない。これは、半導体表面層下のｐ+層は少数キャリア
から見れば基板表面方向へも裏面方向へもバリアになる
ことを意味している。電子から見ればｐ-の方がｐ+より
ポテンシャル障壁が低いため、裏面へ逃げやすくなる。
それ故、p on p-ウェーハの方がp on p+ウェーハよりも
ソフトエラー耐性が大きい。以上の考察より、ソフトエ
ラーに対しては、欠陥密度の差を無視すれば、p on p-
基板が有効であることがわかる。
キャリアが裏面に逃げやすいp on p-基板の方が、p on
p+基板よりも基板表面の拡散層へ収集される電荷量が少
ない。これは、半導体表面層下のｐ+層は少数キャリア
から見れば基板表面方向へも裏面方向へもバリアになる
ことを意味している。電子から見ればｐ-の方がｐ+より
ポテンシャル障壁が低いため、裏面へ逃げやすくなる。
それ故、p on p-ウェーハの方がp on p+ウェーハよりも
ソフトエラー耐性が大きい。以上の考察より、ソフトエ
ラーに対しては、欠陥密度の差を無視すれば、p on p-
基板が有効であることがわかる。
【００１４】次に、半導体メモリセルの誤動作の二番目
の原因であるラッチアップについて説明する。ラッチア
ップとは、ＣＭＯＳデバイスを基板表面に形成した際に
寄生してできるサイリスタが動作することに起因するＣ
ＭＯＳデバイスの誤動作のことである。図４０を参照し
てラッチアップのメカニズムを説明する。図４０はＣＭ
ＯＳトランジスタの断面構成の一例を示す模式図であ
る。図４０のＣＭＯＳトランジスタは、ｐ型基板１０３
にｎウェル１０４を設けて隣接する導電型の異なるトラ
ンジスタの分離を行っている。このようなＣＭＯＳトラ
ンジスタにおいては、横型のｎｐｎ寄生バイポーラトラ
ンジスタＱ１と縦型のｐｎｐ寄生バイポーラトランジス
タＱ２があることがわかる。この構造で生じる寄生回路
の等価回路を図４１に示す。ＲP1，ＲP2はｐ型基板１０
３において生じる抵抗を表し、ＲN1，ＲN2はｎウェル１
０４において生じる抵抗を表す。二つの寄生バイポーラ
トランジスタＱ１，Ｑ２とこれらの抵抗ＲP1，ＲP2，Ｒ
N1，ＲN2により構成された寄生回路がラッチアップの原
因になる。ラッチアップを引き起こす要因として、入力
端子１０５および出力端子１０６での電圧ＶIN，ＶOUT
のオーバーシュートおよびアンダーシュート、内部パン
チスルーおよびアバランシェ増倍、寄生ＭＯＳトランジ
スタのリーク電流等が考えられる。ここでは、入力端子
１０５および出力端子１０６での電圧ＶIN，ＶOUTのオ
ーバーシュートとアンダーシュートについて説明する。
の原因であるラッチアップについて説明する。ラッチア
ップとは、ＣＭＯＳデバイスを基板表面に形成した際に
寄生してできるサイリスタが動作することに起因するＣ
ＭＯＳデバイスの誤動作のことである。図４０を参照し
てラッチアップのメカニズムを説明する。図４０はＣＭ
ＯＳトランジスタの断面構成の一例を示す模式図であ
る。図４０のＣＭＯＳトランジスタは、ｐ型基板１０３
にｎウェル１０４を設けて隣接する導電型の異なるトラ
ンジスタの分離を行っている。このようなＣＭＯＳトラ
ンジスタにおいては、横型のｎｐｎ寄生バイポーラトラ
ンジスタＱ１と縦型のｐｎｐ寄生バイポーラトランジス
タＱ２があることがわかる。この構造で生じる寄生回路
の等価回路を図４１に示す。ＲP1，ＲP2はｐ型基板１０
３において生じる抵抗を表し、ＲN1，ＲN2はｎウェル１
０４において生じる抵抗を表す。二つの寄生バイポーラ
トランジスタＱ１，Ｑ２とこれらの抵抗ＲP1，ＲP2，Ｒ
N1，ＲN2により構成された寄生回路がラッチアップの原
因になる。ラッチアップを引き起こす要因として、入力
端子１０５および出力端子１０６での電圧ＶIN，ＶOUT
のオーバーシュートおよびアンダーシュート、内部パン
チスルーおよびアバランシェ増倍、寄生ＭＯＳトランジ
スタのリーク電流等が考えられる。ここでは、入力端子
１０５および出力端子１０６での電圧ＶIN，ＶOUTのオ
ーバーシュートとアンダーシュートについて説明する。
【００１５】図４２を参照して、出力端子１０６の電圧
がオーバーシュートした場合のＣＭＯＳトランジスタの
動作について説明する。通常、ｎウェル１０４には電源
端子１０８から電源電圧ＶDDが印加され、ｐ型基板１０
３には接地端子１０７から接地電圧ＶSSが印加される。
この状態で、出力端子１０６の電圧ＶOUTが何らかの原
因で電源電圧ＶDD以上（オーバーシュート）に持ち上げ
られると、出力端子１０６に接続されているｐ+領域と
ｎウェル１０４からなるｐｎ接合が順方向にバイアスさ
れるため、このｐ+領域からｎウェル１０４へ向かって
大量の正孔が注入される。ｎウェル１０４とｐ型基板１
０３で形成されたｐｎ接合が逆バイアスされているの
で、この正孔は、このｐｎ接合に集められｐ型基板１０
３中へ流れて多数キャリア電流となる。この多数キャリ
ア電流はｐ型基板１０３の表面または裏面に設けられた
接地端子１０７へと流れ込むのでｐ型基板１０３の内部
でオーミック電圧降下を引き起こす。その結果、接地端
子１０７に接続されているｎ+領域とｐ型基板１０３お
よびｎウェル１０４からなる横型寄生バイポーラトラン
ジスタのエミッタ−ベース間が順方向にバイアスされ、
横型トランジスタが導通する。横型トランジスタを流れ
る電子電流はｎウェル１０４の内部では多数キャリアと
なってオーミック電圧降下を引き起こし、縦型バイポー
ラトランジスタのベース−エミッタ間をますます順方向
にバイアスする。この正帰還が十分に強くなるとラッチ
アップが起こって出力端子１０６から接地端子１０７に
向かって大きな電流が流れるようになる。一方、出力端
子１０６の電圧がアンダーシュートする場合は、等価回
路が図４３のようになる。２つの寄生バイポーラトラン
ジスタＱ１，Ｑ２のベースに注入されるキャリアが電子
であること以外、基本的なメカニズムは上述したオーバ
ーシュートの場合と同じである。
がオーバーシュートした場合のＣＭＯＳトランジスタの
動作について説明する。通常、ｎウェル１０４には電源
端子１０８から電源電圧ＶDDが印加され、ｐ型基板１０
３には接地端子１０７から接地電圧ＶSSが印加される。
この状態で、出力端子１０６の電圧ＶOUTが何らかの原
因で電源電圧ＶDD以上（オーバーシュート）に持ち上げ
られると、出力端子１０６に接続されているｐ+領域と
ｎウェル１０４からなるｐｎ接合が順方向にバイアスさ
れるため、このｐ+領域からｎウェル１０４へ向かって
大量の正孔が注入される。ｎウェル１０４とｐ型基板１
０３で形成されたｐｎ接合が逆バイアスされているの
で、この正孔は、このｐｎ接合に集められｐ型基板１０
３中へ流れて多数キャリア電流となる。この多数キャリ
ア電流はｐ型基板１０３の表面または裏面に設けられた
接地端子１０７へと流れ込むのでｐ型基板１０３の内部
でオーミック電圧降下を引き起こす。その結果、接地端
子１０７に接続されているｎ+領域とｐ型基板１０３お
よびｎウェル１０４からなる横型寄生バイポーラトラン
ジスタのエミッタ−ベース間が順方向にバイアスされ、
横型トランジスタが導通する。横型トランジスタを流れ
る電子電流はｎウェル１０４の内部では多数キャリアと
なってオーミック電圧降下を引き起こし、縦型バイポー
ラトランジスタのベース−エミッタ間をますます順方向
にバイアスする。この正帰還が十分に強くなるとラッチ
アップが起こって出力端子１０６から接地端子１０７に
向かって大きな電流が流れるようになる。一方、出力端
子１０６の電圧がアンダーシュートする場合は、等価回
路が図４３のようになる。２つの寄生バイポーラトラン
ジスタＱ１，Ｑ２のベースに注入されるキャリアが電子
であること以外、基本的なメカニズムは上述したオーバ
ーシュートの場合と同じである。
【００１６】以上のことをまとめると、ＣＭＯＳデバイ
スにおける二つの寄生バイポーラトランジスタＱ１，Ｑ
２のコレクタ電流が互いに相手のトランジスタのエミッ
タ−ベース間抵抗ＲN1、ＲP1を流れることによってエミ
ッタ−ベース間を順方向にバイアスしラッチアップが引
き起こされるということになる。以上の考察からわかる
ように、ラッチアップを防ぐにはｐ型基板１０３中のオ
ーミック電圧降下を下げるか、あるいは、ｎウェル１０
４中のオーミック電圧降下を下げることが有効である。
そこで、ｐ型基板１０３の深い部分をｐ+層やｐ++層に
すること、すなわち、p on p+基板やp on p++基板が、
ラッチアップに対して有効な構造であることがわかる。
スにおける二つの寄生バイポーラトランジスタＱ１，Ｑ
２のコレクタ電流が互いに相手のトランジスタのエミッ
タ−ベース間抵抗ＲN1、ＲP1を流れることによってエミ
ッタ−ベース間を順方向にバイアスしラッチアップが引
き起こされるということになる。以上の考察からわかる
ように、ラッチアップを防ぐにはｐ型基板１０３中のオ
ーミック電圧降下を下げるか、あるいは、ｎウェル１０
４中のオーミック電圧降下を下げることが有効である。
そこで、ｐ型基板１０３の深い部分をｐ+層やｐ++層に
すること、すなわち、p on p+基板やp on p++基板が、
ラッチアップに対して有効な構造であることがわかる。
【００１７】つぎに、半導体メモリセルの誤動作の原因
として三番目に挙げたＥＳＤ（Electro-Static Dischar
ge）について、図４４を参照して説明する。入力端子で
の電圧のアンダーシュートを防ぐ目的のため、不純物濃
度が高いｐ型基板１１０上にｐ-半導体表面層１１１を
形成し、その半導体表面層１１１上に素子１１２を形成
する場合がある。図４４の半導体基板１１０に接続して
いる外部回路１１３は、人間の体がチップの入出力端子
１１４に接触した場合の人体の等価回路である。シミュ
レーションによると、エピタキシャルウェーハを用いる
エピタキシャル基板１１０を用いた場合、チョクラルス
キー法で製造されたウェーハを用いる基板（以下ＣＺ基
板という。）に比べてＥＳＤ耐性が低下する。ＥＳＤ耐
性の低下は、エピタキシャル基板１１０の基板抵抗Ｒ
subはＣＺ基板に比べて低いため、寄生バイポーラトラ
ンジスタ（ｎｐｎ横型）が動作しにくく、電極の電圧
が、より高い値に保持されることに起因する。電極の電
圧が高く保たれることで素子内部の電界が高くなり、格
子温度も高くなる。格子温度が半導体基板１１０の融点
よりも高い温度になると、素子が溶けて壊れてしまう。
したがって、ＥＳＤ耐性の観点では、p on p-基板の方
が、p on p+基板に比べて良いことがわかる。
として三番目に挙げたＥＳＤ（Electro-Static Dischar
ge）について、図４４を参照して説明する。入力端子で
の電圧のアンダーシュートを防ぐ目的のため、不純物濃
度が高いｐ型基板１１０上にｐ-半導体表面層１１１を
形成し、その半導体表面層１１１上に素子１１２を形成
する場合がある。図４４の半導体基板１１０に接続して
いる外部回路１１３は、人間の体がチップの入出力端子
１１４に接触した場合の人体の等価回路である。シミュ
レーションによると、エピタキシャルウェーハを用いる
エピタキシャル基板１１０を用いた場合、チョクラルス
キー法で製造されたウェーハを用いる基板（以下ＣＺ基
板という。）に比べてＥＳＤ耐性が低下する。ＥＳＤ耐
性の低下は、エピタキシャル基板１１０の基板抵抗Ｒ
subはＣＺ基板に比べて低いため、寄生バイポーラトラ
ンジスタ（ｎｐｎ横型）が動作しにくく、電極の電圧
が、より高い値に保持されることに起因する。電極の電
圧が高く保たれることで素子内部の電界が高くなり、格
子温度も高くなる。格子温度が半導体基板１１０の融点
よりも高い温度になると、素子が溶けて壊れてしまう。
したがって、ＥＳＤ耐性の観点では、p on p-基板の方
が、p on p+基板に比べて良いことがわかる。
【００１８】以上、集積回路が誤動作をする三つの原
因、すなわち、ソフトエラー、ラッチアップ、ＥＳＤに
ついて説明した。それぞれの現象を防止するのに有効な
基板構造を表１にまとめる。
因、すなわち、ソフトエラー、ラッチアップ、ＥＳＤに
ついて説明した。それぞれの現象を防止するのに有効な
基板構造を表１にまとめる。
【００１９】
【表１】
【００２０】一つの基板構造で前記の全ての現象に有効
であることが望ましいが、表１を見ると、どの基板構造
もソフトエラー、ラッチアップ、ＥＳＤの現象を全て同
時に防止することができないことがわかる。
であることが望ましいが、表１を見ると、どの基板構造
もソフトエラー、ラッチアップ、ＥＳＤの現象を全て同
時に防止することができないことがわかる。
【００２１】近年、ＣＺ基板よりもp on p+基板やp on
p-基板等を形成するためのエピタキシャル層を持つエピ
タキシャルウェーハが集積回路の量産に用いられるの
は、上で述べた３つの誤動作をエピタキシャルウェーハ
が抑制する働きを持つことの他に２つの理由がある。一
つ目は、エピタキシャルウェーハの方がＣＺウェーハに
比べて、熱酸化膜の耐圧に強い相関があるクリスタル・
オリジネーテッド・パーティクルズ（Crystal Originat
ed Particles、以下ＣＯＰという。）やフロー・パター
ン・デフェクト（Flow Pattern Defect、以下ＦＰＤと
いう。）等の微小欠陥密度が少ないために、熱酸化膜の
耐圧が高いことが理由である。熱酸化膜の耐圧を良品率
として調べると、ＣＯＰやＦＰＤの密度が小さいほど高
くなることがわかっている。二つ目は、口径が３００ｍ
ｍのウェーハの使用は量産される集積回路において採算
性を上げるために不可欠であるが、３００ｍｍの口径を
有し、ＣＺウェーハでＣＯＰやＦＰＤの欠陥密度が小さ
いウェーハを作成するのは困難であり、エピタキシャル
ウェーハよりもコストが高くなるためである。すなわ
ち、３００ｍｍ以上の大口径のウェーハにおいては、品
質とコストの面からエピタキシャルウェーハの方が優れ
ていると結論できる。
p-基板等を形成するためのエピタキシャル層を持つエピ
タキシャルウェーハが集積回路の量産に用いられるの
は、上で述べた３つの誤動作をエピタキシャルウェーハ
が抑制する働きを持つことの他に２つの理由がある。一
つ目は、エピタキシャルウェーハの方がＣＺウェーハに
比べて、熱酸化膜の耐圧に強い相関があるクリスタル・
オリジネーテッド・パーティクルズ（Crystal Originat
ed Particles、以下ＣＯＰという。）やフロー・パター
ン・デフェクト（Flow Pattern Defect、以下ＦＰＤと
いう。）等の微小欠陥密度が少ないために、熱酸化膜の
耐圧が高いことが理由である。熱酸化膜の耐圧を良品率
として調べると、ＣＯＰやＦＰＤの密度が小さいほど高
くなることがわかっている。二つ目は、口径が３００ｍ
ｍのウェーハの使用は量産される集積回路において採算
性を上げるために不可欠であるが、３００ｍｍの口径を
有し、ＣＺウェーハでＣＯＰやＦＰＤの欠陥密度が小さ
いウェーハを作成するのは困難であり、エピタキシャル
ウェーハよりもコストが高くなるためである。すなわ
ち、３００ｍｍ以上の大口径のウェーハにおいては、品
質とコストの面からエピタキシャルウェーハの方が優れ
ていると結論できる。
【００２２】
【発明が解決しようとする課題】以上説明したとおり、
従来の半導体集積回路の基板を用いて製造された半導体
メモリ装置やメモリとロジック混載の集積回路では、メ
モリセル部、ロジック部および入出力部等のように、異
なる現象に対する耐性を重視する回路部が一つの基板に
形成されるため、半導体集積回路の基板の構造としてp
on p-構造、p onp+構造あるいはp on p++構造のいずれ
の構造を採用しても、ソフトエラー、ラッチアップおよ
びＥＳＤ等の異なる現象の全てに対して、同時に所望の
耐性を得ることが容易ではないという問題があった。
従来の半導体集積回路の基板を用いて製造された半導体
メモリ装置やメモリとロジック混載の集積回路では、メ
モリセル部、ロジック部および入出力部等のように、異
なる現象に対する耐性を重視する回路部が一つの基板に
形成されるため、半導体集積回路の基板の構造としてp
on p-構造、p onp+構造あるいはp on p++構造のいずれ
の構造を採用しても、ソフトエラー、ラッチアップおよ
びＥＳＤ等の異なる現象の全てに対して、同時に所望の
耐性を得ることが容易ではないという問題があった。
【００２３】この発明は以上の問題点を解消するために
なされたもので、ソフトエラー、ラッチアップ、ＥＳＤ
の全てに対して十分に耐性の高い半導体メモリ装置やメ
モリとロジックが混載された装置を製造容易にする半導
体集積回路の基板を提供することを目的とし、またウェ
ルを有する半導体集積回路の基板においてもソフトエラ
ー耐性を向上させることを目的とする。
なされたもので、ソフトエラー、ラッチアップ、ＥＳＤ
の全てに対して十分に耐性の高い半導体メモリ装置やメ
モリとロジックが混載された装置を製造容易にする半導
体集積回路の基板を提供することを目的とし、またウェ
ルを有する半導体集積回路の基板においてもソフトエラ
ー耐性を向上させることを目的とする。
【００２４】
【課題を解決するための手段】第１の発明に係る半導体
集積回路の基板は、単一の面方位を持つとともに第１の
不純物濃度を全体に渡ってほぼ均一に持つ基板単結晶か
らなる第１の半導体基体層と、前記第１の半導体基体層
上に形成され、前記第１の半導体基体層の面方位と同じ
面方位を持ち、第２の不純物濃度を持ち、さらに前記第
１の半導体基体層と同一導電型を持った単結晶からなる
第２の半導体基体層と、前記第１の半導体基体層上に直
接形成され、前記第１の半導体基体層の面方位と同じ面
方位を持ち、第３の不純物濃度を全体に渡ってほぼ均一
に持ち、さらに前記第１の半導体基体層と同一の導電型
を持った単結晶であって、複数の半導体素子からなる第
１の回路部を形成するための第１の半導体表面層と、前
記第２の半導体基体層上に直接形成され、前記第２の半
導体基体層の面方位と同じ面方位を持ち、第４の不純物
濃度を全体に渡ってほぼ均一に持ち、さらに前記第２の
半導体基体層と同一の導電型を持った単結晶であって、
複数の半導体素子からなっていて前記第１の回路部とは
機能を異にする第２の回路部を形成するための第２の半
導体表面層とを備え、前記第１の不純物濃度と前記第２
の不純物濃度が異なることを特徴とする。
集積回路の基板は、単一の面方位を持つとともに第１の
不純物濃度を全体に渡ってほぼ均一に持つ基板単結晶か
らなる第１の半導体基体層と、前記第１の半導体基体層
上に形成され、前記第１の半導体基体層の面方位と同じ
面方位を持ち、第２の不純物濃度を持ち、さらに前記第
１の半導体基体層と同一導電型を持った単結晶からなる
第２の半導体基体層と、前記第１の半導体基体層上に直
接形成され、前記第１の半導体基体層の面方位と同じ面
方位を持ち、第３の不純物濃度を全体に渡ってほぼ均一
に持ち、さらに前記第１の半導体基体層と同一の導電型
を持った単結晶であって、複数の半導体素子からなる第
１の回路部を形成するための第１の半導体表面層と、前
記第２の半導体基体層上に直接形成され、前記第２の半
導体基体層の面方位と同じ面方位を持ち、第４の不純物
濃度を全体に渡ってほぼ均一に持ち、さらに前記第２の
半導体基体層と同一の導電型を持った単結晶であって、
複数の半導体素子からなっていて前記第１の回路部とは
機能を異にする第２の回路部を形成するための第２の半
導体表面層とを備え、前記第１の不純物濃度と前記第２
の不純物濃度が異なることを特徴とする。
【００２５】第２の発明に係る半導体集積回路の基板
は、第１の発明の半導体集積回路の基板において、前記
第１の半導体表面層はエピタキシャルウェーハのエピタ
キシャル層でありかつ前記第１の半導体基体層は前記エ
ピタキシャルウェーハの基板単結晶であることを特徴と
する。
は、第１の発明の半導体集積回路の基板において、前記
第１の半導体表面層はエピタキシャルウェーハのエピタ
キシャル層でありかつ前記第１の半導体基体層は前記エ
ピタキシャルウェーハの基板単結晶であることを特徴と
する。
【００２６】第３の発明に係る半導体集積回路の基板
は、第２の発明の半導体集積回路の基板において、前記
第２の半導体基体層および前記第２の半導体表面層は、
前記エピタキシャルウェーハに設けられたトレンチに形
成され、前記第２の半導体基体層はエピタキシャル層で
あることを特徴とする。
は、第２の発明の半導体集積回路の基板において、前記
第２の半導体基体層および前記第２の半導体表面層は、
前記エピタキシャルウェーハに設けられたトレンチに形
成され、前記第２の半導体基体層はエピタキシャル層で
あることを特徴とする。
【００２７】第４の発明に係る半導体集積回路の基板
は、単一の面方位を持つとともに全体に渡ってほぼ均一
な第１の不純物濃度を持った単結晶であって、複数の半
導体素子からなる第１の回路部を形成するための第１の
半導体表面層と、前記第１の半導体表面層と同じ面方位
を持ち、前記第１の半導体表面層と同一の導電型を持
ち、さらに全体に渡ってほぼ均一な第２の不純物濃度を
持つ単結晶であって、複数の半導体素子からなっていて
前記第１の回路部とは機能を異にする第２の回路部を形
成するための第２の半導体表面層と、前記第１および第
２の半導体表面層と同じ面方位を持ち、前記第１および
第２の半導体表面層と同一の導電型を持ち、さらに全体
に渡ってほぼ均一な第３の不純物濃度を持っていて前記
第１および第２の半導体表面層の形成基体となる基板単
結晶であって、高さが互いに異なる第１の段差主面と第
２の段差主面を有する半導体基体層とを備え、前記第１
の半導体表面層は前記第１の段差主面上に直接形成さ
れ、前記第２の半導体表面層は前記第２の段差主面上に
直接形成され、前記第３の不純物濃度は前記第１及び第
２の不純物濃度のいずれとも異なることを特徴とする。
は、単一の面方位を持つとともに全体に渡ってほぼ均一
な第１の不純物濃度を持った単結晶であって、複数の半
導体素子からなる第１の回路部を形成するための第１の
半導体表面層と、前記第１の半導体表面層と同じ面方位
を持ち、前記第１の半導体表面層と同一の導電型を持
ち、さらに全体に渡ってほぼ均一な第２の不純物濃度を
持つ単結晶であって、複数の半導体素子からなっていて
前記第１の回路部とは機能を異にする第２の回路部を形
成するための第２の半導体表面層と、前記第１および第
２の半導体表面層と同じ面方位を持ち、前記第１および
第２の半導体表面層と同一の導電型を持ち、さらに全体
に渡ってほぼ均一な第３の不純物濃度を持っていて前記
第１および第２の半導体表面層の形成基体となる基板単
結晶であって、高さが互いに異なる第１の段差主面と第
２の段差主面を有する半導体基体層とを備え、前記第１
の半導体表面層は前記第１の段差主面上に直接形成さ
れ、前記第２の半導体表面層は前記第２の段差主面上に
直接形成され、前記第３の不純物濃度は前記第１及び第
２の不純物濃度のいずれとも異なることを特徴とする。
【００２８】第５の発明に係る半導体集積回路の基板
は、第４の発明の半導体集積回路の基板において、前記
第１の半導体表面層はエピタキシャルウェーハのエピタ
キシャル層でありかつ前記第１の半導体基体層は前記エ
ピタキシャルウェーハの基板単結晶であることを特徴と
する。
は、第４の発明の半導体集積回路の基板において、前記
第１の半導体表面層はエピタキシャルウェーハのエピタ
キシャル層でありかつ前記第１の半導体基体層は前記エ
ピタキシャルウェーハの基板単結晶であることを特徴と
する。
【００２９】第６の発明に係る半導体集積回路の基板
は、第５の発明の半導体集積回路の基板において、前記
第２の段差主面は、前記エピタキシャルウェーハの前記
エピタキシャル層から掘って形成されたトレンチの底面
であることを特徴とする。
は、第５の発明の半導体集積回路の基板において、前記
第２の段差主面は、前記エピタキシャルウェーハの前記
エピタキシャル層から掘って形成されたトレンチの底面
であることを特徴とする。
【００３０】第７の発明に係る半導体集積回路の基板
は、第５の発明の半導体集積回路の基板において、前記
第２の段差主面は、前記エピタキシャルウェーハの表面
から掘って形成されたトレンチの底面に新たに形成され
たエピタキシャル層の上面であることを特徴とする。
は、第５の発明の半導体集積回路の基板において、前記
第２の段差主面は、前記エピタキシャルウェーハの表面
から掘って形成されたトレンチの底面に新たに形成され
たエピタキシャル層の上面であることを特徴とする。
【００３１】第８の発明に係る半導体集積回路の基板
は、第１から第７の発明のいずれかの半導体集積回路の
基板において、前記第１の回路部と前記第２の回路部を
形成すべき場所を特定するためのアライメントマークを
さらに備えて構成される。
は、第１から第７の発明のいずれかの半導体集積回路の
基板において、前記第１の回路部と前記第２の回路部を
形成すべき場所を特定するためのアライメントマークを
さらに備えて構成される。
【００３２】第９の発明に係る半導体集積回路の基板
は、第１から第８の発明のいずれかの半導体集積回路の
基板において、前記第１または第２の半導体表面層から
所定の深さの領域に重金属が拡散されていることを特徴
とする。
は、第１から第８の発明のいずれかの半導体集積回路の
基板において、前記第１または第２の半導体表面層から
所定の深さの領域に重金属が拡散されていることを特徴
とする。
【００３３】第１０の発明に係る半導体集積回路の基板
は、単一の面方位を持つとともに第１の不純物濃度を全
体に渡ってほぼ均一に持つ単結晶からなる半導体基体層
と、前記半導体基体層上に直接形成されて該半導体基体
層と同一の導電型および同一の面方位を持つとともにウ
ェルを持つ単結晶からなる半導体表面層とを備え、前記
半導体表面層は、前記ウェルと前記半導体基体層とに挟
まれた所定の部分領域を含み、前記所定の部分領域は、
前記第１の不純物濃度より低くかつ前記半導体表面層中
で最低となっている第２の不純物濃度を有し、ほぼ２μ
ｍ以上の厚みを持つことを特徴とする。
は、単一の面方位を持つとともに第１の不純物濃度を全
体に渡ってほぼ均一に持つ単結晶からなる半導体基体層
と、前記半導体基体層上に直接形成されて該半導体基体
層と同一の導電型および同一の面方位を持つとともにウ
ェルを持つ単結晶からなる半導体表面層とを備え、前記
半導体表面層は、前記ウェルと前記半導体基体層とに挟
まれた所定の部分領域を含み、前記所定の部分領域は、
前記第１の不純物濃度より低くかつ前記半導体表面層中
で最低となっている第２の不純物濃度を有し、ほぼ２μ
ｍ以上の厚みを持つことを特徴とする。
【００３４】第１１の発明に係る半導体集積回路の製造
方法は、基板単結晶と該基板単結晶上に直接形成された
第１のエピタキシャル層と該第１のエピタキシャル層の
上に形成された絶縁膜を有するエピタキシャルウェーハ
を準備する工程と、前記エピタキシャルウェーハに、互
いに開口部の大きさが異なる第１及び第２のトレンチを
形成する工程と、前記第１及び第２のトレンチに第２の
エピタキシャル層を、前記第１及び第２のトレンチが埋
まらない厚みに形成する工程と、前記エピタキシャルウ
ェーハの全面に第３のエピタキシャル層を、前記第１の
トレンチが埋まりかつ、前記第２のトレンチが埋まらな
い厚みに形成する工程と、前記第３のエピタキシャル層
のうちの前記第１及び第２のトレンチの外にあるものを
取り除くとともに前記第３のエピタキシャル層の表面が
前記第１のエピタキシャル層の表面にほぼ揃うように平
坦化する工程と、前記第２のトレンチを基準に半導体集
積回路を形成する工程とを備えて構成される。
方法は、基板単結晶と該基板単結晶上に直接形成された
第１のエピタキシャル層と該第１のエピタキシャル層の
上に形成された絶縁膜を有するエピタキシャルウェーハ
を準備する工程と、前記エピタキシャルウェーハに、互
いに開口部の大きさが異なる第１及び第２のトレンチを
形成する工程と、前記第１及び第２のトレンチに第２の
エピタキシャル層を、前記第１及び第２のトレンチが埋
まらない厚みに形成する工程と、前記エピタキシャルウ
ェーハの全面に第３のエピタキシャル層を、前記第１の
トレンチが埋まりかつ、前記第２のトレンチが埋まらな
い厚みに形成する工程と、前記第３のエピタキシャル層
のうちの前記第１及び第２のトレンチの外にあるものを
取り除くとともに前記第３のエピタキシャル層の表面が
前記第１のエピタキシャル層の表面にほぼ揃うように平
坦化する工程と、前記第２のトレンチを基準に半導体集
積回路を形成する工程とを備えて構成される。
【００３５】
【発明の実施の形態】実施の形態１．この発明の実施の
形態１による半導体集積回路の基板は、一枚の半導体集
積回路の基板の中に、p on p-構造とp on p+構造の組合
せ等のような異なる構造を複数含んでいる。そして、そ
れらの構造の配置は、素子や集積回路が実現すべき耐性
を容易に実現できる構造の位置が集積回路の各回路部の
基板上における位置に対応するような配置となってい
る。そのため従来に比べ、一つの集積回路において、高
水準のソフトエラー耐性、ラッチアップ耐性およびＥＳ
Ｄ耐性を得ることが容易になる。図１は、実施の形態１
による半導体集積回路の基板に形成された半導体メモリ
装置の平面構成を示す概念図である。図１の半導体メモ
リ装置は、メモリセル部と入出力部にはp on p-構造
が、ロジック部にはp on p+構造が適用されたことを特
徴とする。
形態１による半導体集積回路の基板は、一枚の半導体集
積回路の基板の中に、p on p-構造とp on p+構造の組合
せ等のような異なる構造を複数含んでいる。そして、そ
れらの構造の配置は、素子や集積回路が実現すべき耐性
を容易に実現できる構造の位置が集積回路の各回路部の
基板上における位置に対応するような配置となってい
る。そのため従来に比べ、一つの集積回路において、高
水準のソフトエラー耐性、ラッチアップ耐性およびＥＳ
Ｄ耐性を得ることが容易になる。図１は、実施の形態１
による半導体集積回路の基板に形成された半導体メモリ
装置の平面構成を示す概念図である。図１の半導体メモ
リ装置は、メモリセル部と入出力部にはp on p-構造
が、ロジック部にはp on p+構造が適用されたことを特
徴とする。
【００３６】図１の半導体メモリ装置は、平面的に見て
縦が１５ｍｍ、横が２０ｍｍの長方形をした基板３の上
に形成されている。一つの基板３は、図４５に示したウ
ェーハ１の中の一つの領域２に対応する。基板３の中央
には、メモリセル部５が配置されている。ロジック部６
はメモリセル部５の周囲に配置されている。さらにロジ
ック部６の外周には入出力部８が配置され、入出力部８
の領域の中には入出力端子７が設けられる。アライメン
トマーク９は、メモリセル部５の領域の四隅および、入
出力部８の領域内において基板３の四隅に配置されてい
る。なお、図１では、ロジック部６にはアライメントマ
ークが配置されていないが、ロジック部６にアライメン
トマークを配置してもよいことはいうまでもない。
縦が１５ｍｍ、横が２０ｍｍの長方形をした基板３の上
に形成されている。一つの基板３は、図４５に示したウ
ェーハ１の中の一つの領域２に対応する。基板３の中央
には、メモリセル部５が配置されている。ロジック部６
はメモリセル部５の周囲に配置されている。さらにロジ
ック部６の外周には入出力部８が配置され、入出力部８
の領域の中には入出力端子７が設けられる。アライメン
トマーク９は、メモリセル部５の領域の四隅および、入
出力部８の領域内において基板３の四隅に配置されてい
る。なお、図１では、ロジック部６にはアライメントマ
ークが配置されていないが、ロジック部６にアライメン
トマークを配置してもよいことはいうまでもない。
【００３７】図２は、基板３を図１中のＡ−Ａ’線に沿
って切ったときの基板３の断面構造を示す模式図であ
る。図２の上下方向がすなわち基板３の厚み（高さ）を
示し、ここでは７００μｍに設定されている。半導体表
面層に相当するエピタキシャル層１１（ｐ層）は半導体
基体層に相当する基板単結晶１０（ｐ-）の上に形成さ
れている。半導体表面層に相当するエピタキシャル層１
３（ｐ層）は半導体基体層に相当するエピタキシャル層
１２（ｐ+層）の上に形成されている。
って切ったときの基板３の断面構造を示す模式図であ
る。図２の上下方向がすなわち基板３の厚み（高さ）を
示し、ここでは７００μｍに設定されている。半導体表
面層に相当するエピタキシャル層１１（ｐ層）は半導体
基体層に相当する基板単結晶１０（ｐ-）の上に形成さ
れている。半導体表面層に相当するエピタキシャル層１
３（ｐ層）は半導体基体層に相当するエピタキシャル層
１２（ｐ+層）の上に形成されている。
【００３８】図１の集積回路の各部において誤動作を誘
発する現象のうち最大の要因は、それぞれ、メモリセル
部５ではソフトエラー、ロジック部６ではラッチアッ
プ、入出力部８ではＥＳＤである。表１を参照すると、
メモリセル部５と入出力部８にはp on p-構造、ロジッ
ク部６にはp on p+構造を使用しているので、この集積
回路は、ソフトエラー、ラッチアップおよびＥＳＤに対
し高い耐性を発揮することができる。なお、ロジック部
６に関して、ラッチアップは基板中のオーミック電圧降
下が小さい方が望ましいので、不純物濃度の高いエピタ
キシャル層１２（半導体基体層）を不純物濃度の低い基
板単結晶１０（半導体基体層）の上に形成して基板抵抗
を下げている。なお、メモリセル部５等の回路部を構成
するトランジスタ等の素子数は、複数といっても２つや
３つという少数ではなく、数千、数万あるいはもっと大
規模なものであって、半導体表面層（エピタキシャル層
１１，１３）の不純物濃度が層内全体でほぼ均一である
ため、各回路部の各構成素子について期待される性能は
作り込まれ易くなっている。
発する現象のうち最大の要因は、それぞれ、メモリセル
部５ではソフトエラー、ロジック部６ではラッチアッ
プ、入出力部８ではＥＳＤである。表１を参照すると、
メモリセル部５と入出力部８にはp on p-構造、ロジッ
ク部６にはp on p+構造を使用しているので、この集積
回路は、ソフトエラー、ラッチアップおよびＥＳＤに対
し高い耐性を発揮することができる。なお、ロジック部
６に関して、ラッチアップは基板中のオーミック電圧降
下が小さい方が望ましいので、不純物濃度の高いエピタ
キシャル層１２（半導体基体層）を不純物濃度の低い基
板単結晶１０（半導体基体層）の上に形成して基板抵抗
を下げている。なお、メモリセル部５等の回路部を構成
するトランジスタ等の素子数は、複数といっても２つや
３つという少数ではなく、数千、数万あるいはもっと大
規模なものであって、半導体表面層（エピタキシャル層
１１，１３）の不純物濃度が層内全体でほぼ均一である
ため、各回路部の各構成素子について期待される性能は
作り込まれ易くなっている。
【００３９】この基板３の各半導体表面層は、その表面
においては同じ材質で同じ単一の面方位を持った単結晶
であるという点で共通していることから、外形的に各半
導体表面層を見分けるための目印となるものがない。製
造工程において、複数の基板３は図４５に示したウェー
ハから切り出されるが、その際にも基板３の配置位置を
示す目印が必要である。実施の形態１による半導体集積
回路の基板３では、エピタキシャル層１１，１３は、各
回路部（メモリセル部５など）が形成されるべき位置に
対応して配置されていなければならず、そのため製造時
におけるマスクの位置合わせが重要になってくる。実施
の形態１による半導体集積回路の基板は、その切断面に
おいては異なる不純物濃度を有しているが、表面には同
じ材質からなる半導体表面層しか表れず、段差がないた
め、マスクの位置合わせが困難となる。その位置合わせ
の困難さを解消するため、アライメントマーク９が、基
板３を上から見た平面においてエピタキシャル層１１，
１３の配置を正確に認識して、マスク合わせを正碓に行
うために形成される。
においては同じ材質で同じ単一の面方位を持った単結晶
であるという点で共通していることから、外形的に各半
導体表面層を見分けるための目印となるものがない。製
造工程において、複数の基板３は図４５に示したウェー
ハから切り出されるが、その際にも基板３の配置位置を
示す目印が必要である。実施の形態１による半導体集積
回路の基板３では、エピタキシャル層１１，１３は、各
回路部（メモリセル部５など）が形成されるべき位置に
対応して配置されていなければならず、そのため製造時
におけるマスクの位置合わせが重要になってくる。実施
の形態１による半導体集積回路の基板は、その切断面に
おいては異なる不純物濃度を有しているが、表面には同
じ材質からなる半導体表面層しか表れず、段差がないた
め、マスクの位置合わせが困難となる。その位置合わせ
の困難さを解消するため、アライメントマーク９が、基
板３を上から見た平面においてエピタキシャル層１１，
１３の配置を正確に認識して、マスク合わせを正碓に行
うために形成される。
【００４０】つぎに図２に示した構造を有する半導体集
積回路の基板の製造工程の一例を図３〜図１０を参照し
て説明する。図３〜図１０には、（ａ）に図２における
領域ａｒ１を拡大した図を、（ｂ）に図２に相当する断
面の模式図を示している。まず、ｐ-の基板単結晶１０
の上にｐ型のエピタキシャル層１１を１０μｍ程度成長
させたエピタキシャルウェーハを準備する。エピタキシ
ャル層１１上に絶縁膜２３を０．０５μｍ程度の厚さに
形成後、パターニングされたマスクでこの絶縁膜２３を
覆い、絶縁膜２３と半導体表面層２２と基板単結晶１０
の一部をエッチング除去して図３に示すようなトレンチ
２４ａ，２４ｂを形成する。トレンチ２４ａの幅は３ｍ
ｍ程度で、トレンチ２４ａ（ロジック部６）に囲まれる
メモリセル部５の形成領域の幅は１２ｍｍ程度である。
トレンチ２４ｂの平面形状は、１μｍ角程度の大きさが
ある。入出力部８が形成されるべき領域の幅は、１ｍｍ
程度である。
積回路の基板の製造工程の一例を図３〜図１０を参照し
て説明する。図３〜図１０には、（ａ）に図２における
領域ａｒ１を拡大した図を、（ｂ）に図２に相当する断
面の模式図を示している。まず、ｐ-の基板単結晶１０
の上にｐ型のエピタキシャル層１１を１０μｍ程度成長
させたエピタキシャルウェーハを準備する。エピタキシ
ャル層１１上に絶縁膜２３を０．０５μｍ程度の厚さに
形成後、パターニングされたマスクでこの絶縁膜２３を
覆い、絶縁膜２３と半導体表面層２２と基板単結晶１０
の一部をエッチング除去して図３に示すようなトレンチ
２４ａ，２４ｂを形成する。トレンチ２４ａの幅は３ｍ
ｍ程度で、トレンチ２４ａ（ロジック部６）に囲まれる
メモリセル部５の形成領域の幅は１２ｍｍ程度である。
トレンチ２４ｂの平面形状は、１μｍ角程度の大きさが
ある。入出力部８が形成されるべき領域の幅は、１ｍｍ
程度である。
【００４１】図４に示すように、ホウ素を高濃度に含ん
だｐ+層であるエピタキシャル層２７がＣＶＤ法により
１１０μｍ程度成長させられる。トレンチ２４ａの幅が
広く、トレンチ２４ｂの幅は狭いので、トレンチ２４ａ
の底部に形成されるエピタキシャル層２７ａ（半導体基
体層）の厚みが約１０５μｍとなるのに対し、トレンチ
２４ｂに形成されるエピタキシャル層２７ｂの厚みが例
えば８０μｍ程度となる。つまり、トレンチ２４ｂのエ
ピタキシャル層２７ｂの厚みの方がエピタキシャル層２
７ａの厚みよりも薄くなる。これは、トレンチ２４ａの
方がトレンチ２４ｂよりもガスがトレンチ内部入りやす
いため、トレンチ２４ａのエピタキシャル成長の方が成
長速度が速くなるからである。次に、等方性エッチング
により絶縁膜２３上やトレンチ２４ａ，２４ｂの側壁に
形成されたエピタキシャル層２７が除去される（図５参
照）。
だｐ+層であるエピタキシャル層２７がＣＶＤ法により
１１０μｍ程度成長させられる。トレンチ２４ａの幅が
広く、トレンチ２４ｂの幅は狭いので、トレンチ２４ａ
の底部に形成されるエピタキシャル層２７ａ（半導体基
体層）の厚みが約１０５μｍとなるのに対し、トレンチ
２４ｂに形成されるエピタキシャル層２７ｂの厚みが例
えば８０μｍ程度となる。つまり、トレンチ２４ｂのエ
ピタキシャル層２７ｂの厚みの方がエピタキシャル層２
７ａの厚みよりも薄くなる。これは、トレンチ２４ａの
方がトレンチ２４ｂよりもガスがトレンチ内部入りやす
いため、トレンチ２４ａのエピタキシャル成長の方が成
長速度が速くなるからである。次に、等方性エッチング
により絶縁膜２３上やトレンチ２４ａ，２４ｂの側壁に
形成されたエピタキシャル層２７が除去される（図５参
照）。
【００４２】次に、ｐ層であるエピタキシャル層２８が
ＣＶＤ装置を用いて形成される。図６に示すように、ト
レンチ２４ａがあった所はほぼ埋まってエピタキシャル
層１２となっているため、エピタキシャル層１２の上に
あるエピタキシャル層２８の表面はほぼ水平になる。し
かし、トレンチ２４ｂはまだ埋まっておらず、狭く深い
穴が残っているので、トレンチ２４ｂでエピタキシャル
層２８はその穴の形状を反映させた外観を呈する。
ＣＶＤ装置を用いて形成される。図６に示すように、ト
レンチ２４ａがあった所はほぼ埋まってエピタキシャル
層１２となっているため、エピタキシャル層１２の上に
あるエピタキシャル層２８の表面はほぼ水平になる。し
かし、トレンチ２４ｂはまだ埋まっておらず、狭く深い
穴が残っているので、トレンチ２４ｂでエピタキシャル
層２８はその穴の形状を反映させた外観を呈する。
【００４３】トレンチ２４ａが形成されている領域上を
覆い、１μｍ程度の厚みを持つレジストが半導体集積回
路の基板３の全面に形成される。図７に示すように、パ
ターニングされたレジスト２９が残るが、このパターニ
ングのときにはトレンチ２４ｂが基準となる。エピタキ
シャル層２８はその表面にはほとんど段差を有さず、ア
ライメントマーク９が存在するだけであるため、高精度
なアライメントが可能となる。レジスト２９をマスクに
して異方性エッチングを行い、半導体表面層２８の一部
をエッチング除去する（図８参照）。エッチング後絶縁
膜２３の上には０．０１μｍ程度のエピタキシャル層２
８が残る。レジスト２９を除去し、ケミカル・メカニカ
ル・ポリッシング（Chemical Mechanical Polishing）
により、図９に示すように、絶縁膜２３上にあるエピタ
キシャル層２８を削り平坦化する。削られた後のエピタ
キシャル層２８の厚みは５μｍ程度である。絶縁膜２３
を除去することにより、図２に示す断面構造を有する半
導体集積回路の基板３と同じ構造の基板を形成すること
ができる。
覆い、１μｍ程度の厚みを持つレジストが半導体集積回
路の基板３の全面に形成される。図７に示すように、パ
ターニングされたレジスト２９が残るが、このパターニ
ングのときにはトレンチ２４ｂが基準となる。エピタキ
シャル層２８はその表面にはほとんど段差を有さず、ア
ライメントマーク９が存在するだけであるため、高精度
なアライメントが可能となる。レジスト２９をマスクに
して異方性エッチングを行い、半導体表面層２８の一部
をエッチング除去する（図８参照）。エッチング後絶縁
膜２３の上には０．０１μｍ程度のエピタキシャル層２
８が残る。レジスト２９を除去し、ケミカル・メカニカ
ル・ポリッシング（Chemical Mechanical Polishing）
により、図９に示すように、絶縁膜２３上にあるエピタ
キシャル層２８を削り平坦化する。削られた後のエピタ
キシャル層２８の厚みは５μｍ程度である。絶縁膜２３
を除去することにより、図２に示す断面構造を有する半
導体集積回路の基板３と同じ構造の基板を形成すること
ができる。
【００４４】さらに半導体集積回路の基板３上に半導体
集積回路を形成するために、例えば、０．０１μ程度の
厚みを持つ酸化膜３０が半導体集積回路の基板全面に形
成される。その後、酸化膜３０の上に１μｍ程度の厚み
を持つレジスト３１が形成され（図１０参照）、そのレ
ジスト３１がパターニングされる。パターニングの際に
は、トレンチ２４ｂの段差を利用して半導体基板３に形
成すべき各回路部とエピタキシャル層１１，２８の位置
関係が一致するように、精度よくマスク合わせを行うこ
とが可能となる。このように、集積回路の各回路部が形
成されるべき第１および半導体表面層下にある半導体基
体層の不純物濃度が各回路部の機能に適したものとなっ
ている半導体集積回路の基板を製造することができる。
図には示していないが、トランジスタ、素子分離、ウェ
ル等のデバイス構造は、例えば図１０のエピタキシャル
層１１，２８およびその上に形成される。
集積回路を形成するために、例えば、０．０１μ程度の
厚みを持つ酸化膜３０が半導体集積回路の基板全面に形
成される。その後、酸化膜３０の上に１μｍ程度の厚み
を持つレジスト３１が形成され（図１０参照）、そのレ
ジスト３１がパターニングされる。パターニングの際に
は、トレンチ２４ｂの段差を利用して半導体基板３に形
成すべき各回路部とエピタキシャル層１１，２８の位置
関係が一致するように、精度よくマスク合わせを行うこ
とが可能となる。このように、集積回路の各回路部が形
成されるべき第１および半導体表面層下にある半導体基
体層の不純物濃度が各回路部の機能に適したものとなっ
ている半導体集積回路の基板を製造することができる。
図には示していないが、トランジスタ、素子分離、ウェ
ル等のデバイス構造は、例えば図１０のエピタキシャル
層１１，２８およびその上に形成される。
【００４５】なお、図３〜図１０の説明では、メモリセ
ル部５にアライメントマーク９が形成される場合につい
て説明したが、メモリセル部５、ロジック部６および入
出力部８等の各回路部外にあってもよい。
ル部５にアライメントマーク９が形成される場合につい
て説明したが、メモリセル部５、ロジック部６および入
出力部８等の各回路部外にあってもよい。
【００４６】また、図２の説明では、p on p+構造を基
にしてp on p-構造を形成したが、例えばp on p-構造を
基にしてp on p+構造を形成し用いてもよい。また、p o
n p+構造に代えてp on p++構造を用いてもよい。また、
エピタキシャル層１１，２２とエピタキシャル層１３，
２８の厚みの関係は図２〜図１０で説明した関係に限定
されるものではなく、いずれの厚みが厚いかということ
には関係なく上記の効果を奏する。図１に示した回路配
置は一例であって、別の回路配置でも、各回路機能毎に
上で説明した構造を適用すれば、同様の効果が得られ
る。また、上記実施の形態では、２つのエピタキシャル
層１１，１３がともにｐ層であることを説明したが、同
じｐ層であっても不純物濃度が異なっていてもよく、ま
た同じであってもよく、いずれであっても上記実施の形
態の効果を奏する。
にしてp on p-構造を形成したが、例えばp on p-構造を
基にしてp on p+構造を形成し用いてもよい。また、p o
n p+構造に代えてp on p++構造を用いてもよい。また、
エピタキシャル層１１，２２とエピタキシャル層１３，
２８の厚みの関係は図２〜図１０で説明した関係に限定
されるものではなく、いずれの厚みが厚いかということ
には関係なく上記の効果を奏する。図１に示した回路配
置は一例であって、別の回路配置でも、各回路機能毎に
上で説明した構造を適用すれば、同様の効果が得られ
る。また、上記実施の形態では、２つのエピタキシャル
層１１，１３がともにｐ層であることを説明したが、同
じｐ層であっても不純物濃度が異なっていてもよく、ま
た同じであってもよく、いずれであっても上記実施の形
態の効果を奏する。
【００４７】実施の形態２．実施の形態２による半導体
集積回路の基板は、p on p++基板であって、入出力部８
の形成領域に半導体基体層としてｐ+層を含んでいる。
入出力部８の形成領域の幅は約１ｍｍ、ロジック部６の
形成領域の幅は約３ｍｍ、そしてメモリセル部５の形成
領域の幅は約１２ｍｍである。そのため従来に比べ、一
つの集積回路において、高水準のソフトエラー耐性、ラ
ッチアップ耐性および、ＥＳＤ耐性を得ることが容易に
なる。
集積回路の基板は、p on p++基板であって、入出力部８
の形成領域に半導体基体層としてｐ+層を含んでいる。
入出力部８の形成領域の幅は約１ｍｍ、ロジック部６の
形成領域の幅は約３ｍｍ、そしてメモリセル部５の形成
領域の幅は約１２ｍｍである。そのため従来に比べ、一
つの集積回路において、高水準のソフトエラー耐性、ラ
ッチアップ耐性および、ＥＳＤ耐性を得ることが容易に
なる。
【００４８】図１１は、実施の形態２による半導体集積
回路の基板の断面構造の模式図である。図１１におい
て、２０１は７００μｍ程度の厚みを持つｐ++層である
基板単結晶、２０２は基板単結晶２０１に形成されたト
レンチの底面から１００μｍ程度の厚さに成長したエピ
タキシャル層（ｐ+層）、２０３は基板単結晶２０１の
上で７μｍ程度またはエピタキシャル層２０２の上で３
μｍ程度の厚みに成長したエピタキシャル層（ｐ層）で
ある。このエピタキシャル層２０２は半導体基体層に相
当し、エピタキシャル層２０３は半導体表面層に相当す
る。なお、実施の形態２における半導体集積回路の基板
において、半導体表面層と半導体基体層の不純物濃度は
異なる。
回路の基板の断面構造の模式図である。図１１におい
て、２０１は７００μｍ程度の厚みを持つｐ++層である
基板単結晶、２０２は基板単結晶２０１に形成されたト
レンチの底面から１００μｍ程度の厚さに成長したエピ
タキシャル層（ｐ+層）、２０３は基板単結晶２０１の
上で７μｍ程度またはエピタキシャル層２０２の上で３
μｍ程度の厚みに成長したエピタキシャル層（ｐ層）で
ある。このエピタキシャル層２０２は半導体基体層に相
当し、エピタキシャル層２０３は半導体表面層に相当す
る。なお、実施の形態２における半導体集積回路の基板
において、半導体表面層と半導体基体層の不純物濃度は
異なる。
【００４９】この集積回路の基板の構造として、メモリ
セル部５とロジック部６にp on p++構造を用いている。
このような構造を採用することにより、メモリセル部５
においては、注入されたα線により発生した電子の大部
分は、ホウ素を高濃度に含んだエピタキシャル層２０１
（ｐ++層）の中で、正孔と再結合するため、拡散やドリ
フトにより電子が基板表面に達する数がp on p+基板に
比べてかなり少なくなる。また、ロジック部６において
は、エピタキシャル層２０１がｐ++層であるために基板
中のオーミック電圧降下が小さくなるので、ラッチアッ
プはp on p+基板を用いる場合に比べて抑制される。ま
た、入出力部８で問題になるＥＳＤ耐性は、基板抵抗が
下がるため図４０に示した寄生バイポーラトランジスタ
（ｎｐｎ横型）が動作しにくく、電極の電圧は、より高
い値に保持される。
セル部５とロジック部６にp on p++構造を用いている。
このような構造を採用することにより、メモリセル部５
においては、注入されたα線により発生した電子の大部
分は、ホウ素を高濃度に含んだエピタキシャル層２０１
（ｐ++層）の中で、正孔と再結合するため、拡散やドリ
フトにより電子が基板表面に達する数がp on p+基板に
比べてかなり少なくなる。また、ロジック部６において
は、エピタキシャル層２０１がｐ++層であるために基板
中のオーミック電圧降下が小さくなるので、ラッチアッ
プはp on p+基板を用いる場合に比べて抑制される。ま
た、入出力部８で問題になるＥＳＤ耐性は、基板抵抗が
下がるため図４０に示した寄生バイポーラトランジスタ
（ｎｐｎ横型）が動作しにくく、電極の電圧は、より高
い値に保持される。
【００５０】ここに示す入出力部８においては、エピタ
キシャル層２０３（ｐ層）と基板単結晶２０１（ｐ
++層）の一部をｐ++層よりも抵抗の高いｐ+層（エピタ
キシャル層２０２）に置き換えたのでＥＳＤ耐性が高く
なっている。このような置き換えは、ｐ++基板単結晶上
にｐ型エピタキシャル層が形成されたエピタキシャルウ
ェーハを用い、このエピタキシャルウェーハにトレンチ
を掘ってｐ+型エピタキシャル層を形成し、さらにその
上にｐ型エピタキシャル層を成長させて行われる。な
お、ｐ+層であるエピタキシャル層２０２を、より抵抗
の高いｐ-層に置き換えても上記実施の形態２と同様の
効果を奏する。
キシャル層２０３（ｐ層）と基板単結晶２０１（ｐ
++層）の一部をｐ++層よりも抵抗の高いｐ+層（エピタ
キシャル層２０２）に置き換えたのでＥＳＤ耐性が高く
なっている。このような置き換えは、ｐ++基板単結晶上
にｐ型エピタキシャル層が形成されたエピタキシャルウ
ェーハを用い、このエピタキシャルウェーハにトレンチ
を掘ってｐ+型エピタキシャル層を形成し、さらにその
上にｐ型エピタキシャル層を成長させて行われる。な
お、ｐ+層であるエピタキシャル層２０２を、より抵抗
の高いｐ-層に置き換えても上記実施の形態２と同様の
効果を奏する。
【００５１】実施の形態３．実施の形態３による半導体
集積回路の基板は、p on p-基板であって、メモリセル
部５とロジック部６の形成領域に半導体基体層としてｐ
++層あるいはｐ+層を含んでいる。そのため従来に比
べ、一つの集積回路において、高水準のソフトエラー耐
性、ラッチアップ耐性および、ＥＳＤ耐性を得ることが
容易になる。
集積回路の基板は、p on p-基板であって、メモリセル
部５とロジック部６の形成領域に半導体基体層としてｐ
++層あるいはｐ+層を含んでいる。そのため従来に比
べ、一つの集積回路において、高水準のソフトエラー耐
性、ラッチアップ耐性および、ＥＳＤ耐性を得ることが
容易になる。
【００５２】図１２は、実施の形態３による半導体集積
回路の基板の断面構造の模式図である。図１２におい
て、２１１は７００μｍ程度の厚みを持つｐ-層である
基板単結晶、２１２は基板単結晶２１１に形成されたト
レンチの底面から５０μｍ程度の厚さに成長したエピタ
キシャル層（ｐ++層）、２１３は基板単結晶２１１の上
で７μｍ程度またはエピタキシャル層２１２の上で５μ
ｍ程度の厚みに成長したエピタキシャル層（ｐ層）であ
る。このエピタキシャル層２１２は半導体基体層に相当
し、エピタキシャル層２１３は半導体表面層に相当す
る。
回路の基板の断面構造の模式図である。図１２におい
て、２１１は７００μｍ程度の厚みを持つｐ-層である
基板単結晶、２１２は基板単結晶２１１に形成されたト
レンチの底面から５０μｍ程度の厚さに成長したエピタ
キシャル層（ｐ++層）、２１３は基板単結晶２１１の上
で７μｍ程度またはエピタキシャル層２１２の上で５μ
ｍ程度の厚みに成長したエピタキシャル層（ｐ層）であ
る。このエピタキシャル層２１２は半導体基体層に相当
し、エピタキシャル層２１３は半導体表面層に相当す
る。
【００５３】メモリセル部５とロジック部６には、エピ
タキシャル層２１２（ｐ++層）が埋め込まれている。こ
のような構造を採用することにより、注入されたα線に
より発生した電子の大部分は、ホウ素を高濃度に含んだ
ｐ++層の中で、正孔と結合するため、p on p-基板に比
べて電子が基板表面に達し難くなり、ソフトエラーが起
こり難くなる。
タキシャル層２１２（ｐ++層）が埋め込まれている。こ
のような構造を採用することにより、注入されたα線に
より発生した電子の大部分は、ホウ素を高濃度に含んだ
ｐ++層の中で、正孔と結合するため、p on p-基板に比
べて電子が基板表面に達し難くなり、ソフトエラーが起
こり難くなる。
【００５４】ロジック部６においては、エピタキシャル
層２１２がｐ++層であるために基板中のオーミック電圧
降下が小さくなるので、ラッチアップはp on p-基板を
そのまま用いる場合に比べて抑制される。なお、ｐ++層
として上記で説明したエピタキシャル層２１２をｐ+層
に置き換えても同様の効果を得ることができる。また、
入出力部８では、p on p-構造を用いてるので、基板単
結晶の抵抗が高くなっている。それゆえ、図４０に示し
た寄生バイポーラトランジスタ（ｎｐｎ横型）が動作し
やすくなり、電極の電圧が高いまま保持されることがな
くなり、ＥＳＤ耐性が大きくなる。
層２１２がｐ++層であるために基板中のオーミック電圧
降下が小さくなるので、ラッチアップはp on p-基板を
そのまま用いる場合に比べて抑制される。なお、ｐ++層
として上記で説明したエピタキシャル層２１２をｐ+層
に置き換えても同様の効果を得ることができる。また、
入出力部８では、p on p-構造を用いてるので、基板単
結晶の抵抗が高くなっている。それゆえ、図４０に示し
た寄生バイポーラトランジスタ（ｎｐｎ横型）が動作し
やすくなり、電極の電圧が高いまま保持されることがな
くなり、ＥＳＤ耐性が大きくなる。
【００５５】なお、上記実施の形態１〜３においては、
基板単結晶上に形成される半導体基体層がエピタキシャ
ル層であったが、例えば、基板単結晶に不純物をイオン
ビームなどで打ち込む等して濃度の異なる層を形成して
もよく、そのような処理がなされた基板単結晶上にｐ層
をエピタキシャル成長させても、上記実施の形態１〜３
と同様の効果を奏する基板が得られる。
基板単結晶上に形成される半導体基体層がエピタキシャ
ル層であったが、例えば、基板単結晶に不純物をイオン
ビームなどで打ち込む等して濃度の異なる層を形成して
もよく、そのような処理がなされた基板単結晶上にｐ層
をエピタキシャル成長させても、上記実施の形態１〜３
と同様の効果を奏する基板が得られる。
【００５６】実施の形態４．実施の形態４による半導体
集積回路の基板は、例えば図１に示した半導体基板にお
いて、メモリセル部５、ロジック部６と入出力部８の間
で、p on p+構造、pon p-構造またはp on p++構造の半
導体表面層（ｐ型エピタキシャル層）の厚さが場所によ
って異なることを特徴とする。
集積回路の基板は、例えば図１に示した半導体基板にお
いて、メモリセル部５、ロジック部６と入出力部８の間
で、p on p+構造、pon p-構造またはp on p++構造の半
導体表面層（ｐ型エピタキシャル層）の厚さが場所によ
って異なることを特徴とする。
【００５７】この発明の実施の形態４による半導体集積
回路の基板について説明する前に、実施の形態４の背景
になる現象をシミュレーション結果を用いて説明する。
図１３は、p on p+構造にα粒子を０．２５個注入した
ときの収集電荷量をシミュレーションするための構造を
示す斜視図である。図１３の構造において、ｐ+型基板
単結晶（以下ｐ+層という。）４０には０Ｖの電圧が印
加され、ｐ+層４０の上にはｐ型単結晶（以下ｐ層とい
う。）４１が形成され、ｐ層４１の一部に形成されたｎ
-拡散層４２には３Ｖの電圧が印加されている。なお、
α線によるソフトエラーシミュレーションを行う場合
は、α線により生成された電子の３次元的広がりを正確
に計算する必要がある。シミュレーションで０．２５個
注入したのは、計算時間を節約するために、解析領域
（シミュレーションを行う領域）を小さく取りたかった
ためである。α線が１個注入される場合に比べて、０．
２５個注入されたと仮定した方が半導体基板中で生成さ
れる電子の広がりが狭いので、解析領域を小さく取るこ
とができる。このシミュレーションでは、解析領域のエ
ッジにα線を注入するので、４回対称の解析領域の１／
４の部分だけをシミュレーションしたこととなる。それ
ゆえ、α線１個注入したときの収集電荷量は、このシミ
ュレーション結果の４倍すればよいことになる。
回路の基板について説明する前に、実施の形態４の背景
になる現象をシミュレーション結果を用いて説明する。
図１３は、p on p+構造にα粒子を０．２５個注入した
ときの収集電荷量をシミュレーションするための構造を
示す斜視図である。図１３の構造において、ｐ+型基板
単結晶（以下ｐ+層という。）４０には０Ｖの電圧が印
加され、ｐ+層４０の上にはｐ型単結晶（以下ｐ層とい
う。）４１が形成され、ｐ層４１の一部に形成されたｎ
-拡散層４２には３Ｖの電圧が印加されている。なお、
α線によるソフトエラーシミュレーションを行う場合
は、α線により生成された電子の３次元的広がりを正確
に計算する必要がある。シミュレーションで０．２５個
注入したのは、計算時間を節約するために、解析領域
（シミュレーションを行う領域）を小さく取りたかった
ためである。α線が１個注入される場合に比べて、０．
２５個注入されたと仮定した方が半導体基板中で生成さ
れる電子の広がりが狭いので、解析領域を小さく取るこ
とができる。このシミュレーションでは、解析領域のエ
ッジにα線を注入するので、４回対称の解析領域の１／
４の部分だけをシミュレーションしたこととなる。それ
ゆえ、α線１個注入したときの収集電荷量は、このシミ
ュレーション結果の４倍すればよいことになる。
【００５８】図１３に示す状態すなわち拡散層４２に３
Ｖを、ｐ+層４１に０Ｖを印加した状態で、拡散層４２
の中央付近４３にα粒子を０．２５個だけ垂直方向（矢
印４６で示す方向）に注入する。α粒子注入によって発
生した少数キャリアが、半導体集積回路の基板表面に形
成された拡散層４２にどれだけ収集されるかをシミュレ
ーションする。シミュレーションする構造は、ｐ層４１
の膜厚（矢印４５で示す。）がそれぞれ５μｍ、７μｍ
のp on p+構造とホウ素濃度が一定のＣＺ基板の三つで
ある。シミュレーションの結果によれば、収集電荷量が
多い構造ほど、ソフトエラー耐性が小さい構造であると
える。シミュレーションは、α粒子の注入エネルギーが
１ＭｅＶと５ＭｅＶの場合について実行した。なお、１
ＭｅＶの注入エネルギーを持つα粒子の飛程は約５μ
ｍ、５ＭｅＶの注入エネルギーを持つα粒子の飛程は約
２３μｍである。同じホウ素濃度のｐ+層４０を有するp
on p+構造では、ｐ層４１すなわち集積回路が形成され
るべき半導体表面層の厚さが厚い方がソフトエラー耐性
が大きくなるが、ＭＯＳトランジスタのソース／ドレイ
ン拡散層の面積が小さい場合にこのことを確認しやす
い。上述の３次元シミュレーションの結果は厚さが厚い
方がソフトエラー耐性が大きくなることを示唆してい
る。
Ｖを、ｐ+層４１に０Ｖを印加した状態で、拡散層４２
の中央付近４３にα粒子を０．２５個だけ垂直方向（矢
印４６で示す方向）に注入する。α粒子注入によって発
生した少数キャリアが、半導体集積回路の基板表面に形
成された拡散層４２にどれだけ収集されるかをシミュレ
ーションする。シミュレーションする構造は、ｐ層４１
の膜厚（矢印４５で示す。）がそれぞれ５μｍ、７μｍ
のp on p+構造とホウ素濃度が一定のＣＺ基板の三つで
ある。シミュレーションの結果によれば、収集電荷量が
多い構造ほど、ソフトエラー耐性が小さい構造であると
える。シミュレーションは、α粒子の注入エネルギーが
１ＭｅＶと５ＭｅＶの場合について実行した。なお、１
ＭｅＶの注入エネルギーを持つα粒子の飛程は約５μ
ｍ、５ＭｅＶの注入エネルギーを持つα粒子の飛程は約
２３μｍである。同じホウ素濃度のｐ+層４０を有するp
on p+構造では、ｐ層４１すなわち集積回路が形成され
るべき半導体表面層の厚さが厚い方がソフトエラー耐性
が大きくなるが、ＭＯＳトランジスタのソース／ドレイ
ン拡散層の面積が小さい場合にこのことを確認しやす
い。上述の３次元シミュレーションの結果は厚さが厚い
方がソフトエラー耐性が大きくなることを示唆してい
る。
【００５９】図１４は、時刻０にα粒子を注入した後の
電荷収集量を示している。全体の電荷収集量は、１００
ｐｓでほぼ飽和する。１００ｐｓという短い時間内に収
集されていることは、空乏層内のドリフトが電荷収集の
支配的なメカニズムであることを示唆している。構造間
で比較すると、電荷収集量は、厚みが５μｍの半導体表
面層を有する半導体集積回路の基板（実線で表示）、厚
みが７μｍの半導体表面層を有する半導体集積回路の基
板（点線で表示）、ＣＺ基板（破線で表示）の順に少な
くなる。この理由を図１５を参照して説明する。図１５
は、α粒子注入後２ｐｓが経過した時点での、拡散層４
２直下のポテンシャルの深さ方向の分布を示した図であ
る。厚みが５μｍの半導体表面層内のポテンシャルの表
面方向の傾きが、厚みが７μｍの半導体表面層内の傾き
に比べて大きい。このため、厚みが５μｍの半導体表面
層を備えるエピタキシャル基板を用いる方が、厚みが７
μｍの半導体表面層を備えるエピタキシャル基板を用い
るのに比べて電荷収集量が多くなる。ＣＺ基板内のポテ
ンシャルの傾きがエピタキシャル基板のものよりも小さ
い。従って、エピタキシャル基板の方がＣＺ基板よりも
電荷収集量が多くなる。すなわち、ＣＺウェーハの方が
エピタキシャルウェーハに比べてソフトエラー耐性が大
きいこと、エピタキシャルウェーハ同士では半導体表面
層が厚い構造の方がソフトエラー耐性が大きいことがシ
ミュレーションからわかる。また、α粒子の注入エネル
ギーが１ＭｅＶである方の電荷収集量が５ＭｅＶの場合
に比べて多いのは、１ＭｅＶの注入エネルギーを持つα
粒子の方が半導体集積回路の基板表面に多くの電子−正
孔対を発生するからである。
電荷収集量を示している。全体の電荷収集量は、１００
ｐｓでほぼ飽和する。１００ｐｓという短い時間内に収
集されていることは、空乏層内のドリフトが電荷収集の
支配的なメカニズムであることを示唆している。構造間
で比較すると、電荷収集量は、厚みが５μｍの半導体表
面層を有する半導体集積回路の基板（実線で表示）、厚
みが７μｍの半導体表面層を有する半導体集積回路の基
板（点線で表示）、ＣＺ基板（破線で表示）の順に少な
くなる。この理由を図１５を参照して説明する。図１５
は、α粒子注入後２ｐｓが経過した時点での、拡散層４
２直下のポテンシャルの深さ方向の分布を示した図であ
る。厚みが５μｍの半導体表面層内のポテンシャルの表
面方向の傾きが、厚みが７μｍの半導体表面層内の傾き
に比べて大きい。このため、厚みが５μｍの半導体表面
層を備えるエピタキシャル基板を用いる方が、厚みが７
μｍの半導体表面層を備えるエピタキシャル基板を用い
るのに比べて電荷収集量が多くなる。ＣＺ基板内のポテ
ンシャルの傾きがエピタキシャル基板のものよりも小さ
い。従って、エピタキシャル基板の方がＣＺ基板よりも
電荷収集量が多くなる。すなわち、ＣＺウェーハの方が
エピタキシャルウェーハに比べてソフトエラー耐性が大
きいこと、エピタキシャルウェーハ同士では半導体表面
層が厚い構造の方がソフトエラー耐性が大きいことがシ
ミュレーションからわかる。また、α粒子の注入エネル
ギーが１ＭｅＶである方の電荷収集量が５ＭｅＶの場合
に比べて多いのは、１ＭｅＶの注入エネルギーを持つα
粒子の方が半導体集積回路の基板表面に多くの電子−正
孔対を発生するからである。
【００６０】次に、この発明の実施の形態４による半導
体集積回路の基板の構造および製造方法を図面に基づい
て説明する。図１６〜図２１は、実施の形態４に係わる
半導体集積回路の基板の製造方法を説明するための断面
図である。まず、均一な厚みを持ったエピタキシャル層
５２を備えるp on p+基板を準備する（図１６参照）。
エピタキシャル層５２は基板単結晶５１の上に形成され
ている。基板単結晶５１はｐ+層、エピタキシャル層５
２はｐ層である。
体集積回路の基板の構造および製造方法を図面に基づい
て説明する。図１６〜図２１は、実施の形態４に係わる
半導体集積回路の基板の製造方法を説明するための断面
図である。まず、均一な厚みを持ったエピタキシャル層
５２を備えるp on p+基板を準備する（図１６参照）。
エピタキシャル層５２は基板単結晶５１の上に形成され
ている。基板単結晶５１はｐ+層、エピタキシャル層５
２はｐ層である。
【００６１】図１７に示すように、入出力部８が形成さ
れる領域にある基板単結晶５１の一部とエピタキシャル
層５２をパターニングしたマスクを用いて異方性エッチ
ングで除去してトレンチ５１ａを形成する。半導体集積
回路の基板全体でエピタキシャル成長させてｐ型エピタ
キシャル層５３を形成する。このときトレンチ５１ａの
底面にも基板単結晶５１を母体としてエピタキシャル層
５３が成長する（図１８参照）。例えば、ＣＭＰにより
半導体集積回路の基板表面を平坦化して、図１９に示す
ような構造を形成する。ここでは、エピタキシャル層５
２の上にエピタキシャル層５３を残さない構造を形成し
ているが、エピタキシャル層５２の上にエピタキシャル
層５３が残されていてもよい。
れる領域にある基板単結晶５１の一部とエピタキシャル
層５２をパターニングしたマスクを用いて異方性エッチ
ングで除去してトレンチ５１ａを形成する。半導体集積
回路の基板全体でエピタキシャル成長させてｐ型エピタ
キシャル層５３を形成する。このときトレンチ５１ａの
底面にも基板単結晶５１を母体としてエピタキシャル層
５３が成長する（図１８参照）。例えば、ＣＭＰにより
半導体集積回路の基板表面を平坦化して、図１９に示す
ような構造を形成する。ここでは、エピタキシャル層５
２の上にエピタキシャル層５３を残さない構造を形成し
ているが、エピタキシャル層５２の上にエピタキシャル
層５３が残されていてもよい。
【００６２】ロジック部６が形成される領域内のエピタ
キシャル層５２を異方性エッチングで除去して図２０に
示すようにパターニングし、トレンチ５４を形成する。
図２０のトレンチ５４を充填するように、エピタキシャ
ル層５５およびエピタキシャル層５６をエピタキシャル
成長させる。エピタキシャル層５５はｐ+層であり、エ
ピタキシャル層５６はｐ層である。その後、ＣＭＰによ
り半導体集積回路の基板３の表面を平坦化して図２１に
示す構造が形成される。図には示していないが、トラン
ジスタ、素子分離、ウェル等のデバイス構造は、エピタ
キシャル層５２，５３，５６の表面に形成される。ま
た、これらの製造過程において、エピタキシャル層５
２，５３，５６の形成位置の精度をよくするためにアラ
イメントマークを用いるが、アライメントマークの用い
方は実施の形態１で説明しているのでここでは説明を省
略している。例えば、図１７に示すトレンチ５１ａの開
校時にアライメントマーク用のトレンチを同時に開口す
る。そして、図３〜図５に示すエピタキシャル層１２の
形成条件と同様にエピタキシャル層５３を形成すること
によってアライメントマークを形成することができる。
また、例えば図３〜図１０の製造工程において、基板単
結晶１０の不純物濃度をエピタキシャル層１２の不純物
濃度と同じにすることによって実施の形態４による半導
体集積回路の基板を得ることができる。
キシャル層５２を異方性エッチングで除去して図２０に
示すようにパターニングし、トレンチ５４を形成する。
図２０のトレンチ５４を充填するように、エピタキシャ
ル層５５およびエピタキシャル層５６をエピタキシャル
成長させる。エピタキシャル層５５はｐ+層であり、エ
ピタキシャル層５６はｐ層である。その後、ＣＭＰによ
り半導体集積回路の基板３の表面を平坦化して図２１に
示す構造が形成される。図には示していないが、トラン
ジスタ、素子分離、ウェル等のデバイス構造は、エピタ
キシャル層５２，５３，５６の表面に形成される。ま
た、これらの製造過程において、エピタキシャル層５
２，５３，５６の形成位置の精度をよくするためにアラ
イメントマークを用いるが、アライメントマークの用い
方は実施の形態１で説明しているのでここでは説明を省
略している。例えば、図１７に示すトレンチ５１ａの開
校時にアライメントマーク用のトレンチを同時に開口す
る。そして、図３〜図５に示すエピタキシャル層１２の
形成条件と同様にエピタキシャル層５３を形成すること
によってアライメントマークを形成することができる。
また、例えば図３〜図１０の製造工程において、基板単
結晶１０の不純物濃度をエピタキシャル層１２の不純物
濃度と同じにすることによって実施の形態４による半導
体集積回路の基板を得ることができる。
【００６３】図１４と図１５の３次元シミュレーション
結果が示すように、トランジスタのソース／ドレインの
拡散層の面積が小さい場合には、p on p+基板では濃度
の薄いｐ型エピタキシャル層（半導体表面層）の膜厚が
大きい方がソフトエラー耐性が大きい。それゆえ、ソフ
トエラーが特に問題になるメモリ部５のエピタキシャル
層５２（ｐ層）は、ロジック部６のエピタキシャル層５
６（ｐ層）よりも厚くしてある。また、ラッチアップが
特に問題になるロジック部６は、ラッチアップ耐性を大
きくするために、基板単結晶５１およびエピタキシャル
層５５の膜厚を厚くして、半導体集積回路の基板内のオ
ーミック電圧降下を抑制している。さらに、ＥＳＤが特
に問題になる入出力部８には、抵抗の高いエピタキシャ
ル層５３（ｐ層）を厚くして、ＥＳＤの耐性を大きくし
ている。
結果が示すように、トランジスタのソース／ドレインの
拡散層の面積が小さい場合には、p on p+基板では濃度
の薄いｐ型エピタキシャル層（半導体表面層）の膜厚が
大きい方がソフトエラー耐性が大きい。それゆえ、ソフ
トエラーが特に問題になるメモリ部５のエピタキシャル
層５２（ｐ層）は、ロジック部６のエピタキシャル層５
６（ｐ層）よりも厚くしてある。また、ラッチアップが
特に問題になるロジック部６は、ラッチアップ耐性を大
きくするために、基板単結晶５１およびエピタキシャル
層５５の膜厚を厚くして、半導体集積回路の基板内のオ
ーミック電圧降下を抑制している。さらに、ＥＳＤが特
に問題になる入出力部８には、抵抗の高いエピタキシャ
ル層５３（ｐ層）を厚くして、ＥＳＤの耐性を大きくし
ている。
【００６４】半導体集積回路の基板に上述のような構造
を取り入れることにより、ソフトエラー、ラッチアッ
プ、ＥＳＤのどれに対しても耐性が大きい集積回路を形
成することができる。なお、図１６〜図２１のメモリ部
５とロジック部６に、p on p+構造を用いたが、p on p
++構造を用いても同様な効果を奏する。また、p on p-
構造を用いても同様な効果を得ることができる。また、
実施の形態４による構造と実施の形態１〜３による構造
のいずれかを組み合わせて用いることも可能である。
を取り入れることにより、ソフトエラー、ラッチアッ
プ、ＥＳＤのどれに対しても耐性が大きい集積回路を形
成することができる。なお、図１６〜図２１のメモリ部
５とロジック部６に、p on p+構造を用いたが、p on p
++構造を用いても同様な効果を奏する。また、p on p-
構造を用いても同様な効果を得ることができる。また、
実施の形態４による構造と実施の形態１〜３による構造
のいずれかを組み合わせて用いることも可能である。
【００６５】また、実施の形態１〜実施の形態４による
半導体集積回路の基板のいずれかにおいて、p on p+構
造の中のｐ+基板単結晶（半導体基体層）に金をドープ
した構造としてもよい。図２２と図２３は、半導体集積
回路の基板の断面構造の例を示す模式図である。図２２
において、半導体基体層に相当する基板単結晶６０は図
２の基板単結晶１０に対応するものであり、半導体基体
層に相当するエピタキシャル層６１は図２のエピタキシ
ャル層１２に対応するものであり、その他図２と同一符
号の部分は図２の同一符号部分に相当する部分である。
また、図２３において、半導体基体層に相当する基板単
結晶６２は図２１の基板単結晶５１に対応するものであ
り、半導体基体層に相当するエピタキシャル層６３は図
２１のエピタキシャル層５５に対応するものであり、そ
の他図２１と同一符号の部分は図２１の同一符号部分に
相当する部分である。基板単結晶６２が基板単結晶５１
と異なる点およびエピタキシャル層６３がエピタキシャ
ル層５５と異なる点は、金がドープされているかいない
かという点である。例えは基板単結晶６２がシリコンを
主材として形成されていれば金がシリコンにドープされ
ると、禁制帯の中央付近に準位をつくる。この準位はキ
ャリアにとって、捕獲準位となる。金の濃度が高くなる
と基板単結晶６０（ｐ-層），６２（ｐ+層）中の少数キ
ャリアのライフタイムが、金をドープしない場合に比べ
て著しく減少する。それゆえ、金をドープすることで、
ソフトエラー耐性がさらに大きくなる。
半導体集積回路の基板のいずれかにおいて、p on p+構
造の中のｐ+基板単結晶（半導体基体層）に金をドープ
した構造としてもよい。図２２と図２３は、半導体集積
回路の基板の断面構造の例を示す模式図である。図２２
において、半導体基体層に相当する基板単結晶６０は図
２の基板単結晶１０に対応するものであり、半導体基体
層に相当するエピタキシャル層６１は図２のエピタキシ
ャル層１２に対応するものであり、その他図２と同一符
号の部分は図２の同一符号部分に相当する部分である。
また、図２３において、半導体基体層に相当する基板単
結晶６２は図２１の基板単結晶５１に対応するものであ
り、半導体基体層に相当するエピタキシャル層６３は図
２１のエピタキシャル層５５に対応するものであり、そ
の他図２１と同一符号の部分は図２１の同一符号部分に
相当する部分である。基板単結晶６２が基板単結晶５１
と異なる点およびエピタキシャル層６３がエピタキシャ
ル層５５と異なる点は、金がドープされているかいない
かという点である。例えは基板単結晶６２がシリコンを
主材として形成されていれば金がシリコンにドープされ
ると、禁制帯の中央付近に準位をつくる。この準位はキ
ャリアにとって、捕獲準位となる。金の濃度が高くなる
と基板単結晶６０（ｐ-層），６２（ｐ+層）中の少数キ
ャリアのライフタイムが、金をドープしない場合に比べ
て著しく減少する。それゆえ、金をドープすることで、
ソフトエラー耐性がさらに大きくなる。
【００６６】なお、エピタキシャルウェーハの半導体表
面層の一部に金をドープしても同様の効果を奏する。図
２４および図２５は、半導体集積回路の基板の他の断面
構造を示す模式図である。図２４または図２５におい
て、６４〜６８は半導体表面層中に金をドープした領域
であり、その他図２または図２１と同一符号の部分は図
２または図２１の同一符号部分に相当するものを示す。
半導体表面層の一部の領域６４〜６８に金をドープして
も、領域６４〜６８（ｐ層）中のライフタイムは著しく
減少するので、ソフトエラー耐性が大きくなる。なお、
金以外の金属、たとえば、銀、銅、白金等の重金属を用
いても同様な効果が得られる。
面層の一部に金をドープしても同様の効果を奏する。図
２４および図２５は、半導体集積回路の基板の他の断面
構造を示す模式図である。図２４または図２５におい
て、６４〜６８は半導体表面層中に金をドープした領域
であり、その他図２または図２１と同一符号の部分は図
２または図２１の同一符号部分に相当するものを示す。
半導体表面層の一部の領域６４〜６８に金をドープして
も、領域６４〜６８（ｐ層）中のライフタイムは著しく
減少するので、ソフトエラー耐性が大きくなる。なお、
金以外の金属、たとえば、銀、銅、白金等の重金属を用
いても同様な効果が得られる。
【００６７】次に、埋め込みｎ層の内部、あるいは、埋
め込みｎ層の周辺に金をドープした層を有する集積回路
を形成するための基板の使用方法について説明する。図
２６は、集積回路の断面構成を説明するための模式図で
ある。半導体集積回路の基板の表面には多数の素子が形
成されるため、それらの素子を素子分離膜６９によって
分離する。素子分離膜６９の開口部に不純物濃度の高い
ｐウェル７０が形成されている。ｐウェル７０の下には
金をドープした埋め込みｎ層７１に形成されている。そ
の埋め込みｎ層７１は、エピタキシャル層７２に形成さ
れており、エピタキシャル層７２は基板単結晶７３（ｐ
+層）上にエピタキシャル成長によって形成されたもの
である。エピタキシャル層７２と基板単結晶７３が半導
体基板を構成している。また、素子分離膜６９、ｐウェ
ル７０、金をドープした埋め込みｎ層７１のいずれも、
エピタキシャル層７２の表面および内部に形成されてい
る。
め込みｎ層の周辺に金をドープした層を有する集積回路
を形成するための基板の使用方法について説明する。図
２６は、集積回路の断面構成を説明するための模式図で
ある。半導体集積回路の基板の表面には多数の素子が形
成されるため、それらの素子を素子分離膜６９によって
分離する。素子分離膜６９の開口部に不純物濃度の高い
ｐウェル７０が形成されている。ｐウェル７０の下には
金をドープした埋め込みｎ層７１に形成されている。そ
の埋め込みｎ層７１は、エピタキシャル層７２に形成さ
れており、エピタキシャル層７２は基板単結晶７３（ｐ
+層）上にエピタキシャル成長によって形成されたもの
である。エピタキシャル層７２と基板単結晶７３が半導
体基板を構成している。また、素子分離膜６９、ｐウェ
ル７０、金をドープした埋め込みｎ層７１のいずれも、
エピタキシャル層７２の表面および内部に形成されてい
る。
【００６８】図２７は、図２６のＢ−Ｂ’線で切ったと
きの半導体集積回路の基板の断面について深さ方向のポ
テンシャルを示すグラフである。このグラフにおいて、
符号７８で示した点線は埋め込みｎ層が無いときのポテ
ンシャルについて示しており、符号７９で示した実線は
埋め込みｎ層があるときのポテンシャルについて示して
いる。矢印７４の範囲がＰウェル７０に対応し、矢印７
５の範囲が埋め込みｎ層７３が形成される位置に対応
し、矢印７６の範囲がエピタキシャル層７２のうちのＰ
ウェル７０と埋め込みｎ層７３が形成されない位置に対
応し、矢印７７の範囲が半導体基体層である基板単結晶
７３に対応する。矢印８０の幅は、埋め込みｎ層がない
ときのポテンシャルの高さを示し、矢印８１の幅は、埋
め込みｎ層があるときのポテンシャルの高さを示す。
きの半導体集積回路の基板の断面について深さ方向のポ
テンシャルを示すグラフである。このグラフにおいて、
符号７８で示した点線は埋め込みｎ層が無いときのポテ
ンシャルについて示しており、符号７９で示した実線は
埋め込みｎ層があるときのポテンシャルについて示して
いる。矢印７４の範囲がＰウェル７０に対応し、矢印７
５の範囲が埋め込みｎ層７３が形成される位置に対応
し、矢印７６の範囲がエピタキシャル層７２のうちのＰ
ウェル７０と埋め込みｎ層７３が形成されない位置に対
応し、矢印７７の範囲が半導体基体層である基板単結晶
７３に対応する。矢印８０の幅は、埋め込みｎ層がない
ときのポテンシャルの高さを示し、矢印８１の幅は、埋
め込みｎ層があるときのポテンシャルの高さを示す。
【００６９】α粒子が半導体基板に入ると、電子−正孔
対を発生させる。埋め込みｎ層が存在する場合、電子か
ら見ると、埋め込みｎ層７１中のポテンシャルが窪んで
いるため、実効的なポテンシャルの高さ８１は、埋め込
みｎ層がないときのポテンシャルの高さ８０に比べて高
くなる。それゆえ、埋め込みｎ層７１があったときの方
がソフトエラー耐性が大きくなる。この発明では、埋め
込みｎ層７１中に金をドープするので、埋め込みｎ層７
１中の捕獲中心のためにキャリアがトラップされる。そ
れゆえ、金をドープしない場合に比べてソフトエラー耐
性が大きくなる。
対を発生させる。埋め込みｎ層が存在する場合、電子か
ら見ると、埋め込みｎ層７１中のポテンシャルが窪んで
いるため、実効的なポテンシャルの高さ８１は、埋め込
みｎ層がないときのポテンシャルの高さ８０に比べて高
くなる。それゆえ、埋め込みｎ層７１があったときの方
がソフトエラー耐性が大きくなる。この発明では、埋め
込みｎ層７１中に金をドープするので、埋め込みｎ層７
１中の捕獲中心のためにキャリアがトラップされる。そ
れゆえ、金をドープしない場合に比べてソフトエラー耐
性が大きくなる。
【００７０】この基板単結晶７３とエピタキシャル層７
２の組合せは、上記実施の形態１〜４における基板単結
晶１０，２１，２０１，２１１（半導体基体層）とエピ
タキシャル層１１，２２，２０３，２１３（半導体表面
層）の組合せに対応し、エピタキシャル層１２，２７，
２０２，２１２（半導体基体層）と半導体表面層１３，
２８，２０３，２１３（半導体表面層）の組合せに対応
し、基板単結晶５１（半導体基体層）とエピタキシャル
層５２（半導体表面層）の組合せに対応し、またはエピ
タキシャル層５５（半導体基体層）とエピタキシャル層
５６（半導体表面層）の組合せに対応する。なお、金以
外の重金属、たとえば、銀や銅を用いても同様な効果が
得られる。また、上記の説明では、埋め込みｎ層７１に
金をドープした場合について説明したが、金をドープし
ていない埋め込みｎ層の下に接するように、図２４また
は図２５に示す金をドープした領域６４〜６８を持つｐ
層を設けてもよい。なお、この金をドープした領域６４
〜６８はエピタキシャル層１１，１３（半導体表面層）
の下の基板単結晶１０，５１やエピタキシャル層１２，
５５（半導体基体層）にまで達する必要はない。金をド
ープした領域が含まれるｐ型エピタキシャル層を埋め込
みｎ層の下に設けることにより、上述の埋め込みｎ層に
金をドープする場合と同様に、エネルギーの高いα粒子
によるソフトエラー耐性が大きくなる。
２の組合せは、上記実施の形態１〜４における基板単結
晶１０，２１，２０１，２１１（半導体基体層）とエピ
タキシャル層１１，２２，２０３，２１３（半導体表面
層）の組合せに対応し、エピタキシャル層１２，２７，
２０２，２１２（半導体基体層）と半導体表面層１３，
２８，２０３，２１３（半導体表面層）の組合せに対応
し、基板単結晶５１（半導体基体層）とエピタキシャル
層５２（半導体表面層）の組合せに対応し、またはエピ
タキシャル層５５（半導体基体層）とエピタキシャル層
５６（半導体表面層）の組合せに対応する。なお、金以
外の重金属、たとえば、銀や銅を用いても同様な効果が
得られる。また、上記の説明では、埋め込みｎ層７１に
金をドープした場合について説明したが、金をドープし
ていない埋め込みｎ層の下に接するように、図２４また
は図２５に示す金をドープした領域６４〜６８を持つｐ
層を設けてもよい。なお、この金をドープした領域６４
〜６８はエピタキシャル層１１，１３（半導体表面層）
の下の基板単結晶１０，５１やエピタキシャル層１２，
５５（半導体基体層）にまで達する必要はない。金をド
ープした領域が含まれるｐ型エピタキシャル層を埋め込
みｎ層の下に設けることにより、上述の埋め込みｎ層に
金をドープする場合と同様に、エネルギーの高いα粒子
によるソフトエラー耐性が大きくなる。
【００７１】また、上記実施の形態４では、３つのエピ
タキシャル層５２，５３，５６がともにｐ層であること
を説明したが、同じｐ層であっても不純物濃度が異なっ
ていてもよく、また同じであってもよく、いずれであっ
ても上記実施の形態の効果を奏する。
タキシャル層５２，５３，５６がともにｐ層であること
を説明したが、同じｐ層であっても不純物濃度が異なっ
ていてもよく、また同じであってもよく、いずれであっ
ても上記実施の形態の効果を奏する。
【００７２】実施の形態５．実施の形態５による半導体
集積回路の基板は、p on p+基板、p on p++基板またはp
on p-基板であって、その半導体表面層中にウェルが形
成されている構成を有している。ウェルは、半導体基板
の一部に形成される不純物領域である。ウェルは、導電
型の異なる素子を一つの半導体基板中に形成するための
ものである。ウェル中に他のウェルを形成こともあり、
その場合には外側のウェルと内側のウェルの導電型が異
なる。ウェルは、トランジスタの電極などがつくり込ま
れる活性領域を含む素子形成領域の全面にわって、半導
体基板の表面から深さ方向へ向かって形成される不純物
層である。そのため、ウェルの形成方法として、（１）
低エネルギーのイオン注入を行った後に高温で長時間の
熱拡散をする方法と、（２）高エネルギーのイオン注入
を行った後に低温短時間の熱拡散をする方法がある。
（１）の方法により形成されるウェルを熱拡散ウェル
と、（２）の方法により形成されるウェルをレトログレ
ードウェルといい、以下、実施の形態５による半導体集
積回路の基板がレトログレードウェルを含む場合につい
て説明する。
集積回路の基板は、p on p+基板、p on p++基板またはp
on p-基板であって、その半導体表面層中にウェルが形
成されている構成を有している。ウェルは、半導体基板
の一部に形成される不純物領域である。ウェルは、導電
型の異なる素子を一つの半導体基板中に形成するための
ものである。ウェル中に他のウェルを形成こともあり、
その場合には外側のウェルと内側のウェルの導電型が異
なる。ウェルは、トランジスタの電極などがつくり込ま
れる活性領域を含む素子形成領域の全面にわって、半導
体基板の表面から深さ方向へ向かって形成される不純物
層である。そのため、ウェルの形成方法として、（１）
低エネルギーのイオン注入を行った後に高温で長時間の
熱拡散をする方法と、（２）高エネルギーのイオン注入
を行った後に低温短時間の熱拡散をする方法がある。
（１）の方法により形成されるウェルを熱拡散ウェル
と、（２）の方法により形成されるウェルをレトログレ
ードウェルといい、以下、実施の形態５による半導体集
積回路の基板がレトログレードウェルを含む場合につい
て説明する。
【００７３】図２８は実施の形態５による半導体集積回
路の基板の断面構造の一例を示す模式図である。ｐ+型
半導体基体層である基板単結晶８２の上のｐ型半導体表
面層であるエピタキシャル層８３にレトログレードウェ
ル８４が形成されている。さらに、エピタキシャル層８
３の表面付近にチャネルカット層８５が形成されてい
る。ここで、チャネルカット（チャネルストップ）層と
は、表面リーク電流の原因であって絶縁体‐半導体界面
でしばしば意図せずにできる反転層の生成を防止するた
めの層をいう。基板端の表面に反転層と反対の導電型で
不純物濃度が高い層を設けると、そこでは反転層が生じ
なくなり表面リーク電流を抑えることができる。レトロ
グレードウェルは、アイランド工程の方法の一つであっ
て、高エネルギーでイオンを基板内部まで侵入させる方
法で形成される。
路の基板の断面構造の一例を示す模式図である。ｐ+型
半導体基体層である基板単結晶８２の上のｐ型半導体表
面層であるエピタキシャル層８３にレトログレードウェ
ル８４が形成されている。さらに、エピタキシャル層８
３の表面付近にチャネルカット層８５が形成されてい
る。ここで、チャネルカット（チャネルストップ）層と
は、表面リーク電流の原因であって絶縁体‐半導体界面
でしばしば意図せずにできる反転層の生成を防止するた
めの層をいう。基板端の表面に反転層と反対の導電型で
不純物濃度が高い層を設けると、そこでは反転層が生じ
なくなり表面リーク電流を抑えることができる。レトロ
グレードウェルは、アイランド工程の方法の一つであっ
て、高エネルギーでイオンを基板内部まで侵入させる方
法で形成される。
【００７４】図２８に示した構造で、半導体表面層であ
るエピタキシャル層８３の膜厚を固定して、基板単結晶
８２とレトログレードウェル８４の間にある領域の長さ
を変えた場合の電荷収集のシミュレーション結果を図３
０に示す。また、シミュレーションに用いた半導体集積
回路の基板の深さ方向のホウ素分布を図２９に示す。図
２９において、矢印８６で示された濃度のピークはチャ
ネルカット層８５の形成に伴う濃度分布であり、矢印８
７で示された濃度のピークはレトログレードウェル８４
の形成に伴う濃度分布であり、矢印８８で示した濃度を
有する部分は基板単結晶８２に対応する。
るエピタキシャル層８３の膜厚を固定して、基板単結晶
８２とレトログレードウェル８４の間にある領域の長さ
を変えた場合の電荷収集のシミュレーション結果を図３
０に示す。また、シミュレーションに用いた半導体集積
回路の基板の深さ方向のホウ素分布を図２９に示す。図
２９において、矢印８６で示された濃度のピークはチャ
ネルカット層８５の形成に伴う濃度分布であり、矢印８
７で示された濃度のピークはレトログレードウェル８４
の形成に伴う濃度分布であり、矢印８８で示した濃度を
有する部分は基板単結晶８２に対応する。
【００７５】エピタキシャル層８３（半導体表面層）の
厚みを変えることにより不純物濃度の低い領域８９ａ〜
８９ｃの厚みを約４μｍ、約２μｍ、約１μｍと変化さ
せて、シミュレーションを行っている。エピタキシャル
層８３において不純物濃度が最低の領域８９ａ〜８９ｃ
の厚みは、不純物濃度を対数にとった対数グラフ上にお
ける濃度勾配の最大傾きの延長線と最低濃度の交点の間
隔で与えられるものとする。
厚みを変えることにより不純物濃度の低い領域８９ａ〜
８９ｃの厚みを約４μｍ、約２μｍ、約１μｍと変化さ
せて、シミュレーションを行っている。エピタキシャル
層８３において不純物濃度が最低の領域８９ａ〜８９ｃ
の厚みは、不純物濃度を対数にとった対数グラフ上にお
ける濃度勾配の最大傾きの延長線と最低濃度の交点の間
隔で与えられるものとする。
【００７６】図３０はα粒子０．２５個を打ち込んだ場
合の結果であるので、α粒子１個を打ち込んだときの電
荷収集量は４倍になる。１０-6秒後の電荷収集量を比べ
ると、不純物濃度の低い領域の厚みが約４μｍでは６．
０ｆＣ、約２μｍでは約６．４ｆＣ、約１μｍでは約
９．４ｆＣとなり、半導体表面層の中の不純物濃度が最
低の領域８９ａ〜８９ｃの厚みが薄いほど電荷収集量が
多いことがわかる。厚みが薄くなるほど電荷収集量が多
くなることを利用して、図２８の構造を有する半導体集
積回路の基板にＤＲＡＭのストレージキャパシタを形成
するに際し、ＤＲＡＭのストレージキャパシタのソフト
エラー耐性の向上を図る。ソフトエラー耐性の向上にお
いて実効的な効果をえるために、半導体集積回路の基板
上に形成され１８ｆＣ〜２０ｆＣの電荷を蓄えることが
できるストレージキャパシタに、α粒子が１個打ち込ま
れた場合でもソフトエラーを生じさせない半導体集積回
路の基板を提供することを目的とする。
合の結果であるので、α粒子１個を打ち込んだときの電
荷収集量は４倍になる。１０-6秒後の電荷収集量を比べ
ると、不純物濃度の低い領域の厚みが約４μｍでは６．
０ｆＣ、約２μｍでは約６．４ｆＣ、約１μｍでは約
９．４ｆＣとなり、半導体表面層の中の不純物濃度が最
低の領域８９ａ〜８９ｃの厚みが薄いほど電荷収集量が
多いことがわかる。厚みが薄くなるほど電荷収集量が多
くなることを利用して、図２８の構造を有する半導体集
積回路の基板にＤＲＡＭのストレージキャパシタを形成
するに際し、ＤＲＡＭのストレージキャパシタのソフト
エラー耐性の向上を図る。ソフトエラー耐性の向上にお
いて実効的な効果をえるために、半導体集積回路の基板
上に形成され１８ｆＣ〜２０ｆＣの電荷を蓄えることが
できるストレージキャパシタに、α粒子が１個打ち込ま
れた場合でもソフトエラーを生じさせない半導体集積回
路の基板を提供することを目的とする。
【００７７】ここで、ストレージキャパシタに蓄えられ
る電荷の半分、つまり９〜１０ｆＣの電荷が外部からス
トレージキャパシタに入るとビットエラーが生じる。電
荷収集量が飽和する時間を考慮すると、１０-6秒後の電
荷収集量が９〜１０ｆＣより小さいことが好ましい。エ
ピタキシャル層８３（半導体表面層）の厚みが３μｍの
場合には図３０に示すようにまだ飽和していないので電
荷収集量が９〜１０ｆＣより大きくなることが予想さ
れ、従って、エピタキシャル層８３中の最低の不純物濃
度を有する領域が約１μｍ程度では不十分であって約２
μｍ以上あることが所望のソフトエラー耐性を得るのに
必要な構造である。なお、エピタキシャル層８３中の最
低の不純物濃度を有する領域の厚みを２μｍとすること
は、蓄えられる電荷が１８ｆＣ以下のキャパシタに対し
てもソフトエラーを起こし難くする効果がある。
る電荷の半分、つまり９〜１０ｆＣの電荷が外部からス
トレージキャパシタに入るとビットエラーが生じる。電
荷収集量が飽和する時間を考慮すると、１０-6秒後の電
荷収集量が９〜１０ｆＣより小さいことが好ましい。エ
ピタキシャル層８３（半導体表面層）の厚みが３μｍの
場合には図３０に示すようにまだ飽和していないので電
荷収集量が９〜１０ｆＣより大きくなることが予想さ
れ、従って、エピタキシャル層８３中の最低の不純物濃
度を有する領域が約１μｍ程度では不十分であって約２
μｍ以上あることが所望のソフトエラー耐性を得るのに
必要な構造である。なお、エピタキシャル層８３中の最
低の不純物濃度を有する領域の厚みを２μｍとすること
は、蓄えられる電荷が１８ｆＣ以下のキャパシタに対し
てもソフトエラーを起こし難くする効果がある。
【００７８】ここでレトログレードウェル８４と基板単
結晶８２（半導体基体層）の間隔の差による電荷収集量
の違いについて検討する。レトログレードウェル８４と
基板単結晶８２の間に閉じこめられた電子の量はその間
隔の差に係わらずほぼ同じと考えられるが、その間隔の
差が小さいほど閉じこめられた少数キャリアの濃度のピ
ーク値が高くなる。また、上記間隔の差が小さいほど少
数キャリアの濃度にピークが現れる深さが浅くなるた
め、レトログレードウェル８４に閉じこめられた少数キ
ャリアの濃度勾配が大きくなり電荷収集量は高くなる。
結晶８２（半導体基体層）の間隔の差による電荷収集量
の違いについて検討する。レトログレードウェル８４と
基板単結晶８２の間に閉じこめられた電子の量はその間
隔の差に係わらずほぼ同じと考えられるが、その間隔の
差が小さいほど閉じこめられた少数キャリアの濃度のピ
ーク値が高くなる。また、上記間隔の差が小さいほど少
数キャリアの濃度にピークが現れる深さが浅くなるた
め、レトログレードウェル８４に閉じこめられた少数キ
ャリアの濃度勾配が大きくなり電荷収集量は高くなる。
【００７９】図３１は熱処理により不純物濃度最低の領
域が縮小することを説明するためのグラフである。図３
１は基板単結晶８２とエピタキシャル層８３の境界にお
けるホウ素濃度と深さの関係を示している。グラフにお
ける矢印９０の領域が基板単結晶８２に対応しており、
矢印９１の領域がエピタキシャル層８３に対応してい
る。符号９２が付された点線は熱処理前のホウ素濃度の
分布を示し、符号９３が付された実線は熱処理後のホウ
素濃度の分布を示している。矢印９４で示した領域は熱
処理前におけるホウ素濃度変化領域であり、矢印９５で
示した領域は熱処理後におけるホウ素濃度変化領域であ
る。なおホウ素濃度の分布はＳＩＭＳ（Secondary Ion
Mass Spectrometry）法により測定される。
域が縮小することを説明するためのグラフである。図３
１は基板単結晶８２とエピタキシャル層８３の境界にお
けるホウ素濃度と深さの関係を示している。グラフにお
ける矢印９０の領域が基板単結晶８２に対応しており、
矢印９１の領域がエピタキシャル層８３に対応してい
る。符号９２が付された点線は熱処理前のホウ素濃度の
分布を示し、符号９３が付された実線は熱処理後のホウ
素濃度の分布を示している。矢印９４で示した領域は熱
処理前におけるホウ素濃度変化領域であり、矢印９５で
示した領域は熱処理後におけるホウ素濃度変化領域であ
る。なおホウ素濃度の分布はＳＩＭＳ（Secondary Ion
Mass Spectrometry）法により測定される。
【００８０】半導体集積回路をエピタキシャル層８３
（半導体表面層）の表面に形成する際に熱処理温度が低
温であれば、ホウ素濃度変化領域の厚みはあまり変わら
ない。しかしながら、半導体集積回路製造時にＬＯＣＯ
Ｓを用いる場合には、基板が長時間９００℃以上の温度
になるため、半導体集積回路形成後のホウ素は拡散し、
ホウ素の濃度分布はなだらかになる。そのため、予めレ
トログレードウェル８４と基板単結晶８２（半導体基体
層）の間隔を２μｍ以上に設定してあっても、半導体集
積回路の形成後には２μｍ以下になる可能性が高い。
（半導体表面層）の表面に形成する際に熱処理温度が低
温であれば、ホウ素濃度変化領域の厚みはあまり変わら
ない。しかしながら、半導体集積回路製造時にＬＯＣＯ
Ｓを用いる場合には、基板が長時間９００℃以上の温度
になるため、半導体集積回路形成後のホウ素は拡散し、
ホウ素の濃度分布はなだらかになる。そのため、予めレ
トログレードウェル８４と基板単結晶８２（半導体基体
層）の間隔を２μｍ以上に設定してあっても、半導体集
積回路の形成後には２μｍ以下になる可能性が高い。
【００８１】従って、熱処理によって不純物濃度が最低
となっている領域の厚みが薄くなるときは、不純物の拡
散を見込んで予め厚みを厚く形成しておくことが望まし
い。また、不純物濃度が最低となっている領域の厚みを
予め厚く取っておけないとき、すなわち半導体集積回路
の基板におけるレトログレードウェル８４と基板単結晶
８２の間隔が２μｍに近いものとなっているときには、
半導体集積回路の基板を高温にしなくてもよい方法、例
えばＬＯＣＯＳの代わりにＳＴＩ（ShallowTrench Isol
ation）を素子分離に使用する。ＳＴＩ形成時には、ト
レンチをＴＥＯＳ（tetraethyl orthosilicate）等の酸
化膜で充填するが、充填時の温度は８００℃程度である
ので、ＬＯＣＯＳ形成時に比べて不純物の熱拡散が抑え
られ、半導体表面層（エピタキシャル層８３）中の最低
の不純物濃度を有する領域の長さが短くなることを抑制
することができる。
となっている領域の厚みが薄くなるときは、不純物の拡
散を見込んで予め厚みを厚く形成しておくことが望まし
い。また、不純物濃度が最低となっている領域の厚みを
予め厚く取っておけないとき、すなわち半導体集積回路
の基板におけるレトログレードウェル８４と基板単結晶
８２の間隔が２μｍに近いものとなっているときには、
半導体集積回路の基板を高温にしなくてもよい方法、例
えばＬＯＣＯＳの代わりにＳＴＩ（ShallowTrench Isol
ation）を素子分離に使用する。ＳＴＩ形成時には、ト
レンチをＴＥＯＳ（tetraethyl orthosilicate）等の酸
化膜で充填するが、充填時の温度は８００℃程度である
ので、ＬＯＣＯＳ形成時に比べて不純物の熱拡散が抑え
られ、半導体表面層（エピタキシャル層８３）中の最低
の不純物濃度を有する領域の長さが短くなることを抑制
することができる。
【００８２】次に、実施の形態５による半導体集積回路
の基板が熱拡散ウェルを含む場合についてレトログレー
ドウェルを含む場合と比較して検討する。一般に、レト
ログレードウェルはチャネルカット層と同一の導電型を
有している。レトログレードウェルの不純物濃度は、一
般的に、半導体基板表面からその不純物濃度のピークが
存在する深さの所まで単調に増加する。このレトログレ
ードウェルの不純物濃度のピークとチャネルカット層の
それは区別できる。チャネルカット層の不純物濃度のピ
ークは素子間分離酸化膜の底面付近の比較的浅いところ
にあり、レトログレードウェルの不純物濃度のピークは
チャネルカット層のそれに比べて深いところにある。そ
のため、レトログレードウェルを形成するために不純物
濃度を注入する際の注入エネルギーは、チャネルカット
層を形成するための注入エネルギーよりも高く、例えば
チャネルカット層で注入エネルギーが１００ｋｅＶであ
れば、レトログレードウェルでは注入エネルギーが１０
０ｋｅＶより大きくなる。レトログレードウェルを形成
するためにＵＬＳＩで用いられる条件は、ホウ素の場合
例えば、注入エネルギーが８００ｋｅＶ、注入量が１．
０×１０13ｃｍ-2程度である。その注入後の熱処理は、
例えば、８００℃、６０分という条件で行われる。レト
ログレードウェルを形成するための熱処理は、このよう
に低温で短時間であるので、イオン注入時の不純物濃度
分布がある程度残り、ピークを持つ不純物の濃度分布が
ＳＩＭＳ（secondary ion mass spectrometry）法を用
いる測定等で確認できる。図３２は８００ｋｅＶの注入
エネルギーで、かつ１．０×１０13ｃｍ-2の注入量でホ
ウ素をイオン注入した直後の濃度分布を示すグラフであ
る。図３３は図３２の状態から続けてチャネルカット層
を形成するためのイオン注入をした直後の濃度分布を示
すグラフである。図３４は図３３の状態から８００℃、
６０分という条件で熱拡散した後の濃度分布を示すグラ
フである。図３３に示されているチャネルカット層を形
成するためのイオン注入は、ホウ素を不純物として用
い、例えば１００ｋｅＶの注入エネルギーで、かつ１．
０×１０12ｃｍ-2の注入量という条件で行われる。熱処
理が低温であり、かつ、短時間であるので、図３３と図
３４を比較して分かるように、ホウ素濃度の分布は熱処
理によってはほとんど変化しない。図３４において、チ
ャネルカット層の不純物濃度のピーク２０１よりも深い
所にあるレトログレードウエルの不純物濃度のピーク２
００と、基板単結晶の不純物濃度の分布２０２との間に
は、矢印２０３で示す不純物濃度が最低の領域が形成さ
れている。この矢印２０３の領域は、半導体表面層（エ
ピタキシャル層）中に存在し、この場合には図３４から
分かるように２μｍ以上の厚みがある。
の基板が熱拡散ウェルを含む場合についてレトログレー
ドウェルを含む場合と比較して検討する。一般に、レト
ログレードウェルはチャネルカット層と同一の導電型を
有している。レトログレードウェルの不純物濃度は、一
般的に、半導体基板表面からその不純物濃度のピークが
存在する深さの所まで単調に増加する。このレトログレ
ードウェルの不純物濃度のピークとチャネルカット層の
それは区別できる。チャネルカット層の不純物濃度のピ
ークは素子間分離酸化膜の底面付近の比較的浅いところ
にあり、レトログレードウェルの不純物濃度のピークは
チャネルカット層のそれに比べて深いところにある。そ
のため、レトログレードウェルを形成するために不純物
濃度を注入する際の注入エネルギーは、チャネルカット
層を形成するための注入エネルギーよりも高く、例えば
チャネルカット層で注入エネルギーが１００ｋｅＶであ
れば、レトログレードウェルでは注入エネルギーが１０
０ｋｅＶより大きくなる。レトログレードウェルを形成
するためにＵＬＳＩで用いられる条件は、ホウ素の場合
例えば、注入エネルギーが８００ｋｅＶ、注入量が１．
０×１０13ｃｍ-2程度である。その注入後の熱処理は、
例えば、８００℃、６０分という条件で行われる。レト
ログレードウェルを形成するための熱処理は、このよう
に低温で短時間であるので、イオン注入時の不純物濃度
分布がある程度残り、ピークを持つ不純物の濃度分布が
ＳＩＭＳ（secondary ion mass spectrometry）法を用
いる測定等で確認できる。図３２は８００ｋｅＶの注入
エネルギーで、かつ１．０×１０13ｃｍ-2の注入量でホ
ウ素をイオン注入した直後の濃度分布を示すグラフであ
る。図３３は図３２の状態から続けてチャネルカット層
を形成するためのイオン注入をした直後の濃度分布を示
すグラフである。図３４は図３３の状態から８００℃、
６０分という条件で熱拡散した後の濃度分布を示すグラ
フである。図３３に示されているチャネルカット層を形
成するためのイオン注入は、ホウ素を不純物として用
い、例えば１００ｋｅＶの注入エネルギーで、かつ１．
０×１０12ｃｍ-2の注入量という条件で行われる。熱処
理が低温であり、かつ、短時間であるので、図３３と図
３４を比較して分かるように、ホウ素濃度の分布は熱処
理によってはほとんど変化しない。図３４において、チ
ャネルカット層の不純物濃度のピーク２０１よりも深い
所にあるレトログレードウエルの不純物濃度のピーク２
００と、基板単結晶の不純物濃度の分布２０２との間に
は、矢印２０３で示す不純物濃度が最低の領域が形成さ
れている。この矢印２０３の領域は、半導体表面層（エ
ピタキシャル層）中に存在し、この場合には図３４から
分かるように２μｍ以上の厚みがある。
【００８３】次に熱拡散ウェルについて、半導体表面層
（エピタキシャル層）中で最低となっている不純物濃度
が熱拡散によってどのように変化するか検討する。熱拡
散ウェルは、イオン注入後に高温で長時間半導体基板を
処理しなければ形成できないので、イオンを注入した直
後に比べてなだらかな不純物濃度の分布を有している。
そのため、熱拡散ウェルは、半導体基板の表面から一定
の深さまではほぼ同じ濃度の一様な不純物濃度の分布を
有している。熱拡散ウェルを形成するためのイオン注入
条件は、例えばホウ素を注入する場合、注入エネルギー
が１００ｋｅＶ、注入量が１×１０13ｃｍ-2である。熱
拡散ウェルを形成するための熱処理条件は、１１００℃
で、４２０分である。図３５〜図３７に、エピタキシャ
ル層が７μｍのp on p+エピタキシャルウェーハにおけ
る熱拡散ウェル形成時のホウ素の濃度分布をシミュレー
ションした結果を示す。図３５はイオン注入直後のホウ
素の濃度分布を示すグラフである。図３６は図３５の状
態から１１００℃、４２０分の熱処理を行った後におけ
るホウ素の濃度分布を示すグラフである。図３７は図３
６の状態からチャネルカット層を形成するためのイオン
注入をした後のホウ素の濃度分布を示すグラフである。
チャネルカット層を形成するための条件は、ホウ素を注
入するエネルギーが１００ｋｅＶで、注入量が１．０×
１０12ｃｍ-2である。図３７に示すように熱拡散ウェル
の不純物濃度分布２１０にはピークが存在せず、半導体
基板の深い方へ行くほど不純物濃度は小さくなる。チャ
ネルカット層の不純物濃度のピーク２１１が半導体基板
表面の比較的浅い所に存在する。矢印２１３で示す、エ
ピタキシャル層中の最低濃度領域の厚みは２μｍに達し
ない。なお、このときの最低濃度領域の厚みの定義は上
述のレトログレードウェルの場合と同様である。熱処理
によって熱拡散ウェルの不純物濃度分布２１０がなだら
かになることと、基板単結晶の不純物がエピタキシャル
層へ移動して不純物濃度分布２１２が基板単結晶とエピ
タキシャル層との界面付近で緩やかな傾斜を持つことと
によって、最低濃度領域の厚みが薄くなる。同一条件で
熱拡散ウェルを形成して、図３８に示すように２μｍ以
上の厚みを持つ最低濃度領域を確保するためには、エピ
タキシャル層の厚みを１０μｍ以上とすることが必要で
ある。レトログレードウェルと熱拡散ウェルを比べて分
かるように、熱拡散ウェルの方が最低濃度領域の厚みを
２μｍ以上とするのは難しいが、エピタキシャルウェー
ハのエピタキシャル層の厚みなどの条件の設定によって
は可能となる。なお、実施の形態５による半導体集積回
路の基板の説明には、p on p+基板を用いたが、p on p-
基板およびp on p++基板を用いてもよく上記実施の形態
５と同様の効果が得られる。
（エピタキシャル層）中で最低となっている不純物濃度
が熱拡散によってどのように変化するか検討する。熱拡
散ウェルは、イオン注入後に高温で長時間半導体基板を
処理しなければ形成できないので、イオンを注入した直
後に比べてなだらかな不純物濃度の分布を有している。
そのため、熱拡散ウェルは、半導体基板の表面から一定
の深さまではほぼ同じ濃度の一様な不純物濃度の分布を
有している。熱拡散ウェルを形成するためのイオン注入
条件は、例えばホウ素を注入する場合、注入エネルギー
が１００ｋｅＶ、注入量が１×１０13ｃｍ-2である。熱
拡散ウェルを形成するための熱処理条件は、１１００℃
で、４２０分である。図３５〜図３７に、エピタキシャ
ル層が７μｍのp on p+エピタキシャルウェーハにおけ
る熱拡散ウェル形成時のホウ素の濃度分布をシミュレー
ションした結果を示す。図３５はイオン注入直後のホウ
素の濃度分布を示すグラフである。図３６は図３５の状
態から１１００℃、４２０分の熱処理を行った後におけ
るホウ素の濃度分布を示すグラフである。図３７は図３
６の状態からチャネルカット層を形成するためのイオン
注入をした後のホウ素の濃度分布を示すグラフである。
チャネルカット層を形成するための条件は、ホウ素を注
入するエネルギーが１００ｋｅＶで、注入量が１．０×
１０12ｃｍ-2である。図３７に示すように熱拡散ウェル
の不純物濃度分布２１０にはピークが存在せず、半導体
基板の深い方へ行くほど不純物濃度は小さくなる。チャ
ネルカット層の不純物濃度のピーク２１１が半導体基板
表面の比較的浅い所に存在する。矢印２１３で示す、エ
ピタキシャル層中の最低濃度領域の厚みは２μｍに達し
ない。なお、このときの最低濃度領域の厚みの定義は上
述のレトログレードウェルの場合と同様である。熱処理
によって熱拡散ウェルの不純物濃度分布２１０がなだら
かになることと、基板単結晶の不純物がエピタキシャル
層へ移動して不純物濃度分布２１２が基板単結晶とエピ
タキシャル層との界面付近で緩やかな傾斜を持つことと
によって、最低濃度領域の厚みが薄くなる。同一条件で
熱拡散ウェルを形成して、図３８に示すように２μｍ以
上の厚みを持つ最低濃度領域を確保するためには、エピ
タキシャル層の厚みを１０μｍ以上とすることが必要で
ある。レトログレードウェルと熱拡散ウェルを比べて分
かるように、熱拡散ウェルの方が最低濃度領域の厚みを
２μｍ以上とするのは難しいが、エピタキシャルウェー
ハのエピタキシャル層の厚みなどの条件の設定によって
は可能となる。なお、実施の形態５による半導体集積回
路の基板の説明には、p on p+基板を用いたが、p on p-
基板およびp on p++基板を用いてもよく上記実施の形態
５と同様の効果が得られる。
【００８４】
【発明の効果】以上説明したように請求項１に記載の半
導体集積回路の基板によれば、第１の回路部の第１の半
導体基体層と第２の回路部の第２の半導体基体層の不純
物濃度を異ならせることで、半導体集積回路の基板内の
第１の回路部および第２の回路部において異なる現象に
対し要求される耐性に有利な構造を第１の回路部と第２
の回路部で独立に設けることができ、半導体集積回路の
基板全体として異なる現象の全てに対して、同時に所望
の耐性を得ることが容易になるという効果がある。ま
た、第１および第２の半導体基体層の不純物濃度が層内
全体でほぼ均一であるため、この基板は第１および第２
の回路部を構成する素子数が多くても各素子に期待され
る性能が作り込みやすいものとなっている。
導体集積回路の基板によれば、第１の回路部の第１の半
導体基体層と第２の回路部の第２の半導体基体層の不純
物濃度を異ならせることで、半導体集積回路の基板内の
第１の回路部および第２の回路部において異なる現象に
対し要求される耐性に有利な構造を第１の回路部と第２
の回路部で独立に設けることができ、半導体集積回路の
基板全体として異なる現象の全てに対して、同時に所望
の耐性を得ることが容易になるという効果がある。ま
た、第１および第２の半導体基体層の不純物濃度が層内
全体でほぼ均一であるため、この基板は第１および第２
の回路部を構成する素子数が多くても各素子に期待され
る性能が作り込みやすいものとなっている。
【００８５】請求項２に記載の半導体集積回路の基板に
よれば、既存のエピタキシャルウェーハを用いることで
第１の半導体基体層上に第１の半導体表面層を形成する
手間が省け、所望の基板を容易に作成できるという効果
がある。
よれば、既存のエピタキシャルウェーハを用いることで
第１の半導体基体層上に第１の半導体表面層を形成する
手間が省け、所望の基板を容易に作成できるという効果
がある。
【００８６】請求項３に記載の半導体集積回路の基板に
よれば、第１の半導体基体層上に第２の半導体基体層お
よび第２の半導体表面層を形成でき、第１および第２の
半導体表面層を容易に一体化できるという効果がある。
よれば、第１の半導体基体層上に第２の半導体基体層お
よび第２の半導体表面層を形成でき、第１および第２の
半導体表面層を容易に一体化できるという効果がある。
【００８７】請求項４に記載の半導体集積回路の基板に
よれば、第１の回路部下の半導体表面層の厚みと第２の
回路部下の半導体表面層の厚みを異ならせることで、異
なる現象に対し要求される耐性に有利な厚みを第１の回
路部と第２の回路部で独立に設定することができ、半導
体集積回路の基板全体として異なる現象の全てに対し
て、同時に所望の耐性を得ることが容易になるという効
果がある。
よれば、第１の回路部下の半導体表面層の厚みと第２の
回路部下の半導体表面層の厚みを異ならせることで、異
なる現象に対し要求される耐性に有利な厚みを第１の回
路部と第２の回路部で独立に設定することができ、半導
体集積回路の基板全体として異なる現象の全てに対し
て、同時に所望の耐性を得ることが容易になるという効
果がある。
【００８８】請求項５に記載半導体集積回路の基板によ
れば、既存のエピタキシャルウェーハを用いることで半
導体基体層上に第１の半導体表面層を形成する手間が省
け、所望の基板を容易に作成できるという効果がある。
れば、既存のエピタキシャルウェーハを用いることで半
導体基体層上に第１の半導体表面層を形成する手間が省
け、所望の基板を容易に作成できるという効果がある。
【００８９】請求項６に記載の半導体集積回路の基板に
よれば、トレンチによって第１の段差主面に比べて低い
第２の段差主面を容易に得ることができるという効果が
ある。
よれば、トレンチによって第１の段差主面に比べて低い
第２の段差主面を容易に得ることができるという効果が
ある。
【００９０】請求項７に記載の半導体集積回路の基板に
よれば、第３の半導体表面層によって第１の段差主面に
比べて高い第２の段差主面を容易に得ることができると
いう効果がある。
よれば、第３の半導体表面層によって第１の段差主面に
比べて高い第２の段差主面を容易に得ることができると
いう効果がある。
【００９１】請求項８に記載の半導体集積回路の基板に
よれば、アライメントマークによって第１の回路部と第
２の回路部の位置を認識することができ、外観によって
第１の回路部と第２の回路部が形成されるべき位置を区
別して集積回路の形成が可能になるという効果がある。
よれば、アライメントマークによって第１の回路部と第
２の回路部の位置を認識することができ、外観によって
第１の回路部と第２の回路部が形成されるべき位置を区
別して集積回路の形成が可能になるという効果がある。
【００９２】請求項９に記載の半導体集積回路の基板に
よれば、重金属によってソフトエラーに対する耐性をさ
らに高くすることができるという効果がある。
よれば、重金属によってソフトエラーに対する耐性をさ
らに高くすることができるという効果がある。
【００９３】請求項１０に記載の半導体集積回路の基板
によれば、半導体集積回路の基板上に形成されて例えば
ほぼ１８ｆＣ〜２０ｆＣの電荷を蓄積可能なストレージ
キャパシタにおいて、実用的に十分なソフトエラー耐性
を得ることができるという効果がある。
によれば、半導体集積回路の基板上に形成されて例えば
ほぼ１８ｆＣ〜２０ｆＣの電荷を蓄積可能なストレージ
キャパシタにおいて、実用的に十分なソフトエラー耐性
を得ることができるという効果がある。
【００９４】請求項１１に記載の半導体集積回路の製造
方法によれば、第２のトレンチを基準にして第１のトレ
ンチが形成されていた場所を容易に特定でき、第１のト
レンチが形成されていた場所とそれ以外の場所とを容易
に区別して半導体集積回路が形成できるという効果があ
る。
方法によれば、第２のトレンチを基準にして第１のトレ
ンチが形成されていた場所を容易に特定でき、第１のト
レンチが形成されていた場所とそれ以外の場所とを容易
に区別して半導体集積回路が形成できるという効果があ
る。
【図１】 実施の形態１の半導体集積回路の基板に形成
された半導体メモリ装置の平面構成を示す概念図であ
る。
された半導体メモリ装置の平面構成を示す概念図であ
る。
【図２】 図１中のＡ−Ａ’線における断面構造を示す
模式図である。
模式図である。
【図３】 実施の形態１の半導体集積回路の基板の一製
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
【図４】 実施の形態１の半導体集積回路の基板の一製
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
【図５】 実施の形態１の半導体集積回路の基板の一製
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
【図６】 実施の形態１の半導体集積回路の基板の一製
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
【図７】 実施の形態１の半導体集積回路の基板の一製
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
【図８】 実施の形態１の半導体集積回路の基板の一製
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
【図９】 実施の形態１の半導体集積回路の基板の一製
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
造工程における半導体集積回路の基板の断面構造を示す
模式図である。
【図１０】 実施の形態１の半導体集積回路の基板の一
製造工程における半導体集積回路の基板の断面構造を示
す模式図である。
製造工程における半導体集積回路の基板の断面構造を示
す模式図である。
【図１１】 実施の形態２による半導体集積回路の基板
の断面構造を示す模式図である。
の断面構造を示す模式図である。
【図１２】 実施の形態３による半導体集積回路の基板
の断面構造を示す模式図である。
の断面構造を示す模式図である。
【図１３】 シミュレーションの対象となる構造を示す
斜視図である。
斜視図である。
【図１４】 図１３に示した構造における収集電荷量の
時間依存性のシミュレーション結果を示すグラフであ
る。
時間依存性のシミュレーション結果を示すグラフであ
る。
【図１５】 電荷収集時の深さ方向のポテンシャル分布
のシミュレーション結果を示すグラフである。
のシミュレーション結果を示すグラフである。
【図１６】 実施の形態４の半導体集積回路の基板の一
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１７】 実施の形態４の半導体集積回路の基板の一
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１８】 実施の形態４の半導体集積回路の基板の一
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１９】 実施の形態４の半導体集積回路の基板の一
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２０】 実施の形態４の半導体集積回路の基板の一
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２１】 実施の形態４の半導体集積回路の基板の一
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２２】 半導体集積回路の基板の断面構造の一例を
示す模式図である。
示す模式図である。
【図２３】 半導体集積回路の基板の断面構造の他の例
を示す模式図である。
を示す模式図である。
【図２４】 半導体集積回路の基板の断面構造の他の例
を示す模式図である。
を示す模式図である。
【図２５】 半導体集積回路の基板の断面構造の他の例
を示す模式図である。
を示す模式図である。
【図２６】 集積回路の断面構成を説明するための模式
図である。
図である。
【図２７】 図２６の半導体集積回路の基板のＢ−Ｂ’
線断面について深さ方向のポテンシャルを示すグラフで
ある。
線断面について深さ方向のポテンシャルを示すグラフで
ある。
【図２８】 実施の形態５の半導体集積回路の基板の断
面構造の一例を示す模式図である。
面構造の一例を示す模式図である。
【図２９】 シミュレーションに用いた半導体集積回路
の基板の深さ方向のホウ素分布を示すグラフである。
の基板の深さ方向のホウ素分布を示すグラフである。
【図３０】 図２８に示した構造における収集電荷量の
時間依存性のシミュレーション結果を示すグラフであ
る。
時間依存性のシミュレーション結果を示すグラフであ
る。
【図３１】 半導体基体層と半導体表面層の境界におけ
るホウ素濃度と深さの関係を示すグラフである。
るホウ素濃度と深さの関係を示すグラフである。
【図３２】 レトログレードウェル形成のためのイオン
注入直後のホウ素濃度分布を示すグラフである。
注入直後のホウ素濃度分布を示すグラフである。
【図３３】 図３２の状態からチャネルカット層形成の
ためのイオン注入をした直後のホウ素濃度分布を示すグ
ラフである。
ためのイオン注入をした直後のホウ素濃度分布を示すグ
ラフである。
【図３４】 図３３の状態から熱拡散した直後のホウ素
濃度分布を示すグラフである。
濃度分布を示すグラフである。
【図３５】 熱拡散ウェル形成のためのイオン注入直後
のホウ素濃度分布を示すグラフである。
のホウ素濃度分布を示すグラフである。
【図３６】 図３５の状態から熱拡散した直後のホウ素
濃度分布を示すグラフである。
濃度分布を示すグラフである。
【図３７】 図３６の状態からチャネルカット層形成の
ためのイオン注入をした直後のホウ素濃度分布を示すグ
ラフである。
ためのイオン注入をした直後のホウ素濃度分布を示すグ
ラフである。
【図３８】 図３７のエピタキシャル層よりも厚いエピ
タキシャル層を用いた場合の熱拡散ウェルのホウ素濃度
分布を示すグラフである。
タキシャル層を用いた場合の熱拡散ウェルのホウ素濃度
分布を示すグラフである。
【図３９】 従来のp on p-基板、p on p+基板あるいは
p on p++基板の断面構造を示す模式図である。
p on p++基板の断面構造を示す模式図である。
【図４０】 ＣＭＯＳトランジスタの断面構成の一例を
示す模式図である。
示す模式図である。
【図４１】 図４０のＣＭＯＳトランジスタの動作を説
明するための等価回路図である。
明するための等価回路図である。
【図４２】 図４０のＣＭＯＳトランジスタの動作を説
明するための等価回路図である。
明するための等価回路図である。
【図４３】 図４０のＣＭＯＳトランジスタの動作を説
明するための等価回路図である。
明するための等価回路図である。
【図４４】 ＥＳＤを説明するための概念図である。
【図４５】 半導体集積回路の基板と集積回路の関係を
示す平面図である。
示す平面図である。
５ メモリセル部、６ ロジック部、７ 入出力端子、
８ 入出力部、９ アライメントマーク、１０，２１，
５１，６０，６２，７３，８２，２０１，２１１ 基板
単結晶、１１，１２，１３，２２，２７，２８，５２，
５３，５５，５６，６１，６３，７２，８３，２０２，
２０３，２１２，２１３ エピタキシャル層、２３ 絶
縁膜、２４，５４ トレンチ、３０ 酸化膜、７０ ｐ
ウェル、７１ 埋め込みｎ層。
８ 入出力部、９ アライメントマーク、１０，２１，
５１，６０，６２，７３，８２，２０１，２１１ 基板
単結晶、１１，１２，１３，２２，２７，２８，５２，
５３，５５，５６，６１，６３，７２，８３，２０２，
２０３，２１２，２１３ エピタキシャル層、２３ 絶
縁膜、２４，５４ トレンチ、３０ 酸化膜、７０ ｐ
ウェル、７１ 埋め込みｎ層。
Claims (11)
- 【請求項１】 単一の面方位を持つとともに第１の不純
物濃度を全体に渡ってほぼ均一に持つ基板単結晶からな
る第１の半導体基体層と、 前記第１の半導体基体層上に形成され、前記第１の半導
体基体層の面方位と同じ面方位を持ち、第２の不純物濃
度を持ち、さらに前記第１の半導体基体層と同一導電型
を持った単結晶からなる第２の半導体基体層と、 前記第１の半導体基体層上に直接形成され、前記第１の
半導体基体層の面方位と同じ面方位を持ち、第３の不純
物濃度を全体に渡ってほぼ均一に持ち、さらに前記第１
の半導体基体層と同一の導電型を持った単結晶であっ
て、複数の半導体素子からなる第１の回路部を形成する
ための第１の半導体表面層と、 前記第２の半導体基体層上に直接形成され、前記第２の
半導体基体層の面方位と同じ面方位を持ち、第４の不純
物濃度を全体に渡ってほぼ均一に持ち、さらに前記第２
の半導体基体層と同一の導電型を持った単結晶であっ
て、複数の半導体素子からなっていて前記第１の回路部
とは機能を異にする第２の回路部を形成するための第２
の半導体表面層とを備え、 前記第１の不純物濃度と前記第２の不純物濃度が異なる
ことを特徴とする、半導体集積回路の基板。 - 【請求項２】 前記第１の半導体表面層はエピタキシャ
ルウェーハのエピタキシャル層でありかつ前記第１の半
導体基体層は前記エピタキシャルウェーハの基板単結晶
であることを特徴とする、請求項１記載の半導体集積回
路の基板。 - 【請求項３】 前記第２の半導体基体層および前記第２
の半導体表面層は、前記エピタキシャルウェーハに設け
られたトレンチに形成され、前記第２の半導体基体層は
エピタキシャル層であることを特徴とする、請求項２記
載の半導体集積回路の基板。 - 【請求項４】 単一の面方位を持つとともに全体に渡っ
てほぼ均一な第１の不純物濃度を持った単結晶であっ
て、複数の半導体素子からなる第１の回路部を形成する
ための第１の半導体表面層と、 前記第１の半導体表面層と同じ面方位を持ち、前記第１
の半導体表面層と同一の導電型を持ち、さらに全体に渡
ってほぼ均一な第２の不純物濃度を持つ単結晶であっ
て、複数の半導体素子からなっていて前記第１の回路部
とは機能を異にする第２の回路部を形成するための第２
の半導体表面層と、 前記第１および第２の半導体表面層と同じ面方位を持
ち、前記第１および第２の半導体表面層と同一の導電型
を持ち、さらに全体に渡ってほぼ均一な第３の不純物濃
度を持っていて前記第１および第２の半導体表面層の形
成基体となる基板単結晶であって、高さが互いに異なる
第１の段差主面と第２の段差主面を有する半導体基体層
とを備え、 前記第１の半導体表面層は前記第１の段差主面上に直接
形成され、前記第２の半導体表面層は前記第２の段差主
面上に直接形成され、前記第３の不純物濃度は前記第１
及び第２の不純物濃度のいずれとも異なることを特徴と
する、半導体集積回路の基板。 - 【請求項５】 前記第１の半導体表面層はエピタキシャ
ルウェーハのエピタキシャル層でありかつ前記第１の半
導体基体層は前記エピタキシャルウェーハの基板単結晶
であることを特徴とする、請求項４記載の半導体集積回
路の基板。 - 【請求項６】 前記第２の段差主面は、前記エピタキシ
ャルウェーハの前記エピタキシャル層から掘って形成さ
れたトレンチの底面であることを特徴とする、請求項５
記載の半導体集積回路の基板。 - 【請求項７】 前記第２の段差主面は、前記エピタキシ
ャルウェーハの表面から掘って形成されたトレンチの底
面に新たに形成されたエピタキシャル層の上面であるこ
とを特徴とする、請求項５記載の半導体集積回路の基
板。 - 【請求項８】 前記第１の回路部と前記第２の回路部を
形成すべき場所を特定するためのアライメントマークを
さらに備える、請求項１から請求項７のいずれか一項に
記載の半導体集積回路の基板。 - 【請求項９】 前記第１または第２の半導体表面層から
所定の深さの領域に重金属が拡散されていることを特徴
とする、請求項１から請求項８のいずれか一項に記載の
半導体集積回路の基板。 - 【請求項１０】 単一の面方位を持つとともに第１の不
純物濃度を全体に渡ってほぼ均一に持つ単結晶からなる
半導体基体層と、 前記半導体基体層上に直接形成されて該半導体基体層と
同一の導電型および同一の面方位を持つとともにウェル
を持つ単結晶からなる半導体表面層とを備え、 前記半導体表面層は、前記ウェルと前記半導体基体層と
に挟まれた所定の部分領域を含み、 前記所定の部分領域は、前記第１の不純物濃度より低く
かつ前記半導体表面層中で最低となっている第２の不純
物濃度を有し、ほぼ２μｍ以上の厚みを持つことを特徴
とする、半導体集積回路の基板。 - 【請求項１１】 基板単結晶と該基板単結晶上に直接形
成された第１のエピタキシャル層と該第１のエピタキシ
ャル層の上に形成された絶縁膜を有するエピタキシャル
ウェーハを準備する工程と、 前記エピタキシャルウェーハに、互いに開口部の大きさ
が異なる第１及び第２のトレンチを形成する工程と、 前記第１及び第２のトレンチに第２のエピタキシャル層
を、前記第１及び第２のトレンチが埋まらない厚みに形
成する工程と、 前記エピタキシャルウェーハの全面に第３のエピタキシ
ャル層を、前記第１のトレンチが埋まりかつ、前記第２
のトレンチが埋まらない厚みに形成する工程と、 前記第３のエピタキシャル層のうちの前記第１及び第２
のトレンチの外にあるものを取り除くとともに前記第３
のエピタキシャル層の表面が前記第１のエピタキシャル
層の表面にほぼ揃うように平坦化する工程と、 前記第２のトレンチを基準に半導体集積回路を形成する
工程とを備える、半導体集積回路の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10036165A JPH11224935A (ja) | 1997-12-02 | 1998-02-18 | 半導体集積回路の基板及び半導体集積回路の製造方法 |
| TW087107644A TW384541B (en) | 1997-12-02 | 1998-05-18 | Substrate of semiconductor integrated circuit |
| US09/084,908 US6563159B1 (en) | 1997-12-02 | 1998-05-27 | Substrate of semiconductor integrated circuit |
| KR1019980028713A KR100295381B1 (ko) | 1997-12-02 | 1998-07-15 | 반도체 집적회로의 기판 및 반도체 집적회로의 제조방법 |
| DE19833951A DE19833951C2 (de) | 1997-12-02 | 1998-07-28 | Substrat einer integrierten Halbleiterschaltung und Verfahren zum Herstellen einer integrierten Halbleiterschaltung |
| CNB981192874A CN1175492C (zh) | 1997-12-02 | 1998-09-17 | 半导体集成电路的衬底和半导体集成电路的制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-331848 | 1997-12-02 | ||
| JP33184897 | 1997-12-02 | ||
| JP10036165A JPH11224935A (ja) | 1997-12-02 | 1998-02-18 | 半導体集積回路の基板及び半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11224935A true JPH11224935A (ja) | 1999-08-17 |
Family
ID=26375211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10036165A Pending JPH11224935A (ja) | 1997-12-02 | 1998-02-18 | 半導体集積回路の基板及び半導体集積回路の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6563159B1 (ja) |
| JP (1) | JPH11224935A (ja) |
| KR (1) | KR100295381B1 (ja) |
| CN (1) | CN1175492C (ja) |
| DE (1) | DE19833951C2 (ja) |
| TW (1) | TW384541B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6781869B2 (en) | 2002-01-29 | 2004-08-24 | Renesas Technology Corp. | Semiconductor memory |
| JP2011159917A (ja) * | 2010-02-03 | 2011-08-18 | Denso Corp | 半導体基板の製造方法 |
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| US6995456B2 (en) * | 2004-03-12 | 2006-02-07 | International Business Machines Corporation | High-performance CMOS SOI devices on hybrid crystal-oriented substrates |
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| US7818702B2 (en) * | 2007-02-28 | 2010-10-19 | International Business Machines Corporation | Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates |
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| KR102046761B1 (ko) | 2013-01-14 | 2019-12-02 | 삼성전자 주식회사 | 비휘발성 메모리 장치 |
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| JPS5814538A (ja) * | 1981-07-17 | 1983-01-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
| JPS63140567A (ja) | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2634163B2 (ja) * | 1987-02-19 | 1997-07-23 | 三菱電機株式会社 | 半導体記憶装置 |
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| JPH0828424B2 (ja) | 1990-11-06 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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| JP3528350B2 (ja) * | 1995-08-25 | 2004-05-17 | ソニー株式会社 | 半導体装置の製造方法 |
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-
1998
- 1998-02-18 JP JP10036165A patent/JPH11224935A/ja active Pending
- 1998-05-18 TW TW087107644A patent/TW384541B/zh not_active IP Right Cessation
- 1998-05-27 US US09/084,908 patent/US6563159B1/en not_active Expired - Fee Related
- 1998-07-15 KR KR1019980028713A patent/KR100295381B1/ko not_active IP Right Cessation
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- 1998-09-17 CN CNB981192874A patent/CN1175492C/zh not_active Expired - Fee Related
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